TWI749823B - 內部鎖存器電路及其鎖存信號產生方法 - Google Patents

Abstract

本發明係關於一種內部鎖存器電路及其鎖存信號產生方法。內部鎖存器電路包括複數低初始值D型正反器、複數高初始值D型正反器、內部鎖存信號產生電路以及反及閘。首先，產生響應時脈信號的輸入延遲信號；接著，藉由低初始值D型正反器以及高初始值D型正反器，基於該內部選取脈衝信號並響應輸入延遲信號，以產生第一內部輸入信號、第一反向內部輸入信號、第二內部輸入信號以及第二反向內部輸入信號，並傳輸至內部鎖存信號產生電路；隨後，藉由內部鎖存信號產生電路輸出第一反向前輸出信號以及第二反向前輸出信號；最後，通過反及閘產生內部鎖存信號。藉此，改善輸入延遲信號的延遲時間對內部鎖存信號影響，以確保穩定的執行記憶體的寫入操作。

Description

內部鎖存器電路及其鎖存信號產生方法

本發明係有關於一種內部鎖存器電路，特別係關於一種內部鎖存器電路及其鎖存信號產生方法。

同步動態隨機存取記憶體（Synchronous Dynamic Random Access Memory，SDRAM）係為一種揮發性記憶體，其特點在於SDRAM設計為與中央處理器的計時同步化，使得記憶體控制器能夠掌握準備所要求的資料所需的準確時鐘週期，因此中央處理器不需要延後下一次的資料存取。而雙通道同步動態隨機存取記憶體（Double Data Rate SDRAM，DDR SDRAM）係為新一代的同步動態隨機存取記憶體技術，雙通道同步動態隨機存取記憶體的雙倍數據傳輸率指的就是單一周期內可讀取或寫入2次。在核心時脈不變的情況下，傳輸效率為同步動態隨機存取記憶體的2倍。

其中，在雙倍資料傳輸率同步動態隨機存取記憶體之技術下，選取脈衝信號DQS（data strobe signal）為一重要技術，其係主要用於在一個時鐘周期內準確的區分每個傳輸周期，以便於接收方準確接收資訊。另外，雙倍資料傳輸率同步動態隨機存取記憶體在執行寫入操作時，DQS與寫入信號無法立刻寫入記憶體中，而是需要一段時間的延遲，因而將該延遲的時間週期定義為DQS相對於寫入信號的延遲時間tDQSS（WRITE Command to the first corresponding rising edge of DQS），為了穩定的執行寫入操作，在標準規格下，規定了tDQSS的最小值（tCK x 0.75）和最大值（tCK x 1.25）。

請參閱圖1及圖2所示，圖1為習用技術之內部鎖存器電路的示意性電路方塊圖；圖2為說明輸入延遲信號的上升邊緣以及下降邊緣的改變示意圖。在雙倍資料傳輸率同步動態隨機存取記憶體之技術下，習用技術會產生鎖存信號以確保寫入操作穩定的執行，然而由於外部環境的溫度或者金屬氧化物半導體場效電晶體（Metal-Oxide-Semiconductor Field-Effect Transistor）之製成技術，會造成輸入延遲信號的延遲時間tDQSS發生變化，更詳而言之，輸入延遲信號的上升邊緣以及下降邊緣由於外部環境的溫度或者製成技術而發生改變。如圖2所示，輸入延遲信號WR_LAT_P1為延遲時間tDQSS在正常情況下之輸入延遲信號，第一輸入延遲信號WR_LAT_P1#1為延遲時間tDQSS過短情況下所產生之輸入延遲信號，第二輸入延遲信號WR_LAT_P1#2為延遲時間tDQSS過長情況下所產生之輸入延遲信號。由於輸入延遲信號WR_LAT_P1的上升邊緣以及下降邊緣發生改變，以致如圖1所示的習用技術之內部鎖存器電路，其係受到延遲信號WR_LAT_P1的上升邊緣以及下降邊緣發生改變的影響，將無法正確的產生鎖存信號，造成雙通道同步動態隨機存取記憶體無法穩定的執行寫入操作。

是以，本案發明人在觀察上述缺失後，而遂有本發明之產生。

本發明的目的係提供一種內部鎖存器電路，其係藉由複數低初始值D型正反器以及複數高初始值D型正反器，基於該內部選取脈衝信號並響應輸入延遲信號，以產生第一內部輸入信號、第一反向內部輸入信號、第二內部輸入信號以及第二反向內部輸入信號，並傳輸至內部鎖存信號產生電路，再藉由該內部鎖存信號產生電路輸出第一反向前輸出信號以及第二反向前輸出信號，最後通過反及閘產生內部鎖存信號，藉此消除輸入延遲信號的延遲時間tDQSS對內部鎖存信號影響，以確保穩定的執行記憶體的寫入操作，並減少延遲時間tDQSS對於對記憶體的寫入操作之影響。

為達上述目的，本發明提供一種內部鎖存器電路，其係包含：一第一延遲電路，其係接收一輸入延遲信號以及一內部選取脈衝信號，並且輸出一第一內部輸入信號，其中該輸入延遲信號響應一時脈信號；  一第二延遲電路，其係耦接該第一延遲電路，該第二延遲電路係接收該內部選取脈衝信號，並且輸出一第一反向內部輸入信號；一第三延遲電路，其係耦接該第二延遲電路，該第三延遲電路係接收該內部選取脈衝信號，並且輸出一第二內部輸入信號；一第四延遲電路，其係耦接該第三延遲電路，該第四延遲電路係接收該內部選取脈衝信號，並且輸出一第二反向內部輸入信號；一內部鎖存信號產生電路，其係耦接該第一延遲電路、該第二延遲電路、該第三延遲電路、以及該第四延遲電路，該內部鎖存信號產生電路依據該第一內部輸入信號以及該第一反向內部輸入信號產生一第一反向前輸出信號，並且依據該第二內部輸入信號以及該第二反向內部輸入信號產生一第二反向前輸出信號；一反及閘，其係耦接該內部鎖存信號產生電路，該反及閘依據該第一反向前輸出信號以及該第二反向前輸出信號產生一內部鎖存信號。

較佳地，根據本發明之內部鎖存器電路，其中，該第一延遲電路、該第二延遲電路、該第三延遲電路、以及該第四延遲電路係以D正反器、JK正反器、以及SR正反器的至少其中之一來予以施行。

較佳地，根據本發明之內部鎖存器電路，其係進一步包含一重置輸入端，其係耦接該第一延遲電路、該第二延遲電路、該第三延遲電路、以及該第四延遲電路，該重置輸入端用於輸入一反向重置信號。

進一步地，根據本發明一實施例提供一種內部鎖存器電路，其係具有複數低初始值D型正反器以及複數高初始值D型正反器，該內部鎖存器電路包括：一第一低初始值D型正反器，其係接收一輸入延遲信號以及一內部選取脈衝信號，其中該輸入延遲信號響應一時脈信號；一第二低初始值D型正反器，其係耦接該第一低初始值D型正反器，該第二低初始值D型正反器係接收該內部選取脈衝信號，並且該第二低初始值D型正反器輸出一第一內部輸入信號；一第一高初始值D型正反器，其係耦接該第二低初始值D型正反器，該第一高初始值D型正反器係接收該內部選取脈衝信號；一第三低初始值D型正反器，其係耦接該第一高初始值D型正反器，該第三低初始值D型正反器係接收該內部選取脈衝信號，並且該第三低初始值D型正反器輸出一第一反向內部輸入信號；一第二高初始值D型正反器，其係耦接該第三低初始值D型正反器，該第二高初始值D型正反器係接收該內部選取脈衝信號；一第四低初始值D型正反器，其係耦接該第二高初始值D型正反器，該第四低初始值D型正反器係接收該內部選取脈衝信號，並且該第四低初始值D型正反器輸出一第二內部輸入信號；一第三高初始值D型正反器，其係耦接該第四低初始值D型正反器，該第三高初始值D型正反器係接收該內部選取脈衝信號；一第五低初始值D型正反器，其係耦接該第三高初始值D型正反器，該第五低初始值D型正反器係接收該內部選取脈衝信號，並且該第五低初始值D型正反器輸出一第二反向內部輸入信號；其中，該第一低初始值D型正反器及該第二低初始值D型正反器組成該第一延遲電路，該第一高初始值D型正反器及該第三低初始值D型正反器組成該第二延遲電路，該第二高初始值D型正反器及該第四低初始值D型正反器組成該第三延遲電路，該第三高初始值D型正反器及該第五低初始值D型正反器組成該第四延遲電路。

較佳地，根據本發明之內部鎖存器電路，其中，該低初始值D型正反器具有一輸入端、一輸出端、一反向輸出端、以及一內部選取脈衝輸入端。

較佳地，根據本發明之內部鎖存器電路，其中，該高初始值D型正反器具有一輸入端、一輸出端、一反向輸出端、以及一內部選取脈衝輸入端。

較佳地，根據本發明之內部鎖存器電路，其中，該第一低初始值D型正反器具有第一輸入端、第一輸出端、第一反向輸出端、以及第一內部選取脈衝輸入端，其中該第一輸入端係接收該輸入延遲信號，該第一內部選取脈衝輸入端接收該內部選取脈衝信號；該第二低初始值D型正反器具有第二輸入端、第二輸出端、第二反向輸出端、以及第二內部選取脈衝輸入端，其中，該第二輸入端係連接該第一輸出端，該第二內部選取脈衝輸入端係接收該內部選取脈衝信號，該第二輸出端輸出該第一內部輸入信號；該第一高初始值D型正反器具有第三輸入端、第三輸出端、第三反向輸出端、以及第三內部選取脈衝輸入端，其中，該第三輸入端係連接該第二反向輸出端，該第三內部選取脈衝輸入端係接收該內部選取脈衝信號；該第三低初始值D型正反器具有第四輸入端、第四輸出端、第四反向輸出端、以及第四內部選取脈衝輸入端，其中，該第四輸入端係連接該第三反向輸出端，該第四內部選取脈衝輸入端係接收該內部選取脈衝信號，該第四反向輸出端輸出該第一反向內部輸入信號；該第二高初始值D型正反器具有第五輸入端、第五輸出端、第五反向輸出端、以及第五內部選取脈衝輸入端，其中，該第五輸入端連接該第四反向輸出端，該第五內部選取脈衝輸入端係接收該內部選取脈衝信號；該第四低初始值D型正反器具有第六輸入端、第六輸出端、第六反向輸出端、以及第六內部選取脈衝輸入端，其中，該第六輸入端係連接該第五反向輸出端，該第六內部選取脈衝輸入端係接收該內部選取脈衝信號，該第六輸出端輸出該第二內部輸入信號；該第三高初始值D型正反器具有第七輸入端、第七輸出端、第七反向輸出端、以及第七內部選取脈衝輸入端，其中，該第七輸入端係連接該第六反向輸出端，該第七內部選取脈衝輸入端係接收該內部選取脈衝信號；該第五低初始值D型正反器具有第八輸入端、第八輸出端、第八反向輸出端、以及第八內部選取脈衝輸入端，其中，該第八輸入端係連接該第七反向輸出端，該第八內部選取脈衝輸入端係接收該內部選取脈衝信號，該第八反向輸出端輸出該第二反向內部輸入信號。

較佳地，根據本發明之內部鎖存器電路，其中，該時脈信號的週期與該內部選取脈衝信號的週期相等，並且該時脈信號的週期與該內部選取脈衝信號的週期皆為一個時間週期。

較佳地，根據本發明之內部鎖存器電路，其中，該輸入延遲信號的長度為兩個時間週期。

又，為達上述目的，本發明係根據上述內部鎖存器電路為基礎，進一步提供一種執行上述內部鎖存器電路的鎖存信號產生方法，其係包含有：一接收延遲信號步驟，一內部鎖存器電路係接收一輸入延遲信號以及一內部選取脈衝信號；一響應延遲信號步驟，藉由複數低初始值D型正反器以及複數高初始值D型正反器，基於該內部選取脈衝信號並響應該輸入延遲信號，以產生一第一內部輸入信號、一第一反向內部輸入信號、一第二內部輸入信號以及一第二反向內部輸入信號，並傳輸至一內部鎖存信號產生電路；一輸出信號產生步驟，藉由該內部鎖存信號產生電路，其係接收該第一內部輸入信號、第一反向內部輸入信號、一第二內部輸入信號以及一第二反向內部輸入信號，使得該內部鎖存信號產生電路輸出一第一反向前輸出信號以及一第二反向前輸出信號；一生成內部鎖存信號步驟，藉由一反及閘，其係接收該第一反向前輸出信號以及該第二反向前輸出信號，以生成內部鎖存信號。

較佳地，根據本發明之鎖存信號產生方法，其中，該第一延遲電路、該第二延遲電路、該第三延遲電路、以及該第四延遲電路係以D正反器、JK正反器、以及SR正反器的至少其中之一來予以施行。

較佳地，根據本發明之鎖存信號產生方法，其中，該內部鎖存器電路係進一步包含一重置輸入端，其係耦接該第一延遲電路、該第二延遲電路、該第三延遲電路、以及該第四延遲電路，該重置輸入端用於輸入一反向重置信號。

較佳地，本發明係根據一較佳實施例之內部鎖存器電路為基礎，根據本發明所提供之鎖存信號產生方法進一步包含有：產生該輸入延遲信號，其係響應該時脈信號；該輸入延遲信號通過該第一低初始值D型正反器以及該第二低初始值D型正反器，並且基於該內部選取脈衝信號，在兩個時間週期後，該第二低初始值D型正反器響應該輸入延遲信號輸出該第一內部輸入信號，該第一內部輸入信號相較於該輸入延遲信號延後兩個時間週期；該輸入延遲信號通過該第一低初始值D型正反器、該第二低初始值D型正反器、該第一高初始值D型正反器以及該第三低初始值D型正反器，並且基於該內部選取脈衝信號，在四個時間週期後，該第三低初始值D型正反器響應該輸入延遲信號輸出該第一反向內部輸入信號，該第一反向內部輸入信號相較於該輸入延遲信號延後四個時間週期並且為反向信號；該輸入延遲信號通過該第一低初始值D型正反器、該第二低初始值D型正反器、該第一高初始值D型正反器、該第三低初始值D型正反器、該第二高初始值D型正反器以及該第四低初始值D型正反器，並且基於該內部選取脈衝信號，在六個時間週期後，該第四低初始值D型正反器響應該輸入延遲信號輸出該第二內部輸入信號，該第二內部輸入信號相較於該輸入延遲信號延後六個時間週期；該輸入延遲信號通過該第一低初始值D型正反器、該第二低初始值D型正反器、該第一高初始值D型正反器、該第三低初始值D型正反器、該第二高初始值D型正反器、該第四低初始值D型正反器、第三高初始值D型正反器以及第五低初始值D型正反器，並且基於該內部選取脈衝信號，在八個時間週期後，該第五低初始值D型正反器響應該輸入延遲信號輸出該第二反向內部輸入信號，該第二反向內部輸入信號相較於該輸入延遲信號延後四個時間週期並且為反向信號；該第一內部輸入信號以及該第一反向內部輸入信號進入該內部鎖存信號產生電路，以產生該第一反向前輸出信號，並且該第二內部輸入信號以及該第二反向內部輸入信號進入該內部鎖存信號產生電路，以產生該第二反向前輸出信號；該第一反向前輸出信號以及該第二反向前輸出信號進入該反及閘，並且產生該內部鎖存信號。

較佳地，根據本發明之鎖存信號產生方法，其中，該等低初始值D型正反器以及該等高初始值D型正反器，皆具有一輸入端、一輸出端、一反向輸出端、以及一內部選取脈衝輸入端。

較佳地，根據本發明之鎖存信號產生方法，其中，該輸入延遲信號的長度為兩個時間週期，並且該內部鎖存信號的長度為兩個時間週期。

較佳地，根據本發明之鎖存信號產生方法，其中，該輸入延遲信號的長度不為兩個時間週期，並且該內部鎖存信號的長度為兩個時間週期。

綜上，本發明所提供之內部鎖存器電路及其鎖存信號產生方法，主要基於該內部選取脈衝信號，並且僅使用輸入延遲信號上升邊緣響應，以產生內部鎖存信號，藉此消除輸入延遲信號對內部鎖存信號的影響，以確保穩定的執行記憶體的寫入操作。

爲使熟悉該項技藝人士瞭解本發明之目的、特徵及功效，茲藉由下述具體實施例，並配合所附之圖式，對本發明詳加說明如下。

現在將參照其中示出本發明概念的示例性實施例的附圖 在下文中更充分地闡述本發明概念。以下藉由參照附圖更詳細地闡述的示例性實施例，本發明概念的優點及特徵以及其達成方法將顯而易見。然而，應注意，本發明概念並非僅限於以下示例性實施例，而是可實施為各種形式。因此，提供示例性實施例僅是為了揭露本發明概念並使熟習此項技術者瞭解本發明概念的類別。在圖式中，本發明概念的示例性實施例並非僅限於本文所提供的特定實例且為清晰起見而進行誇大。

本文所用術語僅用於闡述特定實施例，而並非旨在限制本發明。除非上下文中清楚地另外指明，否則本文所用的單數形式的用語「一(a、an)」及「所述(the)」旨在亦包括複數形式。本文所用的用語「及/或(and/or)」包括相關所列項其中一或多者的任意及所有組合。應理解，當稱元件「連接(connected)」或「耦合(coupled)」至另一元件時，所述元件可直接連接或耦合至所述另一元件或可存在中間元件。

相似地，應理解，當稱一個元件(例如層、區或基板)位於另一元件「上(on)」時，所述元件可直接位於所述另一元件上，或可存在中間元件。相比之下，用語「直接(directly)」意指不存在中間元件。更應理解，當在本文中使用用語「包括(comprises/comprising)」、「包含(includes及/或including)」時，是表明所陳述的特徵、整數、步驟、操作、元件、及/或組件的存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件、及/或其群組的存在或添加。

此外，將藉由作為本發明概念的理想化示例性圖的剖視圖來闡述詳細說明中的示例性實施例。相應地，可根據製造技術及/或可容許的誤差來修改示例性圖的形狀。因此，本發明概念的示例性實施例並非僅限於示例性圖中所示出的特定形狀，而是可包括可根據製造製程而產生的其他形狀。圖式中所例示的區域具有一般特性，且用於說明元件的特定形狀。因此，此不應被視為僅限於本發明概念的範圍。

亦應理解，儘管本文中可能使用用語「第一(first)」、「第二(second)」、「第三(third)」等來闡述各種元件，然而該些元件不應受限於該些用語。該些用語僅用於區分各個元件。因此，某些實施例中的第一元件可在其他實施例中被稱為第二元件，而此並不背離本發明的教示內容。本文中所闡釋及說明的本發明概念的態樣的示例性實施例包括其互補對應物。本說明書通篇中，相同的參考編號或相同的指示物表示相同的元件。

此外，本文中參照剖視圖及/或平面圖來闡述示例性實施例，其中所述剖視圖及/或平面圖是理想化示例性說明圖。因此，預期存在由例如製造技術及/或容差所造成的相對於圖示形狀的偏離。因此，示例性實施例不應被視作僅限於本文中所示區的形狀，而是欲包括由例如製造所導致的形狀偏差。舉例而言，經繪示出為矩形的蝕刻區將通常具有圓形特徵或彎曲特徵。因此，圖中所示的區為示意性的，且其形狀並非旨在說明裝置的區的實際形狀、亦並非旨在限制示例性實施例的範圍。

如本發明人(inventive entity)所理解，根據本文所述各種示例性實施例的裝置及形成裝置的方法可被實施於例如積體電路等微電子裝置中，其中根據本文所述各種示例性實施例的多個裝置被整合於同一微電子裝置中。因此，可在所述微電子裝置中在兩個不同方向上複製本文所示的剖視圖，所述兩個不同方向無需為正交的。因此，實施根據本文所述各種示例性實施例的裝置的所述微電子裝置的平面圖可包括基於所述微電子裝置的功能性而呈陣列形式及/或二維圖案形式的多個裝置。

因此，本文所示的剖視圖提供對根據本文所述各種示例性實施例的多個裝置的支持，所述多個裝置在平面圖中沿兩個不同方向及/或在立體圖中沿三個不同方向延伸。

請參閱圖3所示，圖3為根據本發明之內部鎖存器電路的示意性電路方塊圖。如圖3所示，根據本發明之內部鎖存器電路100，其係包含有：第一延遲電路1、第二延遲電路2、第三延遲電路3、第四延遲電路4、內部鎖存信號產生電路5、反及閘6。

具體地，該第一延遲電路1，其係接收輸入延遲信號WR_LAT_P1以及內部選取脈衝信號INT_DQS，並且輸出第一內部輸入信號DDS_CK_EN1，其中，輸入延遲信號WR_LAT_P1響應於時脈信號CLK。

具體地，該第二延遲電路2，其係耦接第一延遲電路1，該第二延遲電路2接收內部選取脈衝信號INT_DQS，並且輸出第一反向內部輸入信號NOT_DDS_CK_DIS1。

具體地，該第三延遲電路3，其係耦接第二延遲電路2，該第三延遲電路3接收內部選取脈衝信號INT_DQS，並且輸出第二內部輸入信號DDS_CK_EN2。

具體地，該第四延遲電路4，其係耦接第三延遲電路3，該第四延遲電路4接收內部選取脈衝信號INT_DQS，並且輸出第二反向內部輸入信號NOT_DDS_CK_DIS2。

具體地，該內部鎖存信號產生電路5，其係耦接第一延遲電路1、第二延遲電路2、第三延遲電路3、以及第四延遲電路4，該內部鎖存信號產生電路5係接收該第一內部輸入信號DDS_CK_EN1、該第一反向內部輸入信號NOT_DDS_CK_DIS1、該第二內部輸入信號DDS_CK_EN2、以及該第二反向內部輸入信號NOT_DDS_CK_DIS2，並且該內部鎖存信號產生電路5係產生第一反向前輸出信號NOT_PRE_OUT1以及第二反向前輸出信號NOT_PRE_OUT2。

具體地，該反及閘6，係耦接內部鎖存信號產生電路5，該反及閘6係接收該第一反向前輸出信號NOT_PRE_OUT1以及該第二反向前輸出信號NOT_PRE_OUT2，並且該反及閘6係輸出內部鎖存信號DDS_CK。

具體地，根據上述結構，其中第一延遲電路1、第二延遲電路2、第三延遲電路3、以及第四延遲電路4可以使用D正反器、JK正反器、以及SR正反器的至少其中之一來予以施行。

具體地，內部鎖存器電路100可以進一步包含重置輸入端7，重置輸入端7係耦接第一延遲電路1、第二延遲電路2、第三延遲電路3、以及第四延遲電路4，重置輸入端7用於輸入一反向重置信號NOT_RST，其中，該重置信號NOT_RST用於重置該等低初始值D型正反器10以及該等高初始值D型正反器20的數值，然而本發明不限於此。

為供進一步瞭解本發明構造特徵、運用技術手段及所預期達成之功效，茲將本發明之實施例加以敘述，相信當可由此而對本發明有更深入且具體瞭解，如下所述：

請參閱圖4，圖4為根據本發明一個或多個示例性實施例之內部鎖存器電路的示意性電路方塊圖。如圖4所示，根據本發明一實施例之內部鎖存器電路100係具有複數低初始值D型正反器10以及複數高初始值D型正反器20，該內部鎖存器電路100包括：第一低初始值D型正反器11、第二低初始值D型正反器12、第一高初始值D型正反器21、第三低初始值D型正反器13、第二高初始值D型正反器22、第四低初始值D型正反器14、第三高初始值D型正反器23、第五低初始值D型正反器15、內部鎖存信號產生電路5、以及反及閘6。

具體地，在本實施例中，該第一低初始值D型正反器11係接收輸入延遲信號WR_LAT_P1以及內部選取脈衝信號INT_DQS，其中，輸入延遲信號WR_LAT_P1響應於時脈信號CLK。

具體地，在本實施例中，該第二低初始值D型正反器12係耦接第一低初始值D型正反器11，第二低初始值D型正反器12係接收通過第一低初始值D型正反器11的輸入延遲信號WR_LAT_P1，以及內部選取脈衝信號INT_DQS，並且第二低初始值D型正反器12基於內部選取脈衝INT_DQS並響應輸入延遲信號WR_LAT_P1產生第一內部輸入信號DDS_CK_EN1。藉此，該第二低初始值D型正反器12輸出該第一內部輸入信號DDS_CK_EN1。

具體地，在本實施例中，該第一高初始值D型正反器21係耦接該第二低初始值D型正反器12，該第一高初始值D型正反器21係接收通過該第一低初始值D型正反器11與該第二低初始值D型正反器12的輸入延遲信號WR_LAT_P1，以及內部選取脈衝信號INT_DQS。

具體地，在本實施例中，該第三低初始值D型正反器13係耦接第一高初始值D型正反器21，第三低初始值D型正反器13係接收通過第一低初始值D型正反器11、該第二低初始值D型正反器12、與第一高初始值D型正反器21的輸入延遲信號WR_LAT_P1，以及內部選取脈衝信號INT_DQS，並且第三低初始值D型正反器13基於內部選取脈衝INT_DQS並響應輸入延遲信號WR_LAT_P1產生第一反向內部輸入信號NOT_DDS_CK_DIS1。藉此，該第三低初始值D型正反器13輸出該第一反向內部輸入信號NOT_DDS_CK_DIS1。

具體地，在本實施例中，該第二高初始值D型正反器22係耦接該第三低初始值D型正反器13，該第二高初始值D型正反器22係接收通過該第一低初始值D型正反器、該第二低初始值D型正反器、該第一高初始值D型正反器21、與該第三低初始值D型正反器13的輸入延遲信號WR_LAT_P1，以及內部選取脈衝信號INT_DQS。

具體地，在本實施例中，該第四低初始值D型正反器14係耦接第二高初始值D型正反器22，第四低初始值D型正反器14係接收通過第一低初始值D型正反器11、該第二低初始值D型正反器12、第一高初始值D型正反器21、第三低初始值D型正反器13、與第二高初始值D型正反器22的輸入延遲信號WR_LAT_P1，以及內部選取脈衝信號INT_DQS，並且第四低初始值D型正反器14基於內部選取脈衝INT_DQS並響應輸入延遲信號WR_LAT_P1產生第二內部輸入信號DDS_CK_EN2。藉此，該第四低初始值D型正反器14輸出該第二內部輸入信號DDS_CK_EN2。

具體地，在本實施例中，該第三高初始值D型正反器23係耦接該第四低初始值D型正反器14，該第三高初始值D型正反器23係接收通過該第一低初始值D型正反器11、該第二低初始值D型正反器12、第一高初始值D型正反器21、第三低初始值D型正反器13、第二高初始值D型正反器22、與第四低初始值D型正反器14的輸入延遲信號WR_LAT_P1，以及內部選取脈衝信號INT_DQS。

具體地，在本實施例中，該第五低初始值D型正反器15係耦接第三高初始值D型正反器23，第五低初始值D型正反器15係接收通過第一低初始值D型正反器11、該第二低初始值D型正反器12、第一高初始值D型正反器21、第三低初始值D型正反器13、第二高初始值D型正反器22、與第三高初始值D型正反器23的輸入延遲信號WR_LAT_P1，以及內部選取脈衝信號INT_DQS，並且第四低初始值D型正反器14基於內部選取脈衝INT_DQS並響應輸入延遲信號WR_LAT_P1產生第二反向內部輸入信號NOT_DDS_CK_DIS2。藉此，該第五低初始值D型正反器15輸出該第二反向內部輸入信號NOT_DDS_CK_DIS2。

具體地，在本實施例中，該內部鎖存信號產生電路5係耦接該第二低初始值D型正反器12、該第三低初始值D型正反器13、該第四低初始值D型正反器14、以及該第五低初始值D型正反器15，該內部鎖存信號產生電路5係接收該第一內部輸入信號DDS_CK_EN1、該第一反向內部輸入信號NOT_DDS_CK_DIS1、該第二內部輸入信號DDS_CK_EN2、以及該第二反向內部輸入信號NOT_DDS_CK_DIS2，並且該內部鎖存信號產生電路5係產生第一反向前輸出信號NOT_PRE_OUT1以及第二反向前輸出信號NOT_PRE_OUT2。

具體地，在本實施例中，該反及閘6係耦接內部鎖存信號產生電路5，該反及閘6係接收該第一反向前輸出信號NOT_PRE_OUT1以及該第二反向前輸出信號NOT_PRE_OUT2，並且該反及閘6係輸出內部鎖存信號DDS_CK。

具體地，在本實施例中，第一低初始值D型正反器11及第二低初始值D型正反器12組成該第一延遲電路1，第一高初始值D型正反器21及第三低初始值D型正反器13組成該第二延遲電路2，第二高初始值D型正反器22及第四低初始值D型正反器14組成第三延遲電路3，第三高初始值D型正反器23及第五低初始值D型正反器15組成該第四延遲電路4。

具體地，在本實施例中，內部鎖存器電路100可以進一步包含重置輸入端7，重置輸入端7係耦接第一低初始值D型正反器11、該第二低初始值D型正反器12、第一高初始值D型正反器21、第三低初始值D型正反器13、第二高初始值D型正反器22、與第三高初始值D型正反器23，重置輸入端7用於輸入一反向重置信號NOT_RST，其中，該重置信號NOT_RST用於重置該等低初始值D型正反器10以及該等高初始值D型正反器20的數值，然而本發明不限於此。

請參閱圖5及圖6所示，圖5為根據本發明一個或多個示例性實施例之低初始值D型正反器的示意性電路圖；圖6為根據本發明一個或多個示例性實施例之高初始值D型正反器的示意性電路圖。根據本發明之低初始值D型正反器10具有輸入端101、輸出端102、反向輸出端103、以及內部選取脈衝輸入端104，根據本發明之高初始值D型正反器20具有輸入端201、輸出端202、反向輸出端203、以及內部選取脈衝輸入端204，需要進一步說明的是，低初始值D型正反器10以及高初始值D型正反器20的差別在於，在本實施例中，該低初始值D型正反器10的起始值為低值L，該高初始值D型正反器20的起始值為高值H。

具體地，在本實施例中，低初始值D型正反器10以及高初始值D型正反器20的作用在於，接收輸入端101以及輸入端201所輸入的信號，並基於內部選取脈衝輸入端104以及內部選取脈衝輸入端204所接收的內部選取脈衝信號INT_DQS，使得接收輸入端101以及輸入端201所輸入的信號與內部選取脈衝信號INT_DQS同步化，然而本發明不限於此。

具體地，在本實施例中，第一低初始值D型正反器11具有第一輸入端111、第一輸出端112、第一反向輸出端113、以及第一內部選取脈衝輸入端114，其中該第一輸入端111係接收輸入延遲信號WR_LAT_P1，該第一內部選取脈衝輸入端114接收內部選取脈衝信號INT_DQS，使得第一低初始值D型正反器11基於內部選取脈衝信號INT_DQS並響應輸入延遲信號WR_LAT_P1，以產生第一低初始值D型正反器11的輸出信號，並從第一輸出端112輸出至第二低初始值D型正反器12，其中第一反向輸出端113所輸出的信號與第一輸出端112所輸出的信號為反向的關係。

具體地，在本實施例中，第二低初始值D型正反器12具有第二輸入端121、第二輸出端122、第二反向輸出端123、以及第二內部選取脈衝輸入端124，其中，該第二輸入端121係連接該第一輸出端112，第二輸入端121用於接收通過第一低初始值D型正反器11的輸入延遲信號WR_LAT_P1，第二內部選取脈衝輸入端124用於接收內部選取脈衝信號INT_DQS，使得第二低初始值D型正反器12基於內部選取脈衝INT_DQS並響應輸入延遲信號WR_LAT_P1產生第一內部輸入信號DDS_CK_EN1，並從第二輸出端122輸出該第一內部輸入信號DDS_CK_EN1，第二反向輸出端123輸出與第一內部輸入信號DDS_CK_EN1反向的信號至第三高初始值D型正反器21。

具體地，在本實施例中，第一高初始值D型正反器21具有第三輸入端211、第三輸出端212、第三反向輸出端213、以及第三內部選取脈衝輸入端214，其中，該第三輸入端211係連接該第二反向輸出端124，第三內部選取脈衝輸入端214用於接收內部選取脈衝信號INT_DQS，該第一高初始值D型正反器21接收與第一內部輸入信號DDS_CK_EN1反向的信號後，基於內部選取脈衝信號INT_DQS產生輸出的信號，並從第三反向輸出端213輸出至第三低初始值D型正反器13。

具體地，在本實施例中，第三低初始值D型正反器13具有第四輸入端131、第四輸出端132、第四反向輸出端133、以及第四內部選取脈衝輸入端134，其中，第四輸入端131係連接該第三反向輸出端213，以接收通過第一低初始值D型正反器11、該第二低初始值D型正反器12、與第一高初始值D型正反器21的輸入延遲信號WR_LAT_P1，第四內部選取脈衝輸入端134係接收內部選取脈衝信號INT_DQS，使得第三低初始值D型正反器13基於內部選取脈衝INT_DQS並響應輸入延遲信號WR_LAT_P1，以產生第一反向內部輸入信號NOT_DDS_CK_DIS1，並從第四反向輸出端131輸出該第一反向內部輸入信號NOT_DDS_CK_DIS1。

具體地，在本實施例中，第二高初始值D型正反器22具有第五輸入端221、第五輸出端222、第五反向輸出端223、以及第五內部選取脈衝輸入端224，其中，該第五輸入端221連接該第四反向輸出端133，該第五內部選取脈衝輸入端224係接收該內部選取脈衝信號INT_DQS，該第二高初始值D型正反器22接收該第一反向內部輸入信號NOT_DDS_CK_DIS1後，基於內部選取脈衝信號INT_DQS產生輸出的信號，並從第五反向輸出端223輸出至第四低初始值D型正反器14。

具體地，在本實施例中，第四低初始值D型正反器14具有第六輸入端141、第六輸出端142、第六反向輸出端143、以及第六內部選取脈衝輸入端144，其中，該第六輸入端係141連接該第五反向輸出端223，以接收通過第一低初始值D型正反器11、該第二低初始值D型正反器12、第一高初始值D型正反器21、第三低初始值D型正反器13、與第二高初始值D型正反器22的輸入延遲信號WR_LAT_P1，該第六內部選取脈衝輸入端144係接收該內部選取脈衝信號INT_DQS，使得第四低初始值D型正反器14基於內部選取脈衝INT_DQS並響應輸入延遲信號WR_LAT_P1，以產生第二內部輸入信號DDS_CK_EN2，並從該第六輸出端142輸出該第二內部輸入信號DDS_CK_EN2。

具體地，在本實施例中，第三高初始值D型正反器23具有第七輸入端231、第七輸出端232、第七反向輸出端233、以及第七內部選取脈衝輸入端234，其中，該第七輸入端231係連接該第六反向輸出端143，該第七內部選取脈衝輸入端234係接收該內部選取脈衝信號INT_DQS，該第三高初始值D型正反器23接收與第二內部輸入信號DDS_CK_EN2反向的信號後，基於內部選取脈衝信號INT_DQS產生輸出的信號，並從第七反向輸出端233輸出至第五低初始值D型正反器15。

具體地，在本實施例中，第五低初始值D型正反器15具有第八輸入端151、第八輸出端152、第八反向輸出端153、以及第八內部選取脈衝輸入端154，其中，該第八輸入端151係連接該第七反向輸出端233，以接收通過第一低初始值D型正反器11、該第二低初始值D型正反器12、第一高初始值D型正反器21、第三低初始值D型正反器13、第二高初始值D型正反器22、與第三高初始值D型正反器23的輸入延遲信號WR_LAT_P1，該第八內部選取脈衝輸入端154係接收該內部選取脈衝信號INT_DQS，使得第五低初始值D型正反器15基於內部選取脈衝INT_DQS並響應輸入延遲信號WR_LAT_P1，以產生第二反向內部輸入信號NOT_DDS_CK_DIS2，並從該第八反向輸出端153輸出該第二反向內部輸入信號NOT_DDS_CK_DIS2。

具體地，在本實施例中，時脈信號CLK的週期與該內部選取脈衝信號INT_DQS的週期相等，並且該時脈信號的週期與該內部選取脈衝信號的週期皆為一個時間週期tCK，然而本發明不限於此。

具體地，在本實施例中，輸入延遲信號WR_LAT_P1的長度為兩個時間週期tCK，然而本發明不限於此。

如此一來，由上述說明可得知，根據本發明所提供之內部鎖存器電路100，其係接收響應於時脈信號CLK的輸入延遲信號WR_LAT_P1後，藉由該等低初始值D型正反器10以及該等高初始值D型正反器20，基於內部選取脈衝信號INT_DQS並響應輸入延遲信號WR_LAT_P1，以產生第一內部輸入信號DDS_CK_EN1、第一反向內部輸入信號NOT_DDS_CK_DIS1、第二內部輸入信號DDS_CK_EN2、以及第二反向內部輸入信號NOT_DDS_CK_DIS2，並傳輸至內部鎖存信號產生電路5，以藉由內部鎖存信號產生電路5輸出第一反向前輸出信號NOT_PRE_OUT1以及第二反向前輸出信號NOT_PRE_OUT2，最後通過反及閘產生內部鎖存信號DDS_CK。需要進一步說明的是，根據本發明之內部鎖存器電路100，其係基於該內部選取脈衝信號INT_DQS並響應輸入延遲信號WR_LAT_P1，以產生內部鎖存信號DDS_CK，並且在產生內部鎖存信號DDS_CK的過程中，內部鎖存器電路100僅響應該輸入延遲信號WR_LAT_P1的上升邊緣，而不受該輸入延遲信號WR_LAT_P1的下降邊緣影響。

更詳而言之，本發明之內部鎖存器電路100所產生之內部鎖存信號DDS_CK，不會由於外部環境的溫度或者金屬氧化物半導體場效電晶體之製成技術，所造成輸入延遲信號WR_LAT_P1的上升邊緣以及下降邊緣的改變，從而使得雙通道同步動態隨機存取記憶體不能穩定的執行寫入操作。透過本發明之內部鎖存器電路100，使得雙通道同步動態隨機存取記憶體不受製成技術以及外部環境溫度的影響，透過精確的內部鎖存信號DDS_CK，以穩定的執行寫入操作。

為供進一步瞭解本發明構造特徵、運用技術手段及所預期達成之功效，茲將本發明使用方式加以敘述，相信當可由此而對本發明有更深入且具體瞭解，如下所述：

請參閱圖7，並搭配圖3所示，圖7為說明本發明之鎖存信號產生方法的部分步驟流程圖。本發明進一步提供一種鎖存信號DDS_CK產生方法，係包含下列步驟：

接收延遲信號步驟S1：根據本發明之內部鎖存器電路100係接收輸入延遲信號WR_LAT_P1以及內部選取脈衝信號INT_DQS。

響應延遲信號步驟S2：藉由低初始值D型正反器10以及高初始值D型正反器20，基於內部選取脈衝信號INT_DQS並響應輸入延遲信號WR_LAT_P1，以產生第一內部輸入信號DDS_CK_EN1、第一反向內部輸入信號NOT_DDS_CK_DIS1、第二內部輸入信號DDS_CK_EN2以及第二反向內部輸入信號NOT_DDS_CK_DIS 2，並傳輸至內部鎖存信號產生電路5。

輸出信號產生步驟S3，藉由內部鎖存訊號產生電路5，其係接收第一內部輸入信號DDS_CK_EN1、第一反向內部輸入信號NOT_DDS_CK_DIS1、第二內部輸入信號DDS_CK_EN2以及第二反向內部輸入信號NOT_DDS_CK_DIS 2，使得內部鎖存信號產生電路5輸出第一反向前輸出信號以及一第二反向前輸出信號。

生成內部鎖存信號步驟S4，藉由反及閘6，其係接收第一反向前輸出信號NOT_PRE_OUT1以及第二反向前輸出信號NOT_PRE_OUT2，以生成內部鎖存信號DDS_CK。

具體地，根據上述鎖存信號DDS_CK產生方法，其中，第一延遲電路1、第二延遲電路2、第三延遲電路3、以及第四延遲電路4可以使用D正反器、JK正反器、以及SR正反器的至少其中之一來予以施行。

具體地，根據上述鎖存信號DDS_CK產生方法，其中，內部鎖存器電路100可以進一步包含重置輸入端7，重置輸入端7係耦接第一延遲電路1、第二延遲電路2、第三延遲電路3、以及第四延遲電路4，重置輸入端7用於輸入一反向重置信號NOT_RST，其中，該重置信號NOT_RST用於重置該等低初始值D型正反器10以及該等高初始值D型正反器20的數值，然而本發明不限於此。

為供進一步瞭解本發明構造特徵、運用技術手段及所預期達成之功效，茲將本發明之實施例搭配方法加以敘述，相信當可由此而對本發明有更深入且具體瞭解，如下所述：

請參閱圖8A以及圖8B，並搭配圖4至圖6所示，圖8A為說明執行本發明一個或多個示例性實施例之內部鎖存器電路的鎖存信號產生方法的部分步驟流程圖；圖8B為說明執行本發明一個或多個示例性實施例之內部鎖存器電路的鎖存信號產生方法的部分步驟流程圖。本發明以上述實施例之內部鎖存器電路100為基礎，根據本發明所提供之鎖存信號DDS_CK產生方法進一步包含下列步驟：

步驟S1'：響應時脈信號CLK，以產生輸入延遲信號WR_LAT_P1。

步驟S2'：輸入延遲信號WR_LAT_P1輸入第一低初始值D型正反器11以及該第二低初始值D型正反器12，並且基於該內部選取脈衝信號INT_DQS，在兩個時間週期tCK後，第二低初始值D型正反器12響應輸入延遲信號WR_LAT_P1以輸出第一內部輸入信號DDS_CK_EN1，該第一內部輸入信號DDS_CK_EN1相較於該輸入延遲信號WR_LAT_P1延後兩個時間週期tCK。

步驟S3'：輸入延遲信號WR_LAT_P1輸入第一低初始值D型正反器11、第二低初始值D型正反器12、第一高初始值D型正反器21以及第三低初始值D型正反器13，並且基於該內部選取脈衝信號INT_DQS，在四個時間週期tCK後，第三低初始值D型正反器13響應輸入延遲信號WR_LAT_P1輸出第一反向內部輸入信號NOT_DDS_CK_DIS1，並且該第一反向內部輸入信號NOT_DDS_CK_DIS1相較於該輸入延遲信號WR_LAT_P1延後四個時間週期tCK，並且為反向信號。

步驟S4'：輸入延遲信號WR_LAT_P1輸入第一低初始值D型正反器11、該第二低初始值D型正反器12、該第一高初始值D型正反器21、該第三低初始值D型正反器13、該第二高初始值D型正反器22、以及該第四低初始值D型正反器14，並且基於內部選取脈衝信號INT_DQS，在六個時間週期tCK後，第四低初始值D型正反器14響應輸入延遲信號WR_LAT_P1，以輸出該第二內部輸入信號DDS_CK_EN2，該第二內部輸入信號相較於該輸入延遲信號延後六個時間週期tCK。

步驟S5'：輸入延遲信號WR_LAT_P1輸入第一低初始值D型正反器11、該第二低初始值D型正反器12、第一高初始值D型正反器21、第三低初始值D型正反器13、第二高初始值D型正反器22、第四低初始值D型正反器14、第三高初始值D型正反器23以及第五低初始值D型正反器15，並且基於內部選取脈衝信號INT_DQS，在八個時間週期tCK後，第五低初始值D型正反器15響應輸入延遲信號WR_LAT_P1，以輸出第二反向內部輸入信號NOT_DDS_CK_DIS2，該第二反向內部輸入信號NOT_DDS_CK_DIS2相較於該輸入延遲信號WR_LAT_P1延後八個時間週期tCK，並且為反向信號。

步驟S6'：第一內部輸入信號DDS_CK_EN1以及第一反向內部輸入信號NOT_DDS_CK_DIS1輸入內部鎖存信號產生電路5，以產生第一反向前輸出信號NOT_PRE_OUT1，並且第二內部輸入信號DDS_CK_EN2以及該第二反向內部輸入信號NOT_DDS_CK_DIS2進入內部鎖存信號產生電路5，以產生該第二反向前輸出信號NOT_PRE_OUT2。

步驟S7'：第一反向前輸出信號NOT_PRE_OUT1以及第二反向前輸出信號NOT_PRE_OUT2輸入反及閘6，並且產生內部鎖存信號DDS_CK。

舉例而言，請參閱圖9，並且搭配圖4至圖8B所示，圖9為說明執行本發明一個或多個示例性實施例之內部鎖存器電路之鎖存信號產生方法的時序圖。如圖9所示，首先，輸入延遲信號WR_LAT_P1起始值為低值L，並且在時間點A處響應該時脈信號CLK，使輸入延遲信號WR_LAT_P1變為高值H；在兩個時間週期tCK後，由於輸入延遲信號WR_LAT_P1輸入該第一低初始值D型正反器11以及該第二低初始值D型正反器12，第一低初始值D型正反器11基於內部選取脈衝信號INT_DQS並響應輸入延遲信號WR_LAT_P1，使得第二低初始值D型正反器12所輸出之第一內部輸入信號DDS_CK_EN1變為高值H，同時，該第一內部輸入信號DDS_CK_EN1輸入至內部鎖存信號產生電路5，使得第一反向前輸出信號NOT_PRE_OUT1變為低值L，以致鎖存信號DDS_CK變為高值H；在四個時間週期tCK後，由於輸入延遲信號WR_LAT_P1輸入第一低初始值D型正反器11、第二低初始值D型正反器12、第一高初始值D型正反器21以及第三低初始值D型正反器13，使得第三低初始值D型正反器13所輸出之第一反向內部輸入信號NOT_DDS_CK_DIS1變為低值L，同時，該第一內部輸入信號DDS_CK_EN1輸入至內部鎖存信號產生電路5，使得第一反向前輸出信號NOT_PRE_OUT1變為高值H，以致鎖存信號DDS_CK變為低值L；在六個時間週期tCK後，由於輸入延遲信號WR_LAT_P1輸入第一低初始值D型正反器11、該第二低初始值D型正反器12、該第一高初始值D型正反器21、該第三低初始值D型正反器13、該第二高初始值D型正反器22、以及該第四低初始值D型正反器14，使得第四低初始值D型正反器14所輸出之第二內部輸入信號DDS_CK_EN2變為高值H，同時，該第二內部輸入信號DDS_CK_EN2輸入至內部鎖存信號產生電路5，使得第二反向前輸出信號NOT_PRE_OUT2變為低值L，以致鎖存信號DDS_CK變為高值H；在八個時間週期tCK後，由於輸入延遲信號WR_LAT_P1輸入第一低初始值D型正反器11、該第二低初始值D型正反器12、第一高初始值D型正反器21、第三低初始值D型正反器13、第二高初始值D型正反器22、第四低初始值D型正反器14、第三高初始值D型正反器23以及第五低初始值D型正反器15，使得第五低初始值D型正反器153所輸出之第二反向內部輸入信號NOT_DDS_CK_DIS2變為低值L，同時，該第二反向內部輸入信號NOT_DDS_CK_DIS2輸入至內部鎖存信號產生電路5，使得第二反向前輸出信號NOT_PRE_OUT2變為高值H，以致鎖存信號DDS_CK變為低值L。

值得一提的是，由上述說明可得知，根據本發明之內部鎖存器電路100所產生的鎖存信號DDS_CK，在輸入延遲信號WR_LAT_P1於時間點A處響應該時脈信號CLK開始，並往後四個時間週期tCK之內，該鎖存信號DDS_CK僅由第一低初始值D型正反器11、第二低初始值D型正反器12、第一高初始值D型正反器21、第三低初始值D型正反器13、內部鎖存信號產生電路5以及反及閘6所產生，另外，在時間點A往後四個時間週期tCK開始，並直到往後八個時間週期tCK之內，該鎖存信號DDS_CK僅由第二高初始值D型正反器22、第四低初始值D型正反器14、第三高初始值D型正反器23、第五低初始值D型正反器15、內部鎖存信號產生電路5以及反及閘6所產生，然而本發明不限於此。

藉此，由上述說明可得知，根據本發明所提供之內部鎖存器電路100並搭配其鎖存信號DDS_CK產生方法，在產生內部鎖存信號DDS_CK的過程中，內部鎖存器電路100僅響應該輸入延遲信號WR_LAT_P1的上升邊緣，而不受該輸入延遲信號WR_LAT_P1的下降邊緣影響，更詳而言之，本發明之內部鎖存器電路100所產生之內部鎖存信號DDS_CK，不會由於外部環境的溫度或者金屬氧化物半導體場效電晶體之製成技術，所造成輸入延遲信號WR_LAT_P1的上升邊緣以及下降邊緣的改變，從而使得雙通道同步動態隨機存取記憶體不能穩定的執行寫入操作。透過本發明之內部鎖存器電路100並搭配其鎖存信號DDS_CK產生方法，使得雙通道同步動態隨機存取記憶體不受製成技術以及外部環境溫度的影響，透過精確的內部鎖存信號DDS_CK，以穩定的執行寫入操作。

值得再提的是，在本發明另一實施例中，輸入延遲信號WR_LAT_P1由於外部環境的溫度或者金屬氧化物半導體場效電晶體之製成技術，造成輸入延遲信號WR_LAT_P1的上升邊緣以及下降邊緣的改變，然而使用本發明所提供之內部鎖存器電路100，並搭配其鎖存信號DDS_CK產生方法，依據上述步驟，仍然可以產生正確的鎖存信號DDS_CK，以穩定的執行寫入操作。其中，上述步驟S1'、步驟S2'、步驟S3'、步驟S4'、步驟S5'、步驟S6'、步驟S7'等步驟，該些步驟已描述如前內容，在此不再重複說明。

藉此，本發明具有以下之實施功效及技術功效：

其一，藉由本發明之內部鎖存器電路100，並搭配其鎖存信號DDS_CK產生方法，使得雙通道同步動態隨機存取記憶體不受製成技術以及外部環境溫度的影響，透過精確的內部鎖存信號DDS_CK，以穩定的執行寫入操作。

其二，本發明之內部鎖存器電路100，相較於習用技術之內部鎖存器電路僅增加簡單的元件，使本領域中具有通常知識者可以簡單的實現根據本發明之內部鎖存器電路100，具有簡單實現及低成本等功效。

其三，藉由本發明之內部鎖存器電路100，並搭配其鎖存信號DDS_CK產生方法，使得雙通道同步動態隨機存取記憶體不受輸入延遲信號的延遲時間tDQSS發生變化的影響，以改善延遲時間tDQSS對於雙通道同步動態隨機存取記憶體執行寫入操作時的影響。

以上係藉由特定的具體實施例說明本發明之實施方式，所屬技術領域具有通常知識者可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

儘管本發明是透過參考附圖中所描繪的實施例進行說明，但其僅為實施例，本領域中具有通常知識者應當理解的是可以對其進行各種改變以及變形。然而，這些改變以及變形不應脫離本發明所保護的範圍。因此，本發明的保護範圍必須被限定於所附的申請專利範圍。

100:內部鎖存器電路 1:第一延遲電路10:低初始值D型正反器 101:輸入端 102:輸出端 103:反向輸出端 104:內部選取脈衝輸入端 11:第一低初始值D型正反器 111:第一輸入端 112:第一輸出端 113:第一反向輸出端 114:第一內部選取脈衝輸入端 12:第二低初始值D型正反器 121:第二輸入端 122:第二輸出端 123:第二反向輸出端 124:第二內部選取脈衝輸入端 13:第三低初始值D型正反器 131:第四輸入端 132:第四輸出端 133:第四反向輸出端 134:第四內部選取脈衝輸入端 14:第四低初始值D型正反器 141:第六輸入端 142:第六輸出端 143:第六反向輸出端 144:第六內部選取脈衝輸入端 15:第五低初始值D型正反器 151:第八輸入端 152:第八輸出端 153:第八反向輸出端 154:第八內部選取脈衝輸入端 2:第二延遲電路 20:高初始值D型正反器 201:輸入端 202:輸出端 203:反向輸出端 204:內部選取脈衝輸入端 21:第一高初始值D型正反器 211:第三輸入端 212:第三輸出端 213:第三反向輸出端 214:第三內部選取脈衝輸入端 22:第二高初始值D型正反器 221:第五輸入端 222:第五輸出端 223:第五反向輸出端 224:第五內部選取脈衝輸入端 23:第三高初始值D型正反器 231:第七輸入端 232:第七輸出端 233:第七反向輸出端 234:第七內部選取脈衝輸入端3: 第三延遲電路 4:第四延遲電路 5:內部鎖存信號產生電路 6:反及閘 7:重置輸入端 CLK:時脈信號 DDS_CK:內部鎖存信號 DDS_CK_EN1:第一內部輸入信號 DDS_CK_EN2:第二內部輸入信號 DQS:選取脈衝信號 INT_DQS:內部選取脈衝信號 NOT_DDS_CK_DIS1:第一反向內部輸入信號 NOT_DDS_CK_DIS 2:第二反向內部輸入信號 NOT_PRE_OUT1:第一反向前輸出信號 NOT_PRE_OUT2:第二反向前輸出信號 NOT_RST:反向重置信號 WR_LAT_P1:輸入延遲信號 WR_LAT_P1#1:短輸入延遲信號 WR_LAT_P1#2:長輸入延遲信號 tCK:時間週期 S1:接收延遲訊號步驟 S2:響應延遲信號步驟 S3:輸出信號產生步驟 S4:生成內部鎖存信號步驟 S1':步驟 S2':步驟 S3':步驟 S4':步驟 S5':步驟 S6':步驟 S7':步驟

圖1為習用技術之內部鎖存器電路的示意性電路方塊圖； 圖2為說明輸入延遲信號的上升邊緣以及下降邊緣的改變示意圖； 圖3為根據本發明之內部鎖存器電路的示意性電路方塊圖； 圖4為根據本發明一個或多個示例性實施例之內部鎖存器電路的示意性電路方塊圖； 圖5為根據本發明一個或多個示例性實施例之高初始值D型正反器的示意性電路圖； 圖6為根據本發明一個或多個示例性實施例之低初始值D型正反器的示意性電路圖； 圖7為說明本發明之鎖存信號產生方法的部分步驟流程圖； 圖8A為說明執行本發明一個或多個示例性實施例之內部鎖存器電路的鎖存信號產生方法的部分步驟流程圖； 圖8B為說明執行本發明一個或多個示例性實施例之內部鎖存器電路的鎖存信號產生方法的部分步驟流程圖； 圖9為說明執行本發明一個或多個示例性實施例之內部鎖存器電路之鎖存信號產生方法的時序圖。

100:內部鎖存器電路

11:第一低初始值D型正反器

111:第一輸入端

112:第一輸出端

113:第一反向輸出端

114:第一內部選取脈衝輸入端

12:第二低初始值D型正反器

121:第二輸入端

122:第二輸出端

123:第二反向輸出端

124:第二內部選取脈衝輸入端

13:第三低初始值D型正反器

131:第四輸入端

132:第四輸出端

133:第四反向輸出端

134:第四內部選取脈衝輸入端

14:第四低初始值D型正反器

141:第六輸入端

142:第六輸出端

143:第六反向輸出端

144:第六內部選取脈衝輸入端

15:第五低初始值D型正反器

151:第八輸入端

152:第八輸出端

153:第八反向輸出端

154:第八內部選取脈衝輸入端

21:第一高初始值D型正反器

211:第三輸入端

212:第三輸出端

213:第三反向輸出端

214:第三內部選取脈衝輸入端

22:第二高初始值D型正反器

221:第五輸入端

222:第五輸出端

223:第五反向輸出端

224:第五內部選取脈衝輸入端

23:第三高初始值D型正反器

231:第七輸入端

232:第七輸出端

233:第七反向輸出端

234:第七內部選取脈衝輸入端

5:內部鎖存信號產生電路

6:反及閘

7:重置輸入端

DDS_CK:內部鎖存信號

DDS_CK_EN1:第一內部輸入信號

DDS_CK_EN2:第二內部輸入信號

INT_DQS:內部選取脈衝信號

NOT_DDS_CK_DIS1:第一反向內部輸入信號

NOT_DDS_CK_DIS 2:第二反向內部輸入信號

NOT_PRE_OUT1:第一反向前輸出信號

NOT_PRE_OUT2:第二反向前輸出信號

NOT_RST:反向重置信號

WR_LAT_P1:輸入延遲信號

Claims (10)

1. 一種內部鎖存器電路，其係包含：一第一延遲電路，其係接收一輸入延遲信號以及一內部選取脈衝信號，並且輸出一第一內部輸入信號，其中該輸入延遲信號響應一時脈信號；一第二延遲電路，其係耦接該第一延遲電路，該第二延遲電路係接收該內部選取脈衝信號，並且輸出一第一反向內部輸入信號；一第三延遲電路，其係耦接該第二延遲電路，該第三延遲電路係接收該內部選取脈衝信號，並且輸出一第二內部輸入信號；一第四延遲電路，其係耦接該第三延遲電路，該第四延遲電路係接收該內部選取脈衝信號，並且輸出一第二反向內部輸入信號；一內部鎖存信號產生電路，其係耦接該第一延遲電路、該第二延遲電路、該第三延遲電路、以及該第四延遲電路，該內部鎖存信號產生電路依據該第一內部輸入信號以及該第一反向內部輸入信號產生一第一反向前輸出信號，並且依據該第二內部輸入信號以及該第二反向內部輸入信號產生一第二反向前輸出信號；一反及閘，其係耦接該內部鎖存信號產生電路，該反及閘依據該第一反向前輸出信號以及該第二反向前輸出信號產生一內部鎖存信號。
2. 如請求項1所述之內部鎖存器電路，其中，該第一延遲電路、該第二延遲電路、該第三延遲電路、以及該第四延遲電路係以D正反器、JK正反器、以及SR正反器的至少其中之一來予以施行。
3. 如請求項1所述之內部鎖存器電路，其係進一步包含一重置輸入端，其係耦接該第一延遲電路、該第二延遲電路、該第三延遲電路、以及該第四延遲電路，該重置輸入端用於輸入一反向重置信號。
4. 如申請求項1所述之內部鎖存器電路，其係具有複數低初始值D型正反器以及複數高初始值D型正反器，其中，該內部鎖存器電路包含：一第一低初始值D型正反器，其係接收該輸入延遲信號以及該內部選取脈衝信號，其中該輸入延遲信號響應該時脈信號；一第二低初始值D型正反器，其係耦接該第一低初始值D型正反器，該第二低初始值D型正反器係接收該內部選取脈衝信號，並且該第二低初始值D型正反器輸出該第一內部輸入信號； 一第一高初始值D型正反器，其係耦接該第二低初始值D型正反器，該第一高初始值D型正反器係接收該內部選取脈衝信號； 一第三低初始值D型正反器，其係耦接該第一高初始值D型正反器，該第三低初始值D型正反器係接收該內部選取脈衝信號，並且該第三低初始值D型正反器輸出該第一反向內部輸入信號； 一第二高初始值D型正反器，其係耦接該第三低初始值D型正反器，該第二高初始值D型正反器係接收該內部選取脈衝信號； 一第四低初始值D型正反器，其係耦接該第二高初始值D型正反器，該第四低初始值D型正反器係接收該內部選取脈衝信號，並且該第四低初始值D型正反器輸出該第二內部輸入信號； 一第三高初始值D型正反器，其係耦接該第四低初始值D型正反器，該第三高初始值D型正反器係接收該內部選取脈衝信號； 一第五低初始值D型正反器，其係耦接該第三高初始值D型正反器，該第五低初始值D型正反器係接收該內部選取脈衝信號，並且該第五低初始值D型正反器輸出該第二反向內部輸入信號； 其中，該第一低初始值D型正反器及該第二低初始值D型正反器組成該第一延遲電路，該第一高初始值D型正反器及該第三低初始值D型正反器組成該第二延遲電路，該第二高初始值D型正反器及該第四低初始值D型正反器組成該第三延遲電路，該第三高初始值D型正反器及該第五低初始值D型正反器組成該第四延遲電路。
5. 如請求項4所述之內部鎖存器電路，其中，該等低初始值D型正反器以及該等高初始值D型正反器，皆具有一輸入端、一輸出端、一反向輸出端、以及一內部選取脈衝輸入端。
6. 一種鎖存信號產生方法，其係應用於如請求項1所述之內部鎖存器電路，該鎖存信號產生方法包含下列步驟： 一接收延遲信號步驟，一內部鎖存器電路係接收一輸入延遲信號以及一內部選取脈衝信號； 一響應延遲信號步驟，藉由複數低初始值D型正反器以及複數高初始值D型正反器，基於該內部選取脈衝信號並響應該輸入延遲信號，以產生一第一內部輸入信號、一第一反向內部輸入信號、一第二內部輸入信號以及一第二反向內部輸入信號，並傳輸至一內部鎖存信號產生電路； 一輸出信號產生步驟，藉由該內部鎖存信號產生電路，其係接收該第一內部輸入信號、第一反向內部輸入信號、一第二內部輸入信號以及一第二反向內部輸入信號，使得該內部鎖存信號產生電路輸出一第一反向前輸出信號以及一第二反向前輸出信號； 一生成內部鎖存信號步驟，藉由一反及閘，其係接收該第一反向前輸出信號以及該第二反向前輸出信號，以生成內部鎖存信號。
7. 如請求項6所述之鎖存信號產生方法，其中，該第一延遲電路、該第二延遲電路、該第三延遲電路、以及該第四延遲電路係以D正反器、JK正反器、以及SR正反器的至少其中之一來予以施行。
8. 如請求項6所述之鎖存信號產生方法，其中該內部鎖存器電路係進一步包含一重置輸入端，其係耦接該第一延遲電路、該第二延遲電路、該第三延遲電路、以及該第四延遲電路，該重置輸入端用於輸入一反向重置信號。
9. 如請求項6所述之鎖存信號產生方法，其係進一步包含下列步驟： 該內部鎖存器電路接收該輸入延遲信號，該輸入延遲信號係響應該時脈信號； 該輸入延遲信號輸入一第一低初始值D型正反器以及一第二低初始值D型正反器，並且基於該內部選取脈衝信號，在兩個時間週期後，該第二低初始值D型正反器響應該輸入延遲信號輸出該第一內部輸入信號，該第一內部輸入信號相較於該輸入延遲信號延後兩個時間週期； 該輸入延遲信號輸入該第一低初始值D型正反器、該第二低初始值D型正反器、一第一高初始值D型正反器以及一第三低初始值D型正反器，並且基於該內部選取脈衝信號，在四個時間週期後，該第三低初始值D型正反器響應該輸入延遲信號輸出該第一反向內部輸入信號，該第一反向內部輸入信號相較於該輸入延遲信號延後四個時間週期，並且為反向信號； 該輸入延遲信號輸入該第一低初始值D型正反器、該第二低初始值D型正反器、該第一高初始值D型正反器、該第三低初始值D型正反器、一第二高初始值D型正反器以及一第四低初始值D型正反器，並且基於該內部選取脈衝信號，在六個時間週期後，該第四低初始值D型正反器響應該輸入延遲信號，以輸出該第二內部輸入信號，該第二內部輸入信號相較於該輸入延遲信號延後六個時間週期； 該輸入延遲信號輸入該第一低初始值D型正反器、該第二低初始值D型正反器、該第一高初始值D型正反器、該第三低初始值D型正反器、該第二高初始值D型正反器、該第四低初始值D型正反器、一第三高初始值D型正反器以及一第五低初始值D型正反器，並且基於該內部選取脈衝信號，在八個時間週期後，該第五低初始值D型正反器響應該輸入延遲信號，以輸出該第二反向內部輸入信號，該第二反向內部輸入信號相較於該輸入延遲信號延後八個時間週期，並且為反向信號； 該第一內部輸入信號以及該第一反向內部輸入信號輸入該內部鎖存信號產生電路，以產生該第一反向前輸出信號，並且該第二內部輸入信號以及該第二反向內部輸入信號進入該內部鎖存信號產生電路，以產生該第二反向前輸出信號； 該第一反向前輸出信號以及該第二反向前輸出信號輸入該反及閘，並且產生該內部鎖存信號。
10. 如請求項9所述之鎖存信號產生方法，其中，該等低初始值D型正反器以及該等高初始值D型正反器，皆具有一輸入端、一輸出端、一反向輸出端、以及一內部選取脈衝輸入端。

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