JP3580285B2 - 半導体力学量センサの製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、3つの層を有する半導体力学量センサの製造方法に関する。
【0002】
【従来の技術】
従来、3つの層で構成されている半導体力学量センサが知られている。第1の層は支持プレートとして使用されており、該支持プレート上には第2の絶縁層が被着されている。第2の絶縁層上には第3の層が被着されている。この第3の層からは半導体力学量センサの可動素子が引き出されて形成されている。電気的なリード導体は第3の層の上側に配置されている。この可動部分は絶縁溝によって第3の層の他の領域から絶縁されている。この半導体力学量センサはシリコンから引き出されて形成されている。
【0003】
【発明が解決しようとする課題】
本発明の課題は、三層系を用いて半導体力学量センサを形成することにより低コスト化の実現と製造方法の簡単化を計ることである。
【0004】
【課題を解決するための手段】
上記課題を解決するため、請求項1記載の発明は、第1の層を有し、該第1の層上に絶縁物から成る第2の層が被着され、該第2の層上に第3の層が配設される力学量センサの製造方法において、第1の層構造部を前記第3の層上に被着する工程と、前記第1の層構造部を前記力学量センサの形に構造化する工程と、前記第1の層構造部をマスクとして前記第3の層をエッチングし、前記第3の層から固定部、変位可能な錘部及び導電路を備える力学量センサを形成する工程と、前記変位可能な錘部の下方にある前記第2の層を除去する工程と、を有することを特徴とする力学量センサの製造方法をその要旨とする。
【0005】
また、請求項3記載の発明は、シリコン基板よりなる第1の層を用意し、絶縁層からなる第2の層を前記第1の層上に配置し、前記第2の層上にシリコン層よりなる第3の層を配置し、前記第3の層上に力学量センサの形状を有する第1のパターン層を配置し、前記第1のパターン層をマスクとして用いて、前記第3の層の所定領域をエッチング除去して、固定電極部及び前記第1の層の表面に対し一方向に平行に移動する可動電極部とを有するセンサ部を形成し、前記固定電極部上および前記可動電極部上に金属よりなる電気導体部を略同一表面上に形成し、少なくとも可動電極部の可動する領域の下にある前記第2の層を取り除き、前記固定電極部と前記可動電極部は前記第1の層に対し各々前記第2の層で電気絶縁されることを特徴とする半導体力学量センサの製造方法をその要旨とする。
【0006】
請求項1及び3に記載の本発明によれば、三層系を用いて半導体力学量センサセンサと電気的リード導体を形成することができる。それにより製造方法が特に簡単となる。すなわち、僅かなマスクと僅かな処理ステップを用いるのみで半導体力学量センサの製造が可能となる利点が得られる。この方法は簡単で低コストである。
【0007】
【発明の実施の形態】
(第1実施例)
以下、この発明を具体化した一実施例を図面に従って説明する。
【0008】
図1には、加速度センサの平面図を示すとともに、図2には図1のA−A断面図を示す。本加速度センサは容量型加速度センサであり、図2に示すように、単結晶シリコン基板8上にSiO2膜9を介して単結晶シリコン基板1が接合され、単結晶シリコン基板1には同基板1を貫通するトレンチ3により片持ち梁13が形成されている。この片持ち梁13は、図1に示すように、その先端側が2つに分かれた構造をなしている。そして、片持ち梁13は、単結晶シリコン基板1の表面に平行な方向(図1中、C矢印方向)に可動となっている。さらに、単結晶シリコン基板1において、信号処理回路10がポリシリコン膜6及びSiO2膜5により片持ち梁13とは電気的に絶縁された状態で形成されている。
【0009】
図3〜図10にはその製造工程を示す。以下に、製造工程を説明する。図3に示すように、1〜20Ω・cmのn型(100)単結晶シリコン基板1を用意し、その主表面に熱酸化により1μm程度のSiO2膜2を形成し、フォトリソグラフィー手法によりSiO2膜2を所定のパターンに形成する。続いて、単結晶シリコン基板1の主表面側において、リアクティブイオンエッチング等により所定の深さ、例えば0.2〜30μm程度の垂直の壁を持つトレンチ3を形成する。本実施例では、約3μmの場合で説明する。
【0010】
そして、SiO2膜2を除去した後、図4に示すように、トレンチ3の内壁を含む単結晶シリコン基板1の主表面に、リンやヒ素等によるn+拡散層4を形成し、さらに熱酸化等により0.1〜1μmのSiO2膜5を形成する。この時、エッチングのダメージを除去するため、n+拡散層4を形成する前にSiO2を熱酸化で形成し除去する、いわゆる犠牲酸化を行ってもよい。
【0011】
続いて、図5に示すように、単結晶シリコン基板1の主表面にポリシリコン膜6を形成して、トレンチ3をポリシリコン膜6にて充填する。尚、ポリシリコン膜6をバイアス用導電路として使用すべく同ポリシリコン膜6に不純物を導入する場合には、ポリシリコン膜6を形成する前に薄いポリシリコン層を形成しリン等を高濃度に拡散しておけばポリシリコン膜6に不純物を導入することができる。
【0012】
次に、図6に示すように、ポリシリコン膜6の表面を鏡面研磨して所定の厚さのポリシリコン膜6が残るようする。続いて、ポリシリコン膜6に対しイオン注入等により所定領域にボロンによるp+拡散層7を形成する。
【0013】
一方、図7に示すように、もう1枚の(100)単結晶シリコン基板8を用意し、その主表面に熱酸化による0.1〜1.0μmのSiO2膜9を形成する。次に、単結晶シリコン基板1と単結晶シリコン基板8とを、例えば過酸化水素水と硫酸の混合水溶液中に入れ、親水性化処理を行う。そして、乾燥後、図8に示すように、単結晶シリコン基板1の主表面と単結晶シリコン基板8の主表面とを室温中で重ね合わせ、400〜1100°Cの炉の中に0.5〜2時間入れ強固な接合を行う。
【0014】
次に、図9に示すように、アルカリ系の水溶液、例えばKOH溶液等を用いて単結晶シリコン基板1の裏面側を選択ポリッシングしてSiO2膜2が表れるまで処理する。その結果、単結晶シリコン基板1の厚さが、例えば、3μm程度となり、薄膜化される。
【0015】
そして、図10に示すように、単結晶シリコン基板1の所定領域に通常のCMOSプロセス、又はバイポーラプロセス等を用いて信号処理回路(IC回路部)10を形成する。尚、図1及び図10においては、信号処理回路10の一部としてMOSトランジスタのみを示す。さらに、信号処理回路10の上面にパッシベーション膜11として、例えばプラズマCVD法によるプラズマSiN膜(P−SiN)を形成する。引き続き、このパッシベーション膜11の所定の領域に窓12を明ける。
【0016】
そして、図2に示すように、TMAH(テトラメチルアンモニウムハイドロオキサイト)(CH3)4NOHの約20%溶液を用いて、単結晶シリコン基板1の裏面側(図2中、上側)からパッシベーション膜11の窓12を通してポリシリコン膜6をエッチング除去する。このとき、パッシベーション膜11(P−SiN)、SiO2膜5,アルミ配線層,p+拡散層(p+ポリシリコン膜)7は選択的エッチングではほとんどエッチングされない。
【0017】
尚、ポリシリコン膜6のエッチング除去の際に、図1における片持ち梁13の幅の広い部分にエッチング用穴48が設けられ、このエッチング用穴48を通してポリシリコン膜6をより確実にエッチング除去するようにしている。
【0018】
その結果、片持ち梁13が形成される。このとき、片持ち梁13は、図2に示すように、単結晶シリコン基板1の深さ方向の厚さL1に対し単結晶シリコン基板1の表面に平行な方向の厚さL2の方が小さくなっている。
【0019】
容量型加速度センサにおいては、片持ち梁13の先端部分(2つに分かれた部分)が可動電極となるとともに、図1に示すように、この片持ち梁13の先端部分に対向する単結晶シリコン基板1が固定電極14,15,16,17となる。又、図1に示すように、固定電極14と固定電極16とがアルミ配線層18aにて取り出され、固定電極15と固定電極17とがアルミ配線層18bにて取り出され、さらに、片持ち梁(可動電極)13がアルミ配線層18cにて取り出されている。このアルミ配線層18a,18b,18cは信号処理回路10と接続され、この信号処理回路10により加速度による片持ち梁(可動電極)13の変位に伴う信号処理が行われるようになっている。又、片持ち梁13(可動電極)及び固定電極14,15,16,17に配置したn+拡散層4(図2参照)により、電位が一定に保たれる。
【0020】
尚、本実施例では容量型加速度センサとしたが、片持ち梁13の根元部分の表面にピエゾ抵抗層を形成すればピエゾ抵抗型の加速度センサとすることができる。勿論、この両タイプのセンサを同一基板内に形成すれば、さらにその精度、信頼性を向上させることができる。
【0021】
このように製造された加速度センサにおいては、単結晶シリコン基板8上にSiO2膜を介して単結晶シリコン基板1が接合されてSOI構造となっている。さらに、片持ち梁13においては、単結晶シリコン基板1の深さ方向の厚さL1に対し単結晶シリコン基板1の表面に平行な方向の厚さL2の方が小さい。よって、片持ち梁13が単結晶シリコン基板1の表面において表面に平行な方向に移動可能となり、基板表面に平行な方向への加速度が検出される。
【0022】
このように本実施例では、単結晶シリコン基板1の主表面に、片持ち梁13を形成するための所定深さのトレンチ(溝)3を形成し(第1工程)、単結晶シリコン基板1の主表面にポリシリコン膜6を形成してトレンチ3を当該ポリシリコン膜6にて充填するとともに、そのポリシリコン膜6の表面を平滑化した(第2工程)。そして、単結晶シリコン基板1の主表面と、SiO2膜(絶縁膜)9を形成した単結晶シリコン基板8とを、SiO2膜9を介して接合し(第3工程)、単結晶シリコン基板1の裏面側を所定量研磨して単結晶シリコン基板1を薄膜化した(第4工程)。さらに、単結晶シリコン基板1の表面に信号処理回路10を形成した後、単結晶シリコン基板1の裏面側からポリシリコン膜6をエッチング除去して片持ち梁13を形成した(第5工程)。
【0023】
よって、ウェハプロセスの途中における信号処理回路10の形成プロセスでは、ポリシリコン膜6により単結晶シリコン基板1の表面部分にはトレンチ3が埋められており、IC素子の汚染、製造装置への汚染、それに伴う電気特性の不良や劣化が防止できる。つまり、ウェハプロセスはプロセス途中の熱処理、フォトリソグラフィー処理等においてウェハ表面に凹部や貫通孔等の表面構造が現れないようにすることにより、コンタミネーション等を防止してウェハプロセスの安定化を図り、高精度の加速度センサを安定して供給することができる。
【0024】
このように製造された加速度センサは、単結晶シリコン基板8上にSiO2膜(絶縁膜)9を介して接合され、かつ薄膜化された単結晶シリコン基板1と、単結晶シリコン基板1に形成され、その表面に平行な方向に可動な片持ち梁13と、単結晶シリコン基板1に形成され、加速度による片持ち梁13の動作に伴う信号処理を行う信号処理回路10とを備えている。そして、単結晶シリコン基板1の表面に平行な方向に加速度が作用すると、単結晶シリコン基板1に形成した片持ち梁13が動作する。その片持ち梁13の動作に伴い単結晶シリコン基板1に形成した信号処理回路10にて信号処理が行われる。このようにして、単結晶シリコンを用いた表面マイクロマシーニング技術により加速度センサが形成され、新規な構造にて高精度、高信頼性を図ることができることとなる。
【0025】
又、前記片持ち梁13の表面、及び、片持ち梁13と対向する単結晶シリコン基板1をSiO2膜(絶縁体)5にて被覆したので、容量型加速度センサにおける電極ショートを未然に防止することができる。尚、片持ち梁13の表面と、片持ち梁13と対向する単結晶シリコン基板1とは、少なくともいずれかがSiO2膜(絶縁体)5にて被覆されていればよい。
【0026】
尚、本実施例の応用として、図11,12に示すように、寄生容量を減らすため片持ち梁13を信号処理回路(IC回路部)10と切り離し、エアーブリッジ配線としてもよい。又、固定電極14,15,16,17も同様な構造にしてもよい。さらに、前記実施例ではアルミ配線層を用いたがポリシリコン層により配線部を形成してもよい。さらには、前記実施例では梁の先端に2つの可動電極を形成するとともに4つの固定電極14,15,16,17を形成したが、さらに感度を向上させるために、可動電極部と固定電極部とを櫛歯状にしてもよい。
【0027】
(第2実施例)
次に、第2実施例を第1実施例との相違点を中心に説明する。
【0028】
前記第1実施例では片持ち梁13を形成するために、この部分を単結晶シリコン基板から一定距離離す目的でp+拡散層(p+ポリシリコン膜)7を形成したが、本実施例においては、この一定距離離すためにトレンチを形成する前に凹部を形成している。
【0029】
図13〜図21にはその製造工程を示す。図13に示すように、n型(100)単結晶シリコン基板20を用意し、単結晶シリコン基板20の主表面にドライエッチング又はウェットエッチングにより凹部21を所定の深さ、例えば0.1〜5μmの深さで形成する。そして、図14に示すように、単結晶シリコン基板20の主表面にSiO2膜22を形成し、フォトリソグラフィー手法のよりパターンを形成する。続いて、凹部21の底部を含む単結晶シリコン基板20の主表面にドライエッチング等により0.1〜30μm程度のトレンチ23を形成する。
【0030】
そして、図15に示すように、トレンチ23の内壁を含む単結晶シリコン基板20の主表面に、n+拡散層24を形成するとともに、熱酸化によりSiO2膜25を形成する。その後、図16に示すように、トレンチ23内にLPCVD法によりポリシリコン膜26を埋め込む。
【0031】
引き続き、図17に示すように、SiO2膜25をストッパーとしてポリシリコン膜26の表面を研摩し、表面を平滑にする。この時、ポリシリコン膜26とSiO2膜25の表面が平滑になることが望ましいが、ポリシリコン膜26の部分がへこみぎみになったとしてもSiO2膜25の表面が平滑になっていれば続いて行われるウエハ接合において差し支えない。
【0032】
一方、図18に示すように、もう1枚の(100)単結晶シリコン基板27を用意し、その主表面に熱酸化による0.1〜1.0μmのSiO2膜28を形成する。次に、単結晶シリコン基板20,27を、例えば過酸化水素水と硫酸の混合水溶液中に入れ、親水性化処理を行う。そして、乾燥後、両単結晶シリコン基板20,27の主表面を室温中で重ね合わせ、400〜1100°Cの炉の中に0.5〜2時間入れ強固な接合を行う。
【0033】
次に、図19に示すように、アルカリ系の水溶液、例えばKOH溶液等を用いて単結晶シリコン基板20の裏面側を選択ポリッシングしてSiO2膜25が表れるまで処理する。その結果、単結晶シリコン基板20の厚さが、例えば、3μm程度となり、薄膜化される。
【0034】
そして、図20に示すように、通常のCMOSプロセス、又はバイポーラプロセス等を通して信号処理回路(IC回路部)10を形成する。さらに、信号処理回路10の上面にパッシベーション膜11として、例えばプラズマCVD法によるプラズマSiN膜(P−SiN膜)を形成する。引き続き、このパッシベーション膜11の所定の領域に窓12を明ける。
【0035】
そして、図21に示すように、TMAH(テトラメチルアンモニウムハイドロオキサイト)(CH3)4NOHの約20%溶液を用いて、単結晶シリコン基板20の裏面側からパッシベーション膜11の窓12を通してポリシリコン膜26をエッチング除去する。このとき、パッシベーション膜11(P−SiN)、SiO2膜25,アルミ配線層は選択的エッチングではほとんどエッチングされない。
【0036】
その結果、片持ち梁13が形成される。
【0037】
(第3実施例)
次に、第3実施例を第1実施例との相違点を中心に説明する。
【0038】
前記第1,第2実施例においてはウェハ接合の前にトレンチ内にポリシリコンを埋め込んだが、本実施例ではウェハ接合後トレンチ内にポリシリコンを埋め込み、最終工程でこの埋め込んだポリシリコンを除去し、加速度センサを作製している。
【0039】
図22〜図28には、製造工程を示す。図22に示すように、n型(100)単結晶シリコン基板30を用意し、その主表面に深さ0.1〜5μmの凹部31を形成する。一方、図23に示すように、単結晶シリコン基板32を用意し、その主表面に熱酸化によるSiO2膜33を形成する。そして、単結晶シリコン基板30の主表面と単結晶シリコン基板32の主表面とを接合する。
【0040】
さらに、図24に示すように、単結晶シリコン基板30の裏面側を所定の厚さ(0.1〜30μm)になるまで鏡面研磨する。そして、図25に示すように、SiO2膜34を0.1〜2μm形成し、続いてエッチングによりトレンチ35を形成する。この時、片持ち梁13が形成される。
【0041】
次に、熱拡散法等により、ヒ素やリンのN型不純物を高濃度に導入し、SiO2膜33,34で覆われていない領域にn+高濃度層36を形成する。続いて、図26に示すように、単結晶シリコン基板30の表面にポリシリコン膜37を形成してトレンチ35をポリシリコン膜37で充填する。その後、図27に示すように、ポリシリコン膜37の表面を選択研磨してSiO2膜34が表れるまで平坦にする。さらに、図28に示すように、信号処理回路10を形成した後、最後に単結晶シリコン基板30の裏面側(上面側)からポリシリコン膜37をエッチング除去して片持ち梁13を形成する。
【0042】
このように本実施例では、単結晶シリコン基板30の主表面と、SiO2膜(絶縁膜)33を形成した単結晶シリコン基板32とを、SiO2膜33を介して接合し(第1工程)、単結晶シリコン基板30の裏面側を所定量研磨して単結晶シリコン基板30を薄膜化する(第2工程)。そして、単結晶シリコン基板30の裏面に、片持ち梁13を形成するための所定深さのトレンチ(溝)35を形成し(第3工程)、単結晶シリコン基板30の裏面にポリシリコン膜37を形成してトレンチ35をポリシリコン膜37にて充填するとともに、そのポリシリコン膜37の表面を平滑化する(第4工程)。さらに、単結晶シリコン基板30に信号処理回路を形成した後、単結晶シリコン基板30の裏面側からポリシリコン膜37をエッチング除去して片持ち梁13を形成した(第5工程)。
【0043】
よって、ウェハプロセスの途中における信号処理回路10の形成プロセスでは、ポリシリコン膜37により単結晶シリコン基板30の上面部分にはトレンチ35が埋められており、IC素子の汚染、製造装置への汚染、それに伴う電気特性の不良や劣化が防止できる。つまり、ウェハプロセスはプロセス途中の熱処理、フォトリソグラフィー処理等においてウェハ表面に凹部や貫通孔等の表面構造が現れないようにすることにより、コンタミネーション等を防止してウェハプロセスの安定化を図り、高精度の加速度センサを安定して供給することができる。
【0044】
(第4実施例)
次に、第4実施例を第3実施例との相違点を中心に説明する。
【0045】
本実施例は前記第3実施例に比較してより安価にセンサを製造するためのものでありる。図29〜図31には、製造工程を示す。
【0046】
図29に示すように、単結晶シリコン基板40の主表面に0.1〜2μmのSiO2膜41を形成するとともに、このSiO2膜41を挟んで単結晶シリコン基板42を接合する。そして、図30に示すように、単結晶シリコン基板42の上面を研磨して単結晶シリコン基板42を所定の厚さにする。つまり、単結晶シリコン基板42の厚さを、例えば、3μm程度に薄膜化する。その後、単結晶シリコン基板42の上面に高濃度n+拡散層43を形成し、さらに、その上にSiO2膜44を形成する。
【0047】
続いて、図31に示すように、単結晶シリコン基板42にトレンチ45を形成し、フッ酸溶液によりもこのトレンチ45より下層にあるSiO2膜41を部分的にエッチング除去する。この時、片持ち梁13となる部分の下部のSiO2膜41は完全に除去される。
【0048】
その後の処理は、図26〜図28と同じである。次に、この第4の実施例の応用例を図32〜図34を用いて説明する。図32に示すように、単結晶シリコン基板40の主表面に0.1〜2μmのSiO2膜41を形成するとともに、単結晶シリコン基板42の主表面の所定領域に深さが0.1〜3μmの凹部47を形成する。そして、SiO2膜41を挟んで単結晶シリコン基板42の主表面を接合する。さらに、図33に示すように、単結晶シリコン基板42の上面を研磨して単結晶シリコン基板42を所定の厚さにする。つまり、単結晶シリコン基板42の厚さを、例えば、3μm程度に薄膜化する。その後、単結晶シリコン基板42の上面に高濃度n+拡散層43を形成し、さらに、その上にSiO2膜44を形成する。
【0049】
続いて、図34に示すように、単結晶シリコン基板42に対し凹部47に至るトレンチ45を形成し、片持ち梁13を形成する。その後の処理は、図26〜図28と同じである。
【0050】
このようにすることにより、図31のようにSiO2膜41を部分的にエッチング除去する場合に比べ、より確実に電気的絶縁をとることができることとなる。
【0051】
尚、この発明は上記各実施例に限定されるものではなく、例えば、片持ち梁構造の他にも、両持ち梁構造や多数持ち梁構造に対して適用可能である。又、図35に示すように、単結晶シリコン基板50に対し2つの加速度センサ13a,13bを形成し、加速度センサ13aによりX方向を、加速度センサ13bによりY方向の加速度を検出するようにしてもよい。さらに、このX,Y方向加速度センサ13a,13bに対し表面垂直方向に対して加速度を検出可能な加速度センサを同一基板に形成し、三次元方向の加速度を検知するようにしてもよい。さらに、容量型として本加速度センサを用いる場合は、いわゆるサーボ型(閉ループ回路構成)にすることにより、より特性の安定化を図ることができる。
【0052】
又、上記各実施例ではポリシリコン膜6,26,37にてトレンチ(溝)3,23,35を充填したが、多結晶又は非結質又はそれらの混在したシリコン膜を用いてもよい。つまり、ポリシリコン又はアモルアァスシリコン又はポリシリコンとアモルアァスシリコンの混在したシリコン膜を用いてもよい。
【図面の簡単な説明】
【図1】加速度センサの平面図である。
【図2】図1のA−A断面を示す図である。
【図3】第1実施例の製造工程を示す図である。
【図4】製造工程を示す図である。
【図5】製造工程を示す図である。
【図6】製造工程を示す図である。
【図7】製造工程を示す図である。
【図8】製造工程を示す図である。
【図9】製造工程を示す図である。
【図10】製造工程を示す図である。
【図11】第1実施例の応用例を示す平面図である。
【図12】図11のB−B断面を示す図である。
【図13】第2実施例の製造工程を示す図である。
【図14】製造工程を示す図である。
【図15】製造工程を示す図である。
【図16】製造工程を示す図である。
【図17】製造工程を示す図である。
【図18】製造工程を示す図である。
【図19】製造工程を示す図である。
【図20】製造工程を示す図である。
【図21】製造工程を示す図である。
【図22】第3実施例の製造工程を示す図である。
【図23】製造工程を示す図である。
【図24】製造工程を示す図である。
【図25】製造工程を示す図である。
【図26】製造工程を示す図である。
【図27】製造工程を示す図である。
【図28】製造工程を示す図である。
【図29】第4実施例の製造工程を示す図である。
【図30】製造工程を示す図である。
【図31】製造工程を示す図である。
【図32】第4実施例の応用例の製造工程を示す図である。
【図33】製造工程を示す図である。
【図34】製造工程を示す図である。
【図35】別例の加速度センサの平面図である。
【符号の説明】
1 単結晶シリコン基板
2 SiO2膜(絶縁膜)
3 トレンチ(溝)
6 ポリシリコン膜
8 単結晶シリコン基板
9 SiO2膜(絶縁膜)
10 信号処理回路
13 片持ち梁
Claims (4)
- 第1の層を有し、該第1の層上に絶縁物から成る第2の層が被着され、該第2の層上に第3の層が配設される力学量センサの製造方法において、
第1の層構造部を前記第3の層上に被着する工程と、
前記第1の層構造部を前記力学量センサの形に構造化する工程と、
前記第1の層構造部をマスクとして前記第3の層をエッチングし、前記第3の層から固定部、変位可能な錘部及び導電路を備える力学量センサを形成する工程と、
前記変位可能な錘部の下方にある前記第2の層を除去する工程と、
を有することを特徴とする力学量センサの製造方法。 - 配線層を前記導電路上に形成する工程をさらに有することを特徴とする請求項1記載の力学量センサの製造方法。
- シリコン基板よりなる第1の層を用意し、
絶縁層からなる第2の層を前記第1の層上に配置し、
前記第2の層上にシリコン層よりなる第3の層を配置し、
前記第3の層上に力学量センサの形状を有する第1のパターン層を配置し、
前記第1のパターン層をマスクとして用いて、前記第3の層の所定領域をエッチング除去して、固定電極部及び前記第1の層の表面に対し一方向に平行に移動する可動電極部とを有するセンサ部を形成し、
前記固定電極部上および前記可動電極部上に金属よりなる電気導体部を略同一表面上に形成し、
少なくとも可動電極部の可動する領域の下にある前記第2の層を取り除き、
前記固定電極部と前記可動電極部は前記第1の層に対し各々前記第2の層で電気絶縁される
ことを特徴とする半導体力学量センサの製造方法。 - 前記センサ部を形成するのと同時に前記センサ部の周辺の所定領域をエッチング除去して前記センサ部と絶縁体で電気絶縁された周辺部を形成することを特徴とする請求項3記載の半導体力学量センサの製造方法。
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