JPH1131818A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1131818A JPH1131818A JP18814297A JP18814297A JPH1131818A JP H1131818 A JPH1131818 A JP H1131818A JP 18814297 A JP18814297 A JP 18814297A JP 18814297 A JP18814297 A JP 18814297A JP H1131818 A JPH1131818 A JP H1131818A
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Abstract
(57)【要約】
【課題】 ゲート電極の形成に非晶質シリコン膜を用い
る場合においても、注入イオンのチャネリングによるＭ
ＯＳＦＥＴの特性の劣化や信頼性の低下を防ぐ。 【解決手段】 本発明の半導体装置の製造方法では、非
晶質シリコン膜４の成膜直後に酸化シリコン膜５を６０
０℃以下の温度雰囲気で成膜し、引き続き非晶質シリコ
ン膜４の結晶化を行う。これにより柱状シリコン結晶粒
が形成されず、イオン注入工程におけるチャネリングが
発生しない。したがって、非晶質シリコンをゲート電極
の形成に用いることによって、しきい値電圧の制御が困
難になることはない。
る場合においても、注入イオンのチャネリングによるＭ
ＯＳＦＥＴの特性の劣化や信頼性の低下を防ぐ。 【解決手段】 本発明の半導体装置の製造方法では、非
晶質シリコン膜４の成膜直後に酸化シリコン膜５を６０
０℃以下の温度雰囲気で成膜し、引き続き非晶質シリコ
ン膜４の結晶化を行う。これにより柱状シリコン結晶粒
が形成されず、イオン注入工程におけるチャネリングが
発生しない。したがって、非晶質シリコンをゲート電極
の形成に用いることによって、しきい値電圧の制御が困
難になることはない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、詳しくはＭＯＳＦＥＴのゲート電極の形成
方法に特徴を有する半導体装置の製造方法に関する。
方法に関し、詳しくはＭＯＳＦＥＴのゲート電極の形成
方法に特徴を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＣＭＯＳ−ＬＳＩの高集積化及び高性能
化を進めるために、その基本素子であるＭＯＳＦＥＴは
微細化の一途をたどっており、現在ではゲート電極長が
０．２５μｍのＭＯＳＦＥＴが開発されるに至ってい
る。このＭＯＳＦＥＴの微細化に伴ない、ＣＭＯＳ−Ｌ
ＳＩのゲート電極構造は、従来のものから発展を遂げよ
うとしている。
化を進めるために、その基本素子であるＭＯＳＦＥＴは
微細化の一途をたどっており、現在ではゲート電極長が
０．２５μｍのＭＯＳＦＥＴが開発されるに至ってい
る。このＭＯＳＦＥＴの微細化に伴ない、ＣＭＯＳ−Ｌ
ＳＩのゲート電極構造は、従来のものから発展を遂げよ
うとしている。
【０００３】従来のＣＭＯＳ−ＬＳＩにおけるＭＯＳＦ
ＥＴのゲート電極には、製造プロセスの簡便性よりｎＭ
ＯＳ、ｐＭＯＳに関わらずｎ型半導体が適用されてい
る。例えば、ゲート絶縁膜の形成直後に多結晶シリコン
を成膜し、続いてリン拡散を行うなどしてｎ型半導体の
ゲート電極が形成されていた。このプロセスを用いると
ｐＭＯＳＦＥＴは、ゲート電極をｎ型半導体とする埋め
込みチャネル型のｐＭＯＳＦＥＴになる。しかし、この
構造には、短チャネル効果が顕著に現れるため、製造ば
らつきによるゲート長寸法の変動に対してしきい値電圧
が著しく変動するという問題が存在した。このしきい値
電圧の変動は、集積回路の設計に制約を与えたり、回路
動作を不安定にしたりすることから、製品の良品率を低
下させる要因になる。そこで、従来の製造プロセスにお
いては、ｐＭＯＳＦＥＴのしきい値電圧を比較的高く設
定することで、この問題に対処していた。
ＥＴのゲート電極には、製造プロセスの簡便性よりｎＭ
ＯＳ、ｐＭＯＳに関わらずｎ型半導体が適用されてい
る。例えば、ゲート絶縁膜の形成直後に多結晶シリコン
を成膜し、続いてリン拡散を行うなどしてｎ型半導体の
ゲート電極が形成されていた。このプロセスを用いると
ｐＭＯＳＦＥＴは、ゲート電極をｎ型半導体とする埋め
込みチャネル型のｐＭＯＳＦＥＴになる。しかし、この
構造には、短チャネル効果が顕著に現れるため、製造ば
らつきによるゲート長寸法の変動に対してしきい値電圧
が著しく変動するという問題が存在した。このしきい値
電圧の変動は、集積回路の設計に制約を与えたり、回路
動作を不安定にしたりすることから、製品の良品率を低
下させる要因になる。そこで、従来の製造プロセスにお
いては、ｐＭＯＳＦＥＴのしきい値電圧を比較的高く設
定することで、この問題に対処していた。
【０００４】しかしながら、現在開発が進められている
ゲート長が０．２５μｍ以下のゲート電極を有するＣＭ
ＯＳ−ＬＳＩでは、従来５Ｖ又は３．３Ｖであった電源
電圧が２．５Ｖ以下に設定されるため、必然的にしきい
値電圧も従来より低く設定する必要がある。また、今後
ＭＯＳＦＥＴの微細化を進めてゲート長寸法を小さくす
る場合には、更に電源電圧を下げる必要があることが予
想されるため、短チャネル効果が現れにくい、ゲート電
極をｐ型半導体とする表面チャネル型ｐＭＯＳＦＥＴが
実用化されることが望まれる。すなわち、今後は、ｎＭ
ＯＳＦＥＴのゲート電極をｎ型半導体、ｐＭＯＳＦＥＴ
のゲート電極をｐ型半導体とするｐ−ｎゲート構造を有
するＣＭＯＳ−ＬＳＩが主流になるものと考えられる。
ゲート長が０．２５μｍ以下のゲート電極を有するＣＭ
ＯＳ−ＬＳＩでは、従来５Ｖ又は３．３Ｖであった電源
電圧が２．５Ｖ以下に設定されるため、必然的にしきい
値電圧も従来より低く設定する必要がある。また、今後
ＭＯＳＦＥＴの微細化を進めてゲート長寸法を小さくす
る場合には、更に電源電圧を下げる必要があることが予
想されるため、短チャネル効果が現れにくい、ゲート電
極をｐ型半導体とする表面チャネル型ｐＭＯＳＦＥＴが
実用化されることが望まれる。すなわち、今後は、ｎＭ
ＯＳＦＥＴのゲート電極をｎ型半導体、ｐＭＯＳＦＥＴ
のゲート電極をｐ型半導体とするｐ−ｎゲート構造を有
するＣＭＯＳ−ＬＳＩが主流になるものと考えられる。
【０００５】しかしながら、このｐ−ｎゲート構造を有
するＣＭＯＳ−ＬＳＩを開発するためには以下に述べ
る、ゲート電極に不純物を注入する際に生じる問題が解
決されなければならない。ｐ−ｎゲート構造を有するＣ
ＭＯＳ−ＬＳＩでは、それぞれのゲート電極は互いに逆
導電体となるため、リン拡散などの手法により不純物を
導入することができない。このため、ＭＯＳＦＥＴのソ
ース及びドレイン電極を形成する際のイオン注入により
不純物イオンをゲート電極に注入し、ゲート電極を電気
的に活性化しなければならない。このゲート電極に不純
物をイオン注入により導入する際、不純物イオンがゲー
ト電極中をチャネリングすることにより、ＭＯＳＦＥＴ
のチャネル領域まで到達するという問題が起こる場合が
ある。
するＣＭＯＳ−ＬＳＩを開発するためには以下に述べ
る、ゲート電極に不純物を注入する際に生じる問題が解
決されなければならない。ｐ−ｎゲート構造を有するＣ
ＭＯＳ−ＬＳＩでは、それぞれのゲート電極は互いに逆
導電体となるため、リン拡散などの手法により不純物を
導入することができない。このため、ＭＯＳＦＥＴのソ
ース及びドレイン電極を形成する際のイオン注入により
不純物イオンをゲート電極に注入し、ゲート電極を電気
的に活性化しなければならない。このゲート電極に不純
物をイオン注入により導入する際、不純物イオンがゲー
ト電極中をチャネリングすることにより、ＭＯＳＦＥＴ
のチャネル領域まで到達するという問題が起こる場合が
ある。
【０００６】近年、非晶質シリコン膜を従来の多結晶シ
リコン膜に代わるゲート電極材として適用する検討がな
されているが、本発明者が行った評価によると、この場
合特に前述のチャネリング現象が顕著に発現することが
明らかになった。これは、非晶質シリコン膜を成膜した
後の熱処理により、非晶質シリコン膜とゲート絶縁膜と
の界面から結晶成長が進行し、非晶質シリコン膜の膜厚
分の高さを有する柱状シリコン結晶粒が形成されるため
である。この柱状シリコン結晶粒が形成された場合、ゲ
ート電極に不純物を注入する際に、注入角度に対してチ
ャネリングを起こしやすい面方位の結晶面がゲート電極
表面に露出している柱状シリコン結晶粒において、注入
イオンがチャネリングすることによりＭＯＳＦＥＴのチ
ャネル領域にまで到達する。その結果、ＭＯＳＦＥＴの
サブスレッショルド特性に異常なキンクが発生する。
リコン膜に代わるゲート電極材として適用する検討がな
されているが、本発明者が行った評価によると、この場
合特に前述のチャネリング現象が顕著に発現することが
明らかになった。これは、非晶質シリコン膜を成膜した
後の熱処理により、非晶質シリコン膜とゲート絶縁膜と
の界面から結晶成長が進行し、非晶質シリコン膜の膜厚
分の高さを有する柱状シリコン結晶粒が形成されるため
である。この柱状シリコン結晶粒が形成された場合、ゲ
ート電極に不純物を注入する際に、注入角度に対してチ
ャネリングを起こしやすい面方位の結晶面がゲート電極
表面に露出している柱状シリコン結晶粒において、注入
イオンがチャネリングすることによりＭＯＳＦＥＴのチ
ャネル領域にまで到達する。その結果、ＭＯＳＦＥＴの
サブスレッショルド特性に異常なキンクが発生する。
【０００７】非晶質シリコン膜を成膜した後に熱処理を
行わずに、非晶質の状態を保持させたままゲート電極の
パターニングを行った場合においても、ゲート電極のサ
イドウォールを形成するために絶縁膜を堆積する工程
で、非晶質シリコンが結晶化することにより柱状シリコ
ン結晶粒が形成される。なぜならば、サイドウォールを
形成するために一般的に用いられている絶縁膜であるＨ
ＴＯの成膜温度は８００℃前後であり、成長炉に入れる
際の加熱により非晶質シリコン膜が結晶化するからであ
る。この場合についても、注入イオンがチャネリングす
ることが認められている。
行わずに、非晶質の状態を保持させたままゲート電極の
パターニングを行った場合においても、ゲート電極のサ
イドウォールを形成するために絶縁膜を堆積する工程
で、非晶質シリコンが結晶化することにより柱状シリコ
ン結晶粒が形成される。なぜならば、サイドウォールを
形成するために一般的に用いられている絶縁膜であるＨ
ＴＯの成膜温度は８００℃前後であり、成長炉に入れる
際の加熱により非晶質シリコン膜が結晶化するからであ
る。この場合についても、注入イオンがチャネリングす
ることが認められている。
【０００８】このような現象はＭＯＳＦＥＴのしきい値
電圧の制御を困難にするので、ゲート電極に注入される
イオンのチャネリングが起きることを防止しなければな
らない。このイオン注入時のチャネリングにより不純物
がチャネル領域まで拡散することを防ぐ第１の従来技術
として、イオン注入時のゲート電極上層に非晶質層を設
ける方法が特開昭６１−１９１０７０号公報に記載され
ている。
電圧の制御を困難にするので、ゲート電極に注入される
イオンのチャネリングが起きることを防止しなければな
らない。このイオン注入時のチャネリングにより不純物
がチャネル領域まで拡散することを防ぐ第１の従来技術
として、イオン注入時のゲート電極上層に非晶質層を設
ける方法が特開昭６１−１９１０７０号公報に記載され
ている。
【０００９】この方法ではゲート電極を構成する物質と
なるシリコンを多結晶シリコン膜として基板上に成膜
し、続いて多結晶シリコン表面にシリコンイオンを注入
することにより非晶質層を形成する。続いて、ゲート電
極のパターニングを行い、Ｎ-領域を形成するためのイ
オン注入を行う。続いて、酸化シリコン膜の成膜及びエ
ッチバックを行うことでサイドウォールを形成し、ゲー
ト電極へ不純物を導入するとともにソース、ドレイン電
極を形成するためにイオン注入を行う。
なるシリコンを多結晶シリコン膜として基板上に成膜
し、続いて多結晶シリコン表面にシリコンイオンを注入
することにより非晶質層を形成する。続いて、ゲート電
極のパターニングを行い、Ｎ-領域を形成するためのイ
オン注入を行う。続いて、酸化シリコン膜の成膜及びエ
ッチバックを行うことでサイドウォールを形成し、ゲー
ト電極へ不純物を導入するとともにソース、ドレイン電
極を形成するためにイオン注入を行う。
【００１０】また、チャネリングを防止する第２の従来
技術として、特開平７−２４９７６７号公報に記載され
た方法が知られている。この方法では、ゲート絶縁膜上
に非晶質シリコン膜を堆積してこれをパターニングする
ことにより、非晶質シリコンからなるゲート電極を形成
する。続いて、このゲート電極をマスクとして基板とは
異なる導電型不純物のイオンを注入し、更にゲート電極
の側壁を形成するために６００℃以下の温度での絶縁膜
の成膜及びエッチングを行う。続いて、非晶質シリコン
からなるゲート電極及びそのサイドウォールをマスクと
して、高ドーズ量の不純物イオンの注入を行う。
技術として、特開平７−２４９７６７号公報に記載され
た方法が知られている。この方法では、ゲート絶縁膜上
に非晶質シリコン膜を堆積してこれをパターニングする
ことにより、非晶質シリコンからなるゲート電極を形成
する。続いて、このゲート電極をマスクとして基板とは
異なる導電型不純物のイオンを注入し、更にゲート電極
の側壁を形成するために６００℃以下の温度での絶縁膜
の成膜及びエッチングを行う。続いて、非晶質シリコン
からなるゲート電極及びそのサイドウォールをマスクと
して、高ドーズ量の不純物イオンの注入を行う。
【００１１】
【発明が解決しようとする課題】ゲート電極を形成する
際、従来は多結晶シリコン膜をゲート絶縁膜上に成膜し
てパターニングする方法が採られていたが、近年になり
多結晶シリコン膜の代用として非晶質シリコン膜が用い
られるようになった。これは、多結晶状態で成膜したシ
リコン膜よりも非晶質状態で成膜して結晶化したシリコ
ン膜の方が低抵抗であること、及び非晶質シリコン膜を
成膜した場合の方がゲート絶縁膜の信頼性が高いことに
基づく。しかしながら、非晶質シリコン膜を結晶化した
電極を用いると、上述した不純物イオンのチャネリング
による問題が生じる。
際、従来は多結晶シリコン膜をゲート絶縁膜上に成膜し
てパターニングする方法が採られていたが、近年になり
多結晶シリコン膜の代用として非晶質シリコン膜が用い
られるようになった。これは、多結晶状態で成膜したシ
リコン膜よりも非晶質状態で成膜して結晶化したシリコ
ン膜の方が低抵抗であること、及び非晶質シリコン膜を
成膜した場合の方がゲート絶縁膜の信頼性が高いことに
基づく。しかしながら、非晶質シリコン膜を結晶化した
電極を用いると、上述した不純物イオンのチャネリング
による問題が生じる。
【００１２】この問題に対処するため、上述した２例の
従来技術が提示するように、ゲート電極の非晶質シリコ
ン膜を不純物イオンの注入時まで維持し、これによりチ
ャネリングの抑制を行う場合、サイドウォールの形成に
用いる絶縁膜は非晶質シリコン膜が結晶化する温度より
低い温度で成膜可能なものに限られる。このため、サイ
ドウォールの形成に適用可能な絶縁膜として従来より用
いられてきたＨＴＯを適用することができないので、Ｏ
3 ／ＴＥＯＳによる酸化シリコン膜又はＯ2 ／ＳｉＨ4
による酸化シリコン膜を適用することになる。
従来技術が提示するように、ゲート電極の非晶質シリコ
ン膜を不純物イオンの注入時まで維持し、これによりチ
ャネリングの抑制を行う場合、サイドウォールの形成に
用いる絶縁膜は非晶質シリコン膜が結晶化する温度より
低い温度で成膜可能なものに限られる。このため、サイ
ドウォールの形成に適用可能な絶縁膜として従来より用
いられてきたＨＴＯを適用することができないので、Ｏ
3 ／ＴＥＯＳによる酸化シリコン膜又はＯ2 ／ＳｉＨ4
による酸化シリコン膜を適用することになる。
【００１３】ところが、Ｏ3 ／ＴＥＯＳによる酸化シリ
コン膜には膜中に水分が存在するため、ＭＯＳＦＥＴの
ホットキャリア寿命が劣化する原因となる。また、Ｏ2
／ＳｉＨ4 による酸化シリコン膜は、ステップカバレー
ジが悪いため、サイドウォール幅がゲート電極のレイア
ウトに依存し、ＭＯＳＦＥＴの実効チャネル長がそれぞ
れの間で不均一になり、デバイス特性の不安定性の要因
になる。
コン膜には膜中に水分が存在するため、ＭＯＳＦＥＴの
ホットキャリア寿命が劣化する原因となる。また、Ｏ2
／ＳｉＨ4 による酸化シリコン膜は、ステップカバレー
ジが悪いため、サイドウォール幅がゲート電極のレイア
ウトに依存し、ＭＯＳＦＥＴの実効チャネル長がそれぞ
れの間で不均一になり、デバイス特性の不安定性の要因
になる。
【００１４】
【発明の目的】本発明の目的は、ゲート電極の形成に非
晶質シリコン膜を用いる場合において、注入イオンのチ
ャネリングによるＭＯＳＦＥＴの特性の劣化や信頼性の
低下を防ぐことのできる、半導体装置の製造方法を提供
することにある。
晶質シリコン膜を用いる場合において、注入イオンのチ
ャネリングによるＭＯＳＦＥＴの特性の劣化や信頼性の
低下を防ぐことのできる、半導体装置の製造方法を提供
することにある。
【００１５】本発明によれば、先に述べた２例の従来技
術では適用することができない、膜質がよくかつステッ
プカバレージのよい酸化シリコン膜をサイドウォールの
形成に適用することができる。したがって、ホットキャ
リア寿命が劣化することがなく、またサイドウォール幅
がゲート電極のレイアウトに依存することがない。この
ためＭＯＳＦＥＴの実効チャネル長は均一になり、しき
い値電圧やオン電流、オフ電流等のトランジスタ特性に
パターン依存性が現われることはない。
術では適用することができない、膜質がよくかつステッ
プカバレージのよい酸化シリコン膜をサイドウォールの
形成に適用することができる。したがって、ホットキャ
リア寿命が劣化することがなく、またサイドウォール幅
がゲート電極のレイアウトに依存することがない。この
ためＭＯＳＦＥＴの実効チャネル長は均一になり、しき
い値電圧やオン電流、オフ電流等のトランジスタ特性に
パターン依存性が現われることはない。
【００１６】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明の半導体装置の製造方法では、非晶質シリ
コン膜の成膜後に、酸化シリコン膜等の絶縁膜を６００
℃以下の温度雰囲気で成膜し、引き続き非晶質シリコン
の結晶化を行う。
めに、本発明の半導体装置の製造方法では、非晶質シリ
コン膜の成膜後に、酸化シリコン膜等の絶縁膜を６００
℃以下の温度雰囲気で成膜し、引き続き非晶質シリコン
の結晶化を行う。
【００１７】ゲート電極の形成に非晶質シリコンを適用
し、かつ不純物の導入にイオン注入法を適用した場合、
先に述べたようにチャネリングにより注入イオンがＭＯ
ＳＦＥＴのチャネル領域にまで到達する。この現象はＭ
ＯＳＦＥＴのしきい値電圧の制御を困難とさせるので、
イオン注入時にチャネリングが起きないように対策を講
じなければならない。注入イオンがチャネリングする現
象は、注入イオンの射影飛程（Ｒｐ）より十分厚い膜厚
を有する非晶質層を、ゲート電極上層に存在させること
で防止できる。しかし、従来技術で示した非晶質シリコ
ン膜をパターニングしてゲート電極を形成し、イオン注
入時まで非晶質状態を維持させる方法では、非晶質シリ
コン膜が結晶化する温度より低温で、サイドウォールを
構成する絶縁膜を成膜しなければならない。
し、かつ不純物の導入にイオン注入法を適用した場合、
先に述べたようにチャネリングにより注入イオンがＭＯ
ＳＦＥＴのチャネル領域にまで到達する。この現象はＭ
ＯＳＦＥＴのしきい値電圧の制御を困難とさせるので、
イオン注入時にチャネリングが起きないように対策を講
じなければならない。注入イオンがチャネリングする現
象は、注入イオンの射影飛程（Ｒｐ）より十分厚い膜厚
を有する非晶質層を、ゲート電極上層に存在させること
で防止できる。しかし、従来技術で示した非晶質シリコ
ン膜をパターニングしてゲート電極を形成し、イオン注
入時まで非晶質状態を維持させる方法では、非晶質シリ
コン膜が結晶化する温度より低温で、サイドウォールを
構成する絶縁膜を成膜しなければならない。
【００１８】これに対し、本発明は非晶質状態を維持す
ることによりチャネリングの発生を防ぐものではない。
すなわち、本発明に係る半導体装置の製造方法では、サ
イドウォールを構成する絶縁膜を成膜する以前に、既に
非晶質シリコンの結晶化が行われているので、上記従来
技術と異なり成膜温度に新たな制約を加えない。本発明
の特徴は、非晶質シリコン膜の成膜直後に酸化シリコン
膜を堆積し、引き続き非晶質シリコン膜を結晶化するこ
とである。これにより、Ｋａｎｅｋｏらが「ＮＥＣ技報
Ｖｏｌ４９ Ｎｏ．１０／１９９６，ｐ２３」で報告
しているように、非晶質シリコンの結晶化は、非晶質シ
リコン膜下のゲート絶縁膜と、非晶質シリコン膜上の酸
化シリコン膜との双方の界面より始まる。その結果、垂
直方向に結晶粒が２分割された多結晶シリコン膜が形成
される。この方法に基づくと、非晶質シリコン膜の成膜
直後に結晶化した場合に形成される、柱状シリコン結晶
粒は形成されない。このように、チャネリングパスとな
る柱状シリコン結晶粒が形成されないことから、注入イ
オンによるチャネリングの発生は抑制され、ＭＯＳＦＥ
Ｔのチャネル領域に不純物イオンが到達することがな
い。したがって、ＭＯＳＦＥＴのしきい値電圧の制御を
困難にすることなく、非晶質シリコン膜をゲート電極の
形成に適用することができる。
ることによりチャネリングの発生を防ぐものではない。
すなわち、本発明に係る半導体装置の製造方法では、サ
イドウォールを構成する絶縁膜を成膜する以前に、既に
非晶質シリコンの結晶化が行われているので、上記従来
技術と異なり成膜温度に新たな制約を加えない。本発明
の特徴は、非晶質シリコン膜の成膜直後に酸化シリコン
膜を堆積し、引き続き非晶質シリコン膜を結晶化するこ
とである。これにより、Ｋａｎｅｋｏらが「ＮＥＣ技報
Ｖｏｌ４９ Ｎｏ．１０／１９９６，ｐ２３」で報告
しているように、非晶質シリコンの結晶化は、非晶質シ
リコン膜下のゲート絶縁膜と、非晶質シリコン膜上の酸
化シリコン膜との双方の界面より始まる。その結果、垂
直方向に結晶粒が２分割された多結晶シリコン膜が形成
される。この方法に基づくと、非晶質シリコン膜の成膜
直後に結晶化した場合に形成される、柱状シリコン結晶
粒は形成されない。このように、チャネリングパスとな
る柱状シリコン結晶粒が形成されないことから、注入イ
オンによるチャネリングの発生は抑制され、ＭＯＳＦＥ
Ｔのチャネル領域に不純物イオンが到達することがな
い。したがって、ＭＯＳＦＥＴのしきい値電圧の制御を
困難にすることなく、非晶質シリコン膜をゲート電極の
形成に適用することができる。
【００１９】
【発明の実施の形態】本発明の第１実施形態を図１乃至
図４を参照して説明する。なお、本実施形態ではｎＭＯ
ＳＦＥＴを例に挙げて説明する。
図４を参照して説明する。なお、本実施形態ではｎＭＯ
ＳＦＥＴを例に挙げて説明する。
【００２０】まず、図１（ａ）に示すように、素子分離
領域２が確定された半導体基板１上に、ゲート絶縁膜３
を半導体基板１の熱酸化により形成する。
領域２が確定された半導体基板１上に、ゲート絶縁膜３
を半導体基板１の熱酸化により形成する。
【００２１】次に、図１（ｂ）に示すように、非晶質シ
リコン膜４をゲート絶縁膜３上に成膜する。本実施形態
では非晶質シリコン膜４の膜厚は２００ｎｍとし、また
成膜時の基板温度は非晶質シリコンの結晶化が進行しな
い５００℃とする。
リコン膜４をゲート絶縁膜３上に成膜する。本実施形態
では非晶質シリコン膜４の膜厚は２００ｎｍとし、また
成膜時の基板温度は非晶質シリコンの結晶化が進行しな
い５００℃とする。
【００２２】次に、図２（ｃ）に示すように、非晶質シ
リコン膜４上に酸化シリコン膜５を成膜する。本実施形
態では、Ｏ3 ／ＴＥＯＳにより形成される酸化シリコン
膜５を用い、成膜温度は非晶質シリコンが結晶化しない
５５０℃とした。また、酸化シリコン膜５の膜厚は１０
０ｎｍとした。酸化シリコン膜５の成膜後、ランプアニ
ーラを用いて１０００℃において１０秒間急速加熱処理
を行う。
リコン膜４上に酸化シリコン膜５を成膜する。本実施形
態では、Ｏ3 ／ＴＥＯＳにより形成される酸化シリコン
膜５を用い、成膜温度は非晶質シリコンが結晶化しない
５５０℃とした。また、酸化シリコン膜５の膜厚は１０
０ｎｍとした。酸化シリコン膜５の成膜後、ランプアニ
ーラを用いて１０００℃において１０秒間急速加熱処理
を行う。
【００２３】この加熱処理を施した後の断面図を図２
（ｄ）に示す。非晶質シリコン膜４の堆積直後ではな
く、酸化シリコン膜５を堆積した後に加熱処理を行った
場合、ゲート絶縁膜３と非晶質シリコン膜４との界面及
び酸化シリコン膜５と非晶質シリコン膜４との界面の双
方を、結晶成長の開始点として非晶質シリコンの結晶化
が進む。したがって、酸化シリコン膜５の堆積を行わず
に結晶化を行ったときに認められた、ゲート電極の膜厚
に相当する高さを有する柱状シリコン結晶粒は形成され
ず、多結晶シリコン膜６は粒界で垂直方向に二分割され
た、二重層構造を有することになる。
（ｄ）に示す。非晶質シリコン膜４の堆積直後ではな
く、酸化シリコン膜５を堆積した後に加熱処理を行った
場合、ゲート絶縁膜３と非晶質シリコン膜４との界面及
び酸化シリコン膜５と非晶質シリコン膜４との界面の双
方を、結晶成長の開始点として非晶質シリコンの結晶化
が進む。したがって、酸化シリコン膜５の堆積を行わず
に結晶化を行ったときに認められた、ゲート電極の膜厚
に相当する高さを有する柱状シリコン結晶粒は形成され
ず、多結晶シリコン膜６は粒界で垂直方向に二分割され
た、二重層構造を有することになる。
【００２４】次に、図３（ｅ）に示すように、バッファ
ードフッ酸でエッチングすることにより酸化シリコン膜
５を除去し、多結晶シリコン膜６を露出させる。
ードフッ酸でエッチングすることにより酸化シリコン膜
５を除去し、多結晶シリコン膜６を露出させる。
【００２５】次に、図３（ｆ）に示すように、フォトリ
ソグラフィー及びエッチング技術により、ゲート電極
（多結晶シリコン膜６）のパターニングを行う。
ソグラフィー及びエッチング技術により、ゲート電極
（多結晶シリコン膜６）のパターニングを行う。
【００２６】次に、図４（ｇ）に示すように、ＨＴＯ膜
の成膜及びエッチバックを行い、ゲート電極のサイドウ
ォール７を形成する。本実施形態ではＨＴＯの膜厚は１
００ｎｍとした。本発明は、上記従来技術と異なり、不
純物のイオン注入を行う時点までゲート電極の非晶質状
態を維持することによりチャネリングを抑制するもので
はない。ゆえに絶縁膜の成膜温度に新たな制約を加えな
い。
の成膜及びエッチバックを行い、ゲート電極のサイドウ
ォール７を形成する。本実施形態ではＨＴＯの膜厚は１
００ｎｍとした。本発明は、上記従来技術と異なり、不
純物のイオン注入を行う時点までゲート電極の非晶質状
態を維持することによりチャネリングを抑制するもので
はない。ゆえに絶縁膜の成膜温度に新たな制約を加えな
い。
【００２７】次に、図４（ｈ）に示すように、ゲート電
極（多結晶シリコン膜６）及びサイドウォール７をマス
クとして、ヒ素イオンの注入、及び熱処理による活性化
を行う。これによりゲート電極は電気的に活性化され、
またソース電極８及びドレイン電極９が形成される。イ
オン注入を行う工程において、ゲート電極には柱状シリ
コン結晶粒が存在しないので、チャネリングにより不純
物イオンがＭＯＳＦＥＴのチャネル領域に到達すること
がない。このためサブスレッショルド特性に異常なキン
クが現れることがない。
極（多結晶シリコン膜６）及びサイドウォール７をマス
クとして、ヒ素イオンの注入、及び熱処理による活性化
を行う。これによりゲート電極は電気的に活性化され、
またソース電極８及びドレイン電極９が形成される。イ
オン注入を行う工程において、ゲート電極には柱状シリ
コン結晶粒が存在しないので、チャネリングにより不純
物イオンがＭＯＳＦＥＴのチャネル領域に到達すること
がない。このためサブスレッショルド特性に異常なキン
クが現れることがない。
【００２８】次に、本発明の第２実施形態を図５乃至図
７を用いて説明する。
７を用いて説明する。
【００２９】まず、図５（ａ）に示すように、素子分離
領域２が確定された半導体基板１にゲート絶縁膜３を成
膜し、引き続き非晶質シリコン膜４を成膜する。本実施
形態では、ゲート絶縁膜３の膜厚を５ｎｍ、非晶質シリ
コン膜４の膜厚を１５０ｎｍとした。
領域２が確定された半導体基板１にゲート絶縁膜３を成
膜し、引き続き非晶質シリコン膜４を成膜する。本実施
形態では、ゲート絶縁膜３の膜厚を５ｎｍ、非晶質シリ
コン膜４の膜厚を１５０ｎｍとした。
【００３０】次に、図５（ｂ）に示すように酸化シリコ
ン膜５を堆積する。本実施形態では酸化シリコン膜５の
膜厚は５０ｎｍとした。
ン膜５を堆積する。本実施形態では酸化シリコン膜５の
膜厚は５０ｎｍとした。
【００３１】次に、ランプアニーラにより急速加熱処理
を施し、非晶質シリコン膜の結晶化を行い、図６（ｃ）
に示すような、多結晶シリコンの二重層からなる多結晶
シリコン膜６を形成する。
を施し、非晶質シリコン膜の結晶化を行い、図６（ｃ）
に示すような、多結晶シリコンの二重層からなる多結晶
シリコン膜６を形成する。
【００３２】次に、フォトリソグラフィー技術によりゲ
ート電極のレジストパターンを形成し、エッチング技術
により酸化シリコン膜５及び多結晶シリコン膜６の二重
層をエッチングする。このようにしてパターニングを行
った後の断面図を図６（ｄ）に示す。
ート電極のレジストパターンを形成し、エッチング技術
により酸化シリコン膜５及び多結晶シリコン膜６の二重
層をエッチングする。このようにしてパターニングを行
った後の断面図を図６（ｄ）に示す。
【００３３】次に、窒化シリコン膜を堆積し、エッチバ
ックを行い、サイドウォール７’を形成する。本実施形
態では膜厚１００ｎｍの窒化シリコン膜を堆積するもの
とした。エッチバックを行った後の断面図を図７（ｅ）
に示す。
ックを行い、サイドウォール７’を形成する。本実施形
態では膜厚１００ｎｍの窒化シリコン膜を堆積するもの
とした。エッチバックを行った後の断面図を図７（ｅ）
に示す。
【００３４】次に、図７（ｆ）に示すように、ゲート電
極及び拡散層領域に不純物を導入するための、高ドーズ
イオン注入及び熱処理による不純物イオンの活性化行
う。本実施形態の場合も第１実施形態と同様、ゲート電
極は柱状シリコン結晶粒により構成されないため、チャ
ネリングにより不純物イオンがＭＯＳＦＥＴのチャネル
領域に到達することがない。したがって、本発明に係る
半導体装置の製造方法を適用した場合、ゲート電極の形
成に非晶質シリコン膜を用いてもＭＯＳＦＥＴのしきい
値電圧の制御が困難になることはない。本実施形態で
は、ゲート電極にイオン注入を行う際、非晶質である酸
化シリコン膜が残存するため、よりチャネリングを起こ
しにくいので好ましい。
極及び拡散層領域に不純物を導入するための、高ドーズ
イオン注入及び熱処理による不純物イオンの活性化行
う。本実施形態の場合も第１実施形態と同様、ゲート電
極は柱状シリコン結晶粒により構成されないため、チャ
ネリングにより不純物イオンがＭＯＳＦＥＴのチャネル
領域に到達することがない。したがって、本発明に係る
半導体装置の製造方法を適用した場合、ゲート電極の形
成に非晶質シリコン膜を用いてもＭＯＳＦＥＴのしきい
値電圧の制御が困難になることはない。本実施形態で
は、ゲート電極にイオン注入を行う際、非晶質である酸
化シリコン膜が残存するため、よりチャネリングを起こ
しにくいので好ましい。
【００３５】
【発明の効果】本発明の半導体装置の製造方法では、非
晶質シリコン膜の成膜直後に酸化シリコン膜等の絶縁膜
を６００℃以下の温度雰囲気で成膜し、引き続き非晶質
シリコン膜の結晶化を行う。これにより柱状シリコン結
晶粒が形成されず、イオン注入工程におけるチャネリン
グが発生しない。したがって、非晶質シリコンをゲート
電極の形成に用いることによって、しきい値電圧の制御
が困難になることはない。
晶質シリコン膜の成膜直後に酸化シリコン膜等の絶縁膜
を６００℃以下の温度雰囲気で成膜し、引き続き非晶質
シリコン膜の結晶化を行う。これにより柱状シリコン結
晶粒が形成されず、イオン注入工程におけるチャネリン
グが発生しない。したがって、非晶質シリコンをゲート
電極の形成に用いることによって、しきい値電圧の制御
が困難になることはない。
【図１】本発明の第１実施形態を説明する概略断面図で
あり、図１（ａ）、図１（ｂ）の順に工程が進行する。
あり、図１（ａ）、図１（ｂ）の順に工程が進行する。
【図２】本発明の第１実施形態を説明する概略断面図で
あり、図２（ｃ）、図２（ｄ）の順に工程が進行する。
あり、図２（ｃ）、図２（ｄ）の順に工程が進行する。
【図３】本発明の第１実施形態を説明する概略断面図で
あり、図３（ｅ）、図３（ｆ）の順に工程が進行する。
あり、図３（ｅ）、図３（ｆ）の順に工程が進行する。
【図４】本発明の第１実施形態を説明する概略断面図で
あり、図４（ｇ）、図４（ｈ）の順に工程が進行する。
あり、図４（ｇ）、図４（ｈ）の順に工程が進行する。
【図５】本発明の第２実施形態を説明する概略断面図で
あり、図５（ａ）、図５（ｂ）の順に工程が進行する。
あり、図５（ａ）、図５（ｂ）の順に工程が進行する。
【図６】本発明の第２実施形態を説明する概略断面図で
あり、図６（ｃ）、図６（ｄ）の順に工程が進行する。
あり、図６（ｃ）、図６（ｄ）の順に工程が進行する。
【図７】本発明の第２実施形態を説明する概略断面図で
あり、図７（ｅ）、図７（ｆ）の順に工程が進行する。
あり、図７（ｅ）、図７（ｆ）の順に工程が進行する。
１ 半導体基板 ２ 素子分離領域 ３ ゲート絶縁膜 ４ 非晶質シリコン膜 ５ 酸化シリコン膜 ６ 多結晶シリコン膜 ７ サイドウォール（酸化シリコン膜） ７’ サイドウォール（窒化シリコン膜） ８ ソース電極 ９ ドレイン電極
Claims (8)
- 【請求項１】 半導体基板にゲート絶縁膜を成膜する工
程と、このゲート絶縁膜上に非晶質シリコン膜を成膜す
る工程と、この非晶質シリコン膜上に６００℃以下の温
度で絶縁膜を成膜する工程と、この絶縁膜を成膜した前
記半導体基板に熱処理を加えることにより前記非晶質シ
リコン膜を多結晶シリコン膜に変換する工程とを備えた
半導体装置の製造方法。 - 【請求項２】 前記多結晶シリコン膜をパターニングす
ることによりゲート電極を形成する工程と、このゲート
電極をマスクとしてイオン注入を行う工程とを更に備え
た請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記多結晶シリコン膜をパターニングす
ることによりゲート電極を形成する工程と、このゲート
電極に絶縁膜の堆積及びエッチバックによりサイドウォ
ールを形成する工程と、これらのゲート電極及びサイド
ウォールをマスクとしてイオン注入を行う工程とを更に
備えた請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記非晶質シリコン膜上に成膜する絶縁
膜の膜厚は１００ｎｍ〜３００ｎｍである、請求項１，
２又は３記載の半導体装置の製造方法。 - 【請求項５】 前記非晶質シリコン膜上に成膜する絶縁
膜は酸化シリコン膜である、請求項１，２又は３記載の
半導体装置の製造方法。 - 【請求項６】 前記ゲート絶縁膜上に成膜する非晶質シ
リコン膜の膜厚は１００ｎｍ〜３００ｎｍである、請求
項１，２又は３記載の半導体装置の製造方法。 - 【請求項７】 前記ゲート絶縁膜上に成膜する非晶質シ
リコン膜は不純物を含まない、又はリン若しくはホウ素
を含む、請求項１，２又は３記載の半導体装置の製造方
法。 - 【請求項８】 前記非晶質シリコン膜を前記多結晶シリ
コン膜に変換する際に、急速加熱法を用いて前記半導体
基板を７００℃〜１０００℃に加熱する、請求項１，２
又は３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18814297A JP3055609B2 (ja) | 1997-07-14 | 1997-07-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18814297A JP3055609B2 (ja) | 1997-07-14 | 1997-07-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1131818A true JPH1131818A (ja) | 1999-02-02 |
| JP3055609B2 JP3055609B2 (ja) | 2000-06-26 |
Family
ID=16218490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18814297A Expired - Fee Related JP3055609B2 (ja) | 1997-07-14 | 1997-07-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3055609B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005276989A (ja) * | 2004-03-24 | 2005-10-06 | Renesas Technology Corp | 半導体装置の製造方法 |
-
1997
- 1997-07-14 JP JP18814297A patent/JP3055609B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005276989A (ja) * | 2004-03-24 | 2005-10-06 | Renesas Technology Corp | 半導体装置の製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3055609B2 (ja) | 2000-06-26 |
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