JPH11317067A - 携帯式半導体装置 - Google Patents
携帯式半導体装置Info
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- JPH11317067A JPH11317067A JP11041681A JP4168199A JPH11317067A JP H11317067 A JPH11317067 A JP H11317067A JP 11041681 A JP11041681 A JP 11041681A JP 4168199 A JP4168199 A JP 4168199A JP H11317067 A JPH11317067 A JP H11317067A
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- 239000000463 material Substances 0.000 abstract description 6
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- 239000000126 substance Substances 0.000 abstract 1
- 238000005452 bending Methods 0.000 description 16
- 230000006378 damage Effects 0.000 description 8
- 238000000034 method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000005489 elastic deformation Effects 0.000 description 2
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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Abstract
(57)【要約】
【構成】メモリーカードの中に含まれる回路基板上に配
するメモリーやその他の素子類が回路基板と接続される
面を曲げ変形の前後で長さ変化のない面、すなわち中立
面と概略一致させる。２はフレーム、回路基板１上に配
した４は集積回路、また５は表面実装素子類、６は本体
との接続をとるためのヘッダ部である。曲げ変形の有無
に関わりなく長さの変化のない中立面７と実装された素
子類、すなわち、集積回路４、表面実装素子類５と回路
基板１との接続面がほぼ一致させている。その実現のた
めに実装面がくる位置を適切に選ぶか、構造物の材質、
寸法等の選択、例えば表面パネル３の厚みとか材料の剛
性率の調整により行う。 【効果】メモリーカードに曲げが生じたときにも、素子
実装への影響が少なくし実装接続部のクラック、破壊、
素子自体の故障、破壊などの確率を低く抑えて信頼性の
高いメモリーカードを実現できる。
するメモリーやその他の素子類が回路基板と接続される
面を曲げ変形の前後で長さ変化のない面、すなわち中立
面と概略一致させる。２はフレーム、回路基板１上に配
した４は集積回路、また５は表面実装素子類、６は本体
との接続をとるためのヘッダ部である。曲げ変形の有無
に関わりなく長さの変化のない中立面７と実装された素
子類、すなわち、集積回路４、表面実装素子類５と回路
基板１との接続面がほぼ一致させている。その実現のた
めに実装面がくる位置を適切に選ぶか、構造物の材質、
寸法等の選択、例えば表面パネル３の厚みとか材料の剛
性率の調整により行う。 【効果】メモリーカードに曲げが生じたときにも、素子
実装への影響が少なくし実装接続部のクラック、破壊、
素子自体の故障、破壊などの確率を低く抑えて信頼性の
高いメモリーカードを実現できる。
Description
【０００１】
【産業上の利用分野】本発明は携帯式半導体記憶装置の
構造に関する。
構造に関する。
【０００２】
【従来の技術】図２は従来技術による携帯式半導体記憶
装置の構造を示す断面図である。１は回路基板、２はフ
レーム、３は表裏に貼られてカード形態にするパネル、
５は表面実装型の記憶素子であり、７は当該携帯式半導
体装置の中立面である製品はその携帯の目的にかなうべ
く充分薄いものでなければならない、そのため回路基板
１は断面厚み方向で端に片寄らざるを得ず、その片面に
記憶素子５やその他の素子を配することとなる。従って
その素子類の回路基板１との接続部分の存在する平面は
中立面とは離れた位置になってしまう。
装置の構造を示す断面図である。１は回路基板、２はフ
レーム、３は表裏に貼られてカード形態にするパネル、
５は表面実装型の記憶素子であり、７は当該携帯式半導
体装置の中立面である製品はその携帯の目的にかなうべ
く充分薄いものでなければならない、そのため回路基板
１は断面厚み方向で端に片寄らざるを得ず、その片面に
記憶素子５やその他の素子を配することとなる。従って
その素子類の回路基板１との接続部分の存在する平面は
中立面とは離れた位置になってしまう。
【０００３】
【発明が解決しようとする課題】従ってこの従来技術に
よる携帯式半導体記憶装置の構造では素子実装面が中立
面７と大きく離れていることにより曲げ変形が当該半導
体記憶装置に生じる際に、素子類と回路基板１との接続
部の存在する面には大きな歪が生じ、その結果として、
接続部の信頼性低下、破壊、さらには素子類自身の破壊
につながという課題を有する。
よる携帯式半導体記憶装置の構造では素子実装面が中立
面７と大きく離れていることにより曲げ変形が当該半導
体記憶装置に生じる際に、素子類と回路基板１との接続
部の存在する面には大きな歪が生じ、その結果として、
接続部の信頼性低下、破壊、さらには素子類自身の破壊
につながという課題を有する。
【０００４】
【課題を解決するための手段】本発明の携帯式半導体記
憶装置の構造は回路基板上に配置する素子類の、回路基
板との接続部分を携帯式半導体記憶装置の概略中立面上
にもつけることを特徴とする。
憶装置の構造は回路基板上に配置する素子類の、回路基
板との接続部分を携帯式半導体記憶装置の概略中立面上
にもつけることを特徴とする。
【０００５】
【実施例】図１は本発明の携帯式半導体記憶装置の構造
を用いた実施例の断面図である。
を用いた実施例の断面図である。
【０００６】４は回路基板１上に配した集積回路をワイ
ヤーボンディングにより実装したものである。また５は
表面実装素子類、６は本体との接続をとるためのヘッダ
部である。弾性変形理論により曲げ変形の有無に関わり
なく長さの変化のない中立面７と実装された素子類、す
なわち、ワイヤーボンディングにより実装された集積回
路４、表面実装素子類５と回路基板１との接続面がほぼ
一致させている。そこで曲げ変形の前後で、回路基板１
と素子類との接合面はほとんど歪みが発生しないです
む。図３は図１の実施例をさらに発展させ、回路基板１
の表裏に実装する両面実装としたものである。図４も本
発明を用いたほかの実施例を示す断面図である。この図
４は、一見図２の従来例とよく似ているが、中立面を回
路基板１と素子類との接合面と概略一致させるため、回
路基板１と素子類との接合面に近い側のパネル３の厚み
をます、もしくはより剛性率の高い材料をもちいること
で中立面と回路基板１と素子類との接合面が概略一致さ
せることができる。また逆に素子実装面と遠い側のパネ
ルの厚みを減らすか剛性率の低い材料を用いることによ
っても同様の結果をもたらすことができる。
ヤーボンディングにより実装したものである。また５は
表面実装素子類、６は本体との接続をとるためのヘッダ
部である。弾性変形理論により曲げ変形の有無に関わり
なく長さの変化のない中立面７と実装された素子類、す
なわち、ワイヤーボンディングにより実装された集積回
路４、表面実装素子類５と回路基板１との接続面がほぼ
一致させている。そこで曲げ変形の前後で、回路基板１
と素子類との接合面はほとんど歪みが発生しないです
む。図３は図１の実施例をさらに発展させ、回路基板１
の表裏に実装する両面実装としたものである。図４も本
発明を用いたほかの実施例を示す断面図である。この図
４は、一見図２の従来例とよく似ているが、中立面を回
路基板１と素子類との接合面と概略一致させるため、回
路基板１と素子類との接合面に近い側のパネル３の厚み
をます、もしくはより剛性率の高い材料をもちいること
で中立面と回路基板１と素子類との接合面が概略一致さ
せることができる。また逆に素子実装面と遠い側のパネ
ルの厚みを減らすか剛性率の低い材料を用いることによ
っても同様の結果をもたらすことができる。
【０００７】
【発明の効果】携帯式半導体記憶装置、その携行すると
いう目的の故に大きな曲げ変形を受ける恐れがある。こ
の大きな曲げ変形は携帯式半導体記憶装置内の素子類に
も大きな変形をもたらすが、ことに基板が大きな曲げ変
形を起こすことで、そこに配され、接続されている素子
類との間に生じる歪から接続部のクラック、破壊、素子
自身の破壊、故障を引き起こす。この曲げ変形は携行と
いう目的を果たすため、許容されざるを得ない。それを
認めた上で携帯式半導体記憶装置の信頼性をあげるため
には本発明は不可欠なものである。すなわち本発明を用
いることで、曲げ変形が起こった際にも実装接続面を歪
が最も少ない中立面に概略一致させることができるの
で、実装接続部のクラック、破壊、素子自体の故障、破
壊などの確率を低く抑えることができる。
いう目的の故に大きな曲げ変形を受ける恐れがある。こ
の大きな曲げ変形は携帯式半導体記憶装置内の素子類に
も大きな変形をもたらすが、ことに基板が大きな曲げ変
形を起こすことで、そこに配され、接続されている素子
類との間に生じる歪から接続部のクラック、破壊、素子
自身の破壊、故障を引き起こす。この曲げ変形は携行と
いう目的を果たすため、許容されざるを得ない。それを
認めた上で携帯式半導体記憶装置の信頼性をあげるため
には本発明は不可欠なものである。すなわち本発明を用
いることで、曲げ変形が起こった際にも実装接続面を歪
が最も少ない中立面に概略一致させることができるの
で、実装接続部のクラック、破壊、素子自体の故障、破
壊などの確率を低く抑えることができる。
【図１】 本発明を用いた実施例の断面図。
【図２】 従来技術を用いた例の断面図。
【図３】 本発明を用いた他の実施例の断面図。
【図４】 本発明を用いた他の実施例の断面図。
１ 回路基板 ２ フレーム ３ パネル ４ ワイヤーボンディングされた集積回路 ５ 表面実装型の素子 ６ ヘッダ部 ７ 中立面
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年３月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 携帯式半導体装置
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は携帯式半導体装置に関す
る。
る。
【０００２】
【従来の技術】図２は従来技術による携帯式半導体装置
を示す断面図である。１は回路基板、２はフレーム、３
は表裏に貼られてカード形態にするパネル、５は表面実
装型の記憶素子であり、７は当該携帯式半導体装置の中
立面である製品はその携帯の目的にかなうべく充分薄い
ものでなければならない、そのため回路基板１は断面厚
み方向で端に片寄らざるを得ず、その片面に記憶素子５
やその他の素子を配することとなる。従ってその素子類
の回路基板１との接続部分の存在する平面は中立面とは
離れた位置になってしまう。
を示す断面図である。１は回路基板、２はフレーム、３
は表裏に貼られてカード形態にするパネル、５は表面実
装型の記憶素子であり、７は当該携帯式半導体装置の中
立面である製品はその携帯の目的にかなうべく充分薄い
ものでなければならない、そのため回路基板１は断面厚
み方向で端に片寄らざるを得ず、その片面に記憶素子５
やその他の素子を配することとなる。従ってその素子類
の回路基板１との接続部分の存在する平面は中立面とは
離れた位置になってしまう。
【０００３】
【発明が解決しようとする課題】従ってこの従来技術に
よる携帯式半導体装置では素子実装面が中立面７と大き
く離れていることにより曲げ変形が当該半導体装置に生
じる際に、素子類と回路基板１との接続部の存在する面
には大きな歪が生じ、その結果として、接続部の信頼性
低下、破壊、さらには素子類自身の破壊につながるとい
う課題を有する。
よる携帯式半導体装置では素子実装面が中立面７と大き
く離れていることにより曲げ変形が当該半導体装置に生
じる際に、素子類と回路基板１との接続部の存在する面
には大きな歪が生じ、その結果として、接続部の信頼性
低下、破壊、さらには素子類自身の破壊につながるとい
う課題を有する。
【０００４】
【課題を解決するための手段】本発明の携帯式半導体装
置は、携帯式半導体装置の天板あるいは底板となるパネ
ルと、前記パネルを支えるフレームと、前記フレームに
組み込まれた回路基板と、前記回路基板に実装された素
子とを備え、 前記素子と前記回路基板との接合部が、
前記携帯式半導体装置の厚み方向における仮想中心線よ
りも一方のパネルに偏って配置された前記携帯式半導体
装置において、前記一方のパネルの厚みを他方のパネル
の厚みよりも厚く形成し、携帯式半導体装置が外圧によ
って変形した際に歪みが最も少ない仮想面を、前記厚み
の厚い一方のパネル側に偏らせることで、前記接合部が
前記仮想面に概略一致するよう構成されてなることを特
徴とする。
置は、携帯式半導体装置の天板あるいは底板となるパネ
ルと、前記パネルを支えるフレームと、前記フレームに
組み込まれた回路基板と、前記回路基板に実装された素
子とを備え、 前記素子と前記回路基板との接合部が、
前記携帯式半導体装置の厚み方向における仮想中心線よ
りも一方のパネルに偏って配置された前記携帯式半導体
装置において、前記一方のパネルの厚みを他方のパネル
の厚みよりも厚く形成し、携帯式半導体装置が外圧によ
って変形した際に歪みが最も少ない仮想面を、前記厚み
の厚い一方のパネル側に偏らせることで、前記接合部が
前記仮想面に概略一致するよう構成されてなることを特
徴とする。
【０００５】さらに、携帯式半導体装置の天板あるいは
底板となるパネルと、前記パネルを支えるフレームと、
前記フレームに組み込まれた回路基板と、前記回路基板
に実装された素子とを備え、前記素子と前記回路基板と
の接合部が、前記携帯式半導体装置の厚み方向における
仮想中心線よりも一方のパネルに偏って配置された前記
携帯式半導体装置において、前記一方のパネルの剛性を
他方のパネルの剛性よりも高く形成し、携帯式半導体装
置が外圧によって変形した際に歪みが最も少ない仮想面
を、前記剛性の高い一方のパネル側に偏らせることで、
前記接合部が前記仮想面に概略一致するよう構成されて
なることを特徴とする。
底板となるパネルと、前記パネルを支えるフレームと、
前記フレームに組み込まれた回路基板と、前記回路基板
に実装された素子とを備え、前記素子と前記回路基板と
の接合部が、前記携帯式半導体装置の厚み方向における
仮想中心線よりも一方のパネルに偏って配置された前記
携帯式半導体装置において、前記一方のパネルの剛性を
他方のパネルの剛性よりも高く形成し、携帯式半導体装
置が外圧によって変形した際に歪みが最も少ない仮想面
を、前記剛性の高い一方のパネル側に偏らせることで、
前記接合部が前記仮想面に概略一致するよう構成されて
なることを特徴とする。
【０００６】
【実施例】図１は本発明の携帯式半導体装置を用いた実
施例の断面図である。
施例の断面図である。
【０００７】４は回路基板１上に配した集積回路をワイ
ヤーボンディングにより実装したものである。また５は
表面実装素子類、６は本体との接続をとるためのヘッダ
部である。弾性変形理論により曲げ変形の有無に関わり
なく長さの変化のない中立面７と実装された素子類、す
なわち、ワイヤーボンディングにより実装された集積回
路４、表面実装素子類５と回路基板１との接続面がほぼ
一致させている。そこで曲げ変形の前後で、回路基板１
と素子類との接合面はほとんど歪みが発生しないです
む。図３は図１の実施例をさらに発展させ、回路基板１
の表裏に実装する両面実装としたものである。図４も本
発明を用いたほかの実施例を示す断面図である。この図
４は、一見図２の従来例とよく似ているが、中立面を回
路基板１と素子類との接合面と概略一致させるため、回
路基板１と素子類との接合面に近い側のパネル３の厚み
をます、もしくはより剛性率の高い材料をもちいること
で中立面と回路基板１と素子類との接合面が概略一致さ
せることができる。また逆に素子実装面と遠い側のパネ
ルの厚みを減らすか剛性率の低い材料を用いることによ
っても同様の結果をもたらすことができる。
ヤーボンディングにより実装したものである。また５は
表面実装素子類、６は本体との接続をとるためのヘッダ
部である。弾性変形理論により曲げ変形の有無に関わり
なく長さの変化のない中立面７と実装された素子類、す
なわち、ワイヤーボンディングにより実装された集積回
路４、表面実装素子類５と回路基板１との接続面がほぼ
一致させている。そこで曲げ変形の前後で、回路基板１
と素子類との接合面はほとんど歪みが発生しないです
む。図３は図１の実施例をさらに発展させ、回路基板１
の表裏に実装する両面実装としたものである。図４も本
発明を用いたほかの実施例を示す断面図である。この図
４は、一見図２の従来例とよく似ているが、中立面を回
路基板１と素子類との接合面と概略一致させるため、回
路基板１と素子類との接合面に近い側のパネル３の厚み
をます、もしくはより剛性率の高い材料をもちいること
で中立面と回路基板１と素子類との接合面が概略一致さ
せることができる。また逆に素子実装面と遠い側のパネ
ルの厚みを減らすか剛性率の低い材料を用いることによ
っても同様の結果をもたらすことができる。
【０００８】
【発明の効果】携帯式半導体装置、その携行するという
目的の故に大きな曲げ変形を受ける恐れがある。この大
きな曲げ変形は携帯式半導体装置内の素子類にも大きな
変形をもたらすが、ことに基板が大きな曲げ変形を起こ
すことで、そこに配され、接続されている素子類との間
に生じる歪から接続部のクラック、破壊、素子自身の破
壊、故障を引き起こす。この曲げ変形は携行という目的
を果たすため、許容されざるを得ない。それを認めた上
で携帯式半導体装置の信頼性をあげるためには本発明は
不可欠なものである。すなわち本発明を用いることで、
曲げ変形が起こった際にも実装接続面を歪が最も少ない
中立面に概略一致させることができるので、実装接続部
のクラック、破壊、素子自体の故障、破壊などの確率を
低く抑えることができる。
目的の故に大きな曲げ変形を受ける恐れがある。この大
きな曲げ変形は携帯式半導体装置内の素子類にも大きな
変形をもたらすが、ことに基板が大きな曲げ変形を起こ
すことで、そこに配され、接続されている素子類との間
に生じる歪から接続部のクラック、破壊、素子自身の破
壊、故障を引き起こす。この曲げ変形は携行という目的
を果たすため、許容されざるを得ない。それを認めた上
で携帯式半導体装置の信頼性をあげるためには本発明は
不可欠なものである。すなわち本発明を用いることで、
曲げ変形が起こった際にも実装接続面を歪が最も少ない
中立面に概略一致させることができるので、実装接続部
のクラック、破壊、素子自体の故障、破壊などの確率を
低く抑えることができる。
【図面の簡単な説明】
【図１】 本発明を用いた実施例の断面図。
【図２】 従来技術を用いた例の断面図。
【図３】 本発明を用いた他の実施例の断面図。
【図４】 本発明を用いた他の実施例の断面図。
【符号の説明】 １ 回路基板 ２ フレーム ３ パネル ４ ワイヤーボンディングされた集積回路 ５ 表面実装型の素子 ６ ヘッダ部 ７ 中立面
Claims (1)
- 【請求項１】 回路基板に記憶素子を実装し、フレーム
等と一体化してなる携帯式半導体記憶装置において回路
基板配置する素子類の、回路基板との接続部分を、携帯
式半導体記憶装置の概略中立面上にもうけることを特徴
とする携帯式半導体記憶装置の構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11041681A JPH11317067A (ja) | 1999-02-19 | 1999-02-19 | 携帯式半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11041681A JPH11317067A (ja) | 1999-02-19 | 1999-02-19 | 携帯式半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26006091A Division JPH05101638A (ja) | 1991-10-08 | 1991-10-08 | 携帯式半導体記憶装置の構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11317067A true JPH11317067A (ja) | 1999-11-16 |
Family
ID=12615182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11041681A Pending JPH11317067A (ja) | 1999-02-19 | 1999-02-19 | 携帯式半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11317067A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7385280B2 (en) | 2004-11-11 | 2008-06-10 | Seiko Epson Corporation | Electronic device package and electronic equipment |
| JP2008235926A (ja) * | 2004-11-11 | 2008-10-02 | Seiko Epson Corp | 実装基板及び電子機器 |
-
1999
- 1999-02-19 JP JP11041681A patent/JPH11317067A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7385280B2 (en) | 2004-11-11 | 2008-06-10 | Seiko Epson Corporation | Electronic device package and electronic equipment |
| JP2008235926A (ja) * | 2004-11-11 | 2008-10-02 | Seiko Epson Corp | 実装基板及び電子機器 |
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