JPH11313255A - Solid-state image pickup element and driving method therefor - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a solid-state image pickup element that suppresses a fixed pattern noise in a device and to provide a driving method to eliminate the noise. SOLUTION: In this solid-state image pickup element in which unit pixels 11 each consisting of a photo diode 12, a pixel selection MOS transistor(TR) 13 and a read MOS TR 14 are arranged in two dimension in matrix and a row amplifier 15 is connected to each horizontal signal line 15, first a reset MOS TR 22 resets each horizontal signal line 15 and then each photo diode 12 reads a pixel signal from the horizontal signal line 15, and its signal level and a reset level are outputted sequentially to vertical signal lines 18 via the same path (such as the row amplifier 19 and a vertical selection MOS TR 20 or the like). Then a correlation double sampling circuit 34 takes a difference between the reset level and the signal level.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、固体撮像素子およ
びその駆動方法に関し、特に画素信号が読み出される信
号線の各々に増幅手段が接続されてなる固体撮像素子お
よびそのノイズを除去するための駆動方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solid-state image pickup device and a method of driving the same, and more particularly to a solid-state image pickup device in which amplifying means is connected to each of signal lines from which pixel signals are read out, and a drive for removing noise therefrom. About the method.

【０００２】[0002]

【従来の技術】従来、この種の固体撮像素子として、図
７に示すように、単位画素１０１が行列状に２次元配置
され、垂直走査回路１０２によって垂直選択線１０３を
介して行選択がなされる構成のものにおいて、垂直信号
線１０４の各々にカラムアンプ１０５が接続され、単位
画素１０１の各々の画素信号がカラムアンプ１０５に行
単位で蓄えられるとともに、水平走査回路１０６によっ
て列選択がなされ、水平信号線１０７およびセンスアン
プ１０８を介して出力される構成のものが知られている
（例えば、米国特許第５，３４５，２６６号参照）。2. Description of the Related Art Conventionally, as this type of solid-state imaging device, unit pixels 101 are two-dimensionally arranged in a matrix as shown in FIG. 7, and a vertical scanning circuit 102 selects a row through a vertical selection line 103. In this configuration, a column amplifier 105 is connected to each of the vertical signal lines 104, and each pixel signal of the unit pixel 101 is stored in the column amplifier 105 in a row unit, and a column is selected by a horizontal scanning circuit 106. A configuration in which output is performed via a horizontal signal line 107 and a sense amplifier 108 is known (for example, see US Pat. No. 5,345,266).

【０００３】[0003]

【発明が解決しようとする課題】上記構成の従来の固体
撮像素子では、１Ｈ（１水平走査期間）分の信号電荷を
カラムアンプ１０５に一度に送り、このカラムアンプ１
０５内のキャパシタに一度蓄えた後に読み出す構成とな
っているため、カラムアンプ１０５のリセットレベルの
バラツキを含んだ信号量がキャパシタ部に取り込まれ
る。その結果、各カラムアンプ１０５に使われているト
ランジスタの特性のバラツキが信号に重畳され、画面上
に縦筋状の固定パターンノイズ（ＦＰＮ;Fixed Patern
Noise)として現れることになる。In the conventional solid-state imaging device having the above-described structure, signal charges for 1H (one horizontal scanning period) are sent to the column amplifier 105 at one time, and the column amplifier 1 is turned on.
Since the data is read out after being stored once in the capacitor in the capacitor 05, the signal amount including the variation in the reset level of the column amplifier 105 is taken into the capacitor unit. As a result, the variation in the characteristics of the transistors used in each column amplifier 105 is superimposed on the signal, and the vertical line-shaped fixed pattern noise (FPN; Fixed Pattern) is displayed on the screen.
Noise).

【０００４】この縦筋状の固定パターンノイズを抑圧す
るためには、デバイスの外部にフレームメモリを用いた
ノイズ除去回路を設け、暗時の出力信号（ノイズ成分）
および明時の出力信号（映像成分）の一方を各画素ごと
にフレームメモリにあらかじめ記憶しておき、もう一方
の画素の信号との間で引き算を行うことにより、トラン
ジスタの特性のバラツキに起因するノイズ成分を除去す
る必要があった。したがって、固体撮像素子を撮像デバ
イスとして用いるカメラシステムにあっては、フレーム
メモリを用いたノイズ除去回路を外付けとする分だけ規
模の大きなものとなってしまう。In order to suppress the vertical streak-shaped fixed pattern noise, a noise removing circuit using a frame memory is provided outside the device, and an output signal (noise component) in a dark state is provided.
One of the output signals (video components) in the bright state is previously stored in the frame memory for each pixel, and subtraction is performed between the signal and the signal of the other pixel, thereby causing variations in transistor characteristics. It was necessary to remove noise components. Therefore, in a camera system using a solid-state imaging device as an imaging device, the size of the camera system becomes large due to the external connection of a noise removal circuit using a frame memory.

【０００５】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、固定パターンノイズ
をデバイス内部で抑圧可能な固体撮像素子およびそのノ
イズを除去するための駆動方法を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in consideration of the above problems, and has as its object to provide a solid-state imaging device capable of suppressing fixed pattern noise inside a device and a driving method for removing the noise. Is to do.

【０００６】[0006]

【課題を解決するための手段】本発明による固体撮像素
子は、入射光を光電変換しかつ光電変換によって得られ
た信号電荷を蓄積する光電変換素子、画素を選択する画
素選択用スイッチおよび光電変換素子から水平信号線へ
信号電荷を読み出す読み出し用スイッチを有する単位画
素が行列状に配置されてなる画素部と、画素選択用スイ
ッチに対して垂直選択線を介して垂直走査パルスを与え
る垂直走査回路と、読み出し用スイッチに対して水平選
択線を介して水平走査パルスを与える水平走査回路と、
水平信号線の各々に接続され、これら水平信号線に読み
出された信号電荷を電気信号に変換する複数の増幅手段
と、水平信号線の各々をリセットする複数のリセット手
段とを具備する構成となっている。According to the present invention, there is provided a solid-state imaging device for photoelectrically converting incident light and storing signal charges obtained by the photoelectric conversion, a pixel selection switch for selecting a pixel, and a photoelectric conversion. A pixel portion in which unit pixels each having a readout switch for reading out signal charges from an element to a horizontal signal line are arranged in a matrix, and a vertical scanning circuit that supplies a vertical scanning pulse to the pixel selection switch via a vertical selection line A horizontal scanning circuit for applying a horizontal scanning pulse to a readout switch via a horizontal selection line;
A configuration including a plurality of amplifying units connected to each of the horizontal signal lines and converting signal charges read out to the horizontal signal lines into electric signals, and a plurality of reset units for resetting each of the horizontal signal lines; Has become.

【０００７】また、本発明による駆動方法は、上記構成
の固体撮像素子において、先ず水平信号線をリセットし
てそのリセットレベルを、次いで光電変換素子から水平
信号線に画素信号を読み出してその信号レベルを同一経
路を経由して順次出力し、しかる後リセットレベルと信
号レベルの差分をとるようにする。Further, in the driving method according to the present invention, in the solid-state image pickup device having the above-described structure, first, the horizontal signal line is reset and its reset level is read, and then the pixel signal is read out from the photoelectric conversion element to the horizontal signal line and the signal level is read out. Are sequentially output via the same path, and then the difference between the reset level and the signal level is calculated.

【０００８】上記構成の固体撮像素子において、単位画
素の各々が画素選択用スイッチと読み出し用スイッチを
有することで、画素単位での画素信号の読み出しが可能
となる。そこで、先ず水平信号線をリセットし、しかる
後各画素信号を水平信号線に読み出すことで、リセット
レベルおよび信号レベルがその順番で１画素ごとに得ら
れる。そして、リセットレベルと信号レベルの差分をと
ることで、画素の特性のバラツキに起因するノイズ成分
をキャンセルできる。しかも、リセットレベルおよび信
号レベルが同一の経路を通して出力されることで、増幅
手段を構成する回路素子の特性バラツキに起因するノイ
ズ成分も原理的に発生しない。In the solid-state image pickup device having the above configuration, each of the unit pixels has a pixel selection switch and a readout switch, so that pixel signals can be read out in pixel units. Therefore, first, the horizontal signal line is reset, and thereafter, each pixel signal is read out to the horizontal signal line, whereby the reset level and the signal level are obtained for each pixel in that order. Then, by taking the difference between the reset level and the signal level, it is possible to cancel noise components caused by variations in pixel characteristics. In addition, since the reset level and the signal level are output through the same path, no noise component is generated in principle due to variations in characteristics of circuit elements constituting the amplifying unit.

【０００９】[0009]

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の一
実施形態を示す概略構成図である。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a schematic configuration diagram showing one embodiment of the present invention.

【００１０】図１において、破線で囲まれた領域が単位
画素１１を表している。この単位画素１１は、光電変換
素子であるフォトダイオード（ＰＤ）１２、単位画素１
１を選択するスイッチとしてのＮｃｈＭＯＳトランジス
タ（以下、画素選択用ＭＯＳトランジスタ１３と称す）
およびフォトダイオード１２から信号電荷を読み出すス
イッチとしてのＮｃｈＭＯＳトランジスタ（以下、読み
出し用ＭＯＳトランジスタ１４と称す）の最小限の構成
素子からなり、行列状に２次元配置されて画素部１０を
構成している。In FIG. 1, a region surrounded by a broken line represents a unit pixel 11. The unit pixel 11 includes a photodiode (PD) 12, which is a photoelectric conversion element, and a unit pixel 1
Nch MOS transistor as a switch for selecting 1 (hereinafter, referred to as pixel selecting MOS transistor 13)
And a minimum number of NchMOS transistors (hereinafter referred to as readout MOS transistors 14) as switches for reading out signal charges from the photodiodes 12, and are arranged two-dimensionally in a matrix to constitute the pixel unit 10. .

【００１１】この単位画素１１において、フォトダイオ
ード１２は、光電変換と電荷蓄積の各機能を兼ね備えて
いる。すなわち、入射光をその光量に応じた電荷量の信
号電荷に光電変換しかつその信号電荷を蓄積する機能を
持っている。このフォトダイオード１２は、埋め込みダ
イオードのセンサ構造、例えばｎｐダイオードの基板表
面側にｐ⁺ 層からなる正孔蓄積層を付加したＨＡＤ(Hol
l Accumulated Diode；正孔蓄積ダイオード）センサ構
造となっている。フォトダイオード１２のカソード電極
には、読み出し用ＭＯＳトランジスタ１４のソース電極
が接続されている。In the unit pixel 11, the photodiode 12 has both functions of photoelectric conversion and charge accumulation. That is, it has a function of photoelectrically converting incident light into a signal charge having a charge amount corresponding to the light amount and storing the signal charge. The photodiode 12 has a sensor structure of an embedded diode, for example, an HAD (Hol) in which a hole accumulation layer composed of ap ⁺ layer is added to the substrate surface side of an np diode.
l Accumulated Diode (hole storage diode) sensor structure. The source electrode of the read MOS transistor 14 is connected to the cathode electrode of the photodiode 12.

【００１２】読み出し用ＭＯＳトランジスタ１４のドレ
イン電極は、水平信号線１５に接続されている。読み出
し用ＭＯＳトランジスタ１４のゲート電極には、画素選
択用ＭＯＳトランジスタ１３のソース電極が接続されて
いる。画素選択用ＭＯＳトランジスタ１３のゲート電極
は垂直選択線１６に接続され、そのドレイン電極は水平
選択線１７に接続されている。The drain electrode of the read MOS transistor 14 is connected to a horizontal signal line 15. The gate electrode of the readout MOS transistor 14 is connected to the source electrode of the pixel selection MOS transistor 13. The gate electrode of the pixel selection MOS transistor 13 is connected to a vertical selection line 16, and its drain electrode is connected to a horizontal selection line 17.

【００１３】水平信号線１５の端部と垂直信号線１８と
の間には、単位画素１１から水平信号線１５に読み出さ
れた信号電荷を電圧信号に変換する増幅手段であるロウ
アンプ１９と、このロウアンプ１９の出力電圧を行単位
で選択的に垂直信号線１８に対して出力する垂直選択用
スイッチとしてのＮｃｈＭＯＳトランジスタ（以下、垂
直選択用ＭＯＳトランジスタと称す）２０が直列に接続
されている。なお、ロウアンプ１９としては、信号電荷
を信号電流に変換する回路構成のものであっても良い。Between the end of the horizontal signal line 15 and the vertical signal line 18, there is provided a row amplifier 19 which is an amplifying means for converting signal charges read from the unit pixel 11 to the horizontal signal line 15 into voltage signals, and An NchMOS transistor (hereinafter, referred to as a vertical selection MOS transistor) 20 as a vertical selection switch for selectively outputting the output voltage of the row amplifier 19 to the vertical signal line 18 in a row unit is connected in series. The row amplifier 19 may have a circuit configuration for converting signal charges into signal currents.

【００１４】ロウアンプ１９には、キャパシタ２１と、
水平信号線１５をリセットするスイッチとしてのＮｃｈ
ＭＯＳトランジスタ（以下、リセット用ＭＯＳトランジ
スタと称す）２２が並列に接続されている。また、ロウ
アンプ１９と電源（ＶＤＤ）ライン２３の間には、パワ
ーセーブのためにロウアンプ１９に対して選択的に電源
を供給する手段として、ＰｃｈＭＯＳトランジスタ（以
下、パワーセーブ用ＭＯＳトランジスタと称す）２４が
接続されている。さらに、水平信号線１５と電源ライン
２３の間には、選択されていない水平信号線１５に対し
てバイアスを与える手段として、ＰｃｈＭＯＳトランジ
スタ（以下、バイアス用ＭＯＳトランジスタと称す）２
５が接続されている。The row amplifier 19 has a capacitor 21,
Nch as a switch for resetting the horizontal signal line 15
MOS transistors (hereinafter, referred to as reset MOS transistors) 22 are connected in parallel. A PchMOS transistor (hereinafter referred to as a power saving MOS transistor) 24 is provided between the row amplifier 19 and a power supply (VDD) line 23 as means for selectively supplying power to the row amplifier 19 for power saving. Is connected. Further, a PchMOS transistor (hereinafter, referred to as a bias MOS transistor) 2 is provided between the horizontal signal line 15 and the power supply line 23 as means for applying a bias to the unselected horizontal signal line 15.
5 is connected.

【００１５】また、列選択をするための水平走査回路２
６、行選択をするための垂直走査回路２７およびシャッ
ター行を選択するためのシャッター走査回路２８が設け
られている。これらの走査回路２６，２７，２８は、例
えばシフトレジスタによって構成される。水平走査回路
２６からは水平走査パルス（……，φＨｍ−１，φＨ
ｍ，……）が順次出力される。これら水平走査パルス
（……，φＨｍ−１，φＨｍ，……）は、水平選択線１
７を介して列単位で単位画素１１の選択用ＭＯＳトラン
ジスタ１３のドレイン電極に印加される。A horizontal scanning circuit 2 for selecting a column
6. A vertical scanning circuit 27 for selecting a row and a shutter scanning circuit 28 for selecting a shutter row are provided. These scanning circuits 26, 27, 28 are constituted by, for example, shift registers. Horizontal scanning pulses (..., ΦHm−1, φH
m,...) are sequentially output. These horizontal scanning pulses (..., ΦHm−1, φHm,.
The voltage is applied to the drain electrode of the selection MOS transistor 13 of the unit pixel 11 on a column basis via the switch 7.

【００１６】垂直走査回路２７からは垂直走査パルス
（……，φＶｎ，φＶｎ＋１，……）が、シャッター走
査回路２８からはシャッターパルス（……，φＳｎ，φ
Ｓｎ＋１，……）がそれぞれ順次出力される。垂直走査
パルス（……，φＶｎ，φＶｎ＋１，……）は、列ごと
にＮＯＲゲート２９の一方の入力になるとともに、垂直
選択用ＭＯＳトランジスタ２０のゲート電極に、さらに
インバータ３０で極性反転されてパワーセーブ用ＭＯＳ
トランジスタ２４のゲート電極にそれそれ印加され、さ
らにＮＡＮＤゲート３１の一方の入力になるとともに、
バイアス用ＭＯＳトランジスタ２５のゲート電極に印加
される。The vertical scanning pulse (..., ΦVn, φVn + 1,...) From the vertical scanning circuit 27 and the shutter pulse (..., ΦSn, φ) from the shutter scanning circuit 28.
Sn + 1,...) Are sequentially output. The vertical scanning pulses (..., ΦVn, φVn + 1,...) Become one input of a NOR gate 29 for each column, and are supplied to the gate electrode of the vertical selection MOS transistor 20, and the power is inverted by the inverter 30. MOS for saving
Each is applied to the gate electrode of the transistor 24 and further becomes one input of the NAND gate 31.
The voltage is applied to the gate electrode of the bias MOS transistor 25.

【００１７】一方、シャッターパルス（……，φＳｎ，
φＳｎ＋１，……）は、列ごとにＮＯＲゲート２９の他
方の入力となる。ＮＯＲゲート２９の出力は、インバー
タ３２で極性反転された後、垂直選択線１６を介して単
位画素１１の選択用ＭＯＳトランジスタ１３のゲート電
極に印加される。また、ＮＡＮＤゲート３１の他方の入
力としては、リセットパルスφＲＳＴが与えられる。Ｎ
ＡＮＤゲート３１の出力は、インバータ３３で極性反転
されてリセット用ＭＯＳトランジスタ２２のゲート電極
に印加される。On the other hand, a shutter pulse (..., ΦSn,
...) are the other inputs of the NOR gate 29 for each column. After the polarity of the output of the NOR gate 29 is inverted by the inverter 32, the output is applied to the gate electrode of the selection MOS transistor 13 of the unit pixel 11 via the vertical selection line 16. As the other input of NAND gate 31, reset pulse φRST is applied. N
The output of the AND gate 31 is inverted by the inverter 33 and applied to the gate electrode of the reset MOS transistor 22.

【００１８】垂直信号線１８の出力端側には、差分回路
として例えば相関二重サンプリング回路（以下、ＣＤＳ
(Correlated Double Sampling)回路と称す）３４が設け
られている。このＣＤＳ回路３４は、垂直信号線１８を
経由して順次供給されるリセット直後のノイズレベルと
信号レベルとの差分をとるために設けられたものであ
り、差分をとる回路としては回路構成が簡単であるとい
う利点を持つ。ＣＤＳ回路３４の具体的な回路構成につ
いては、後で詳細に説明する。At the output end side of the vertical signal line 18, for example, a correlated double sampling circuit (hereinafter referred to as CDS) is provided as a differential circuit.
(Referred to as a (Correlated Double Sampling) circuit) 34 is provided. The CDS circuit 34 is provided for calculating the difference between the noise level immediately after reset and the signal level which are sequentially supplied via the vertical signal line 18. The circuit for obtaining the difference has a simple circuit configuration. Has the advantage of being The specific circuit configuration of the CDS circuit 34 will be described later in detail.

【００１９】次に、上記構成の一実施形態に係る固体撮
像素子の動作について、図２のタイミングチャートを用
いて説明する。Next, the operation of the solid-state imaging device according to one embodiment of the above configuration will be described with reference to the timing chart of FIG.

【００２０】時刻ｔ１１では、垂直選択動作が行われ
る。すなわち、垂直走査回路２７から出力されるｎ行目
の垂直走査パルスφＶｎが“Ｈ”レベルに遷移し、この
垂直走査パルスφＶｎがＮＯＲゲート２９およびインバ
ータ３２を経て垂直選択線１６に印加される。すると、
ｎ行目の１ライン（行）分の単位画素１１の画素選択用
ＭＯＳトランジスタ１３がオン状態となる。At time t11, a vertical selection operation is performed. That is, the vertical scanning pulse φVn of the n-th row output from the vertical scanning circuit 27 transitions to “H” level, and the vertical scanning pulse φVn is applied to the vertical selection line 16 via the NOR gate 29 and the inverter 32. Then
The pixel selection MOS transistors 13 of the unit pixels 11 for one line (row) of the n-th row are turned on.

【００２１】垂直走査パルスφＶｎは同時に、バイアス
用ＭＯＳトランジスタ２５および垂直選択用トランジス
タ２０の各ゲート電極にも印加される。これにより、バ
イアス用ＭＯＳトランジスタ２５がオフ状態となるた
め、水平信号線１５が電源ライン２３から切り離される
と同時に、垂直選択用トランジスタ２０がオン状態とな
るため、ｎ行目のロウアンプ１９の出力端が垂直信号線
１８につながる。The vertical scanning pulse φVn is simultaneously applied to the gate electrodes of the bias MOS transistor 25 and the vertical selection transistor 20. As a result, the bias MOS transistor 25 is turned off, so that the horizontal signal line 15 is disconnected from the power supply line 23 and, at the same time, the vertical selection transistor 20 is turned on. Are connected to the vertical signal line 18.

【００２２】同時に、垂直走査パルスφＶｎはＮＡＮＤ
ゲート３１の一方の入力になるとともに、インバータ３
０で極性反転されてパワーセーブ用ＭＯＳトランジスタ
２４のゲート電極に印加される。これにより、パワーセ
ーブ用ＭＯＳトランジスタ２４がオン状態となるため、
ロウアンプ１９に対して電源ライン２３を介して電源電
圧ＶＤＤが与えられる。以上の動作により、ｎ行目の１
ライン分の単位画素１１が選択され、読み出し動作が始
まる。At the same time, the vertical scanning pulse φVn is
One input of the gate 31 and the inverter 3
The polarity is inverted at 0 and applied to the gate electrode of the power saving MOS transistor 24. As a result, the power saving MOS transistor 24 is turned on.
The power supply voltage VDD is applied to the row amplifier 19 via the power supply line 23. By the above operation, 1 in the n-th row
The unit pixels 11 for the line are selected, and the read operation starts.

【００２３】時刻ｔ１２では、水平信号線１５のリセッ
ト動作が行われる。すなわち、垂直走査パルスφＶｎが
“Ｈ”レベルの状態において、リセットパルスφＲＳＰ
が発生する（“Ｈ”レベルに遷移する）と、このリセッ
トパルスφＲＳＴがＮＡＮＤゲート３１およびインバー
タ３３を介してリセット用ＭＯＳトランジスタ２２のゲ
ート電極に印加される。すると、リセット用ＭＯＳトラ
ンジスタ２２がオン状態となるため、水平信号線１５が
動作点レベルにリセットされる。At time t12, the horizontal signal line 15 is reset. That is, when the vertical scanning pulse φVn is at the “H” level, the reset pulse φRSP
Occurs (transition to "H" level), reset pulse φRST is applied to the gate electrode of reset MOS transistor 22 via NAND gate 31 and inverter 33. Then, since the reset MOS transistor 22 is turned on, the horizontal signal line 15 is reset to the operating point level.

【００２４】時刻ｔ１３では、ノイズレベルの読み出し
動作が行われる。すなわち、リセットパルスφＲＳＴが
消滅する（“Ｌ”レベルに遷移する）と、リセット用Ｍ
ＯＳトランジスタ２２がオフ状態となり、水平信号線１
５のリセットされたレベルがロウアンプ１９から垂直選
択用ＭＯＳトランジスタ２０を通って垂直信号線１８に
読み出され、さらに垂直信号線１８を経てＣＤＳ回路３
４へ出力される。At time t13, a noise level reading operation is performed. That is, when the reset pulse φRST disappears (transition to the “L” level), the reset M
The OS transistor 22 is turned off, and the horizontal signal line 1
5 is read out from the row amplifier 19 through the vertical selection MOS transistor 20 to the vertical signal line 18, and further through the vertical signal line 18 to the CDS circuit 3.
4 is output.

【００２５】時刻ｔ１４では、フォトダイオード１２か
らの信号電荷の読み出し動作が行われる。すなわち、水
平走査回路２６から出力されるｍ行目の水平走査パルス
φＨｍが“Ｈ”レベルに遷移し、この水平走査パルスφ
Ｈｍが水平選択線１７を介してｍ列目の単位画素１１の
画素選択用ＭＯＳトランジスタ１３のドレイン電極に印
加される。At time t14, an operation of reading signal charges from the photodiode 12 is performed. That is, the horizontal scanning pulse φHm of the m-th row output from the horizontal scanning circuit 26 transitions to “H” level,
Hm is applied to the drain electrode of the pixel selection MOS transistor 13 of the unit pixel 11 in the m-th column via the horizontal selection line 17.

【００２６】今、ｎ行目の１ライン分の画素選択用ＭＯ
Ｓトランジスタ１３は、そのゲート電極に垂直走査パル
スφＶｎが印加されてオン状態にあることから、ｎ行−
ｍ列目の単位画素１１においては、水平走査パルスφＨ
ｍが画素選択用ＭＯＳトランジスタ１３を通して読み出
し用ＭＯＳトランジスタ１４のゲート電極に印加され
る。これにより、光電変換によってフォトダイオード１
２に蓄積されていた信号電荷が、読み出し用ＭＯＳトラ
ンジスタ１４を通して水平信号線１５に読み出される。Now, an MO for pixel selection for one line of the n-th row
Since the vertical scanning pulse φVn is applied to the gate electrode of the S-transistor 13 and the S-transistor 13 is in the ON state, the S-transistor 13 has n rows−
In the unit pixel 11 in the m-th column, the horizontal scanning pulse φH
m is applied to the gate electrode of the readout MOS transistor 14 through the pixel selection MOS transistor 13. Thereby, the photodiode 1 is obtained by photoelectric conversion.
2 is read out to the horizontal signal line 15 through the read MOS transistor 14.

【００２７】この信号電荷の読み出しの際には、フォト
ダイオード１２がＨＡＤセンサ構造となっており、この
ＨＡＤセンサからゲート（読み出し用ＭＯＳトランジス
タ１４）１つで水平信号線１５に読み出され、間に拡散
領域を挟まないので、拡散領域でのｋＴＣノイズの発生
を防止できる。ここに、ｋＴＣノイズはリセットノイズ
であり、ｋはボルツマン定数、Ｔは絶対温度、Ｃは拡散
領域の容量である。When reading out the signal charges, the photodiode 12 has a HAD sensor structure, and is read out from the HAD sensor to the horizontal signal line 15 by one gate (reading MOS transistor 14). Since the diffusion region is not interposed between the two, the occurrence of kTC noise in the diffusion region can be prevented. Here, kTC noise is reset noise, k is Boltzmann's constant, T is absolute temperature, and C is the capacity of the diffusion region.

【００２８】時刻ｔ１５では、信号レベルの読み出し動
作が行われる。すなわち、水平信号線１５に読み出され
た信号電荷は、ロウアンプ１９にて増幅されて信号電圧
として出力され、その信号レベルが垂直選択用ＭＯＳト
ランジスタ２０を通して垂直信号線１８に読み出され、
さらに垂直信号線１８を経てＣＤＳ回路３４へ出力され
る。At time t15, a signal level read operation is performed. That is, the signal charge read out to the horizontal signal line 15 is amplified by the row amplifier 19 and output as a signal voltage, and the signal level is read out to the vertical signal line 18 through the MOS transistor 20 for vertical selection.
Further, the signal is output to the CDS circuit 34 via the vertical signal line 18.

【００２９】上述した時刻ｔ１２〜ｔ１５の動作の繰り
返しにより、ｎ行目の１ライン分の単位画素１１のノイ
ズレベル（ノイズ成分）と信号レベル（信号成分）が順
次、同一の経路（ロウアンプ１９や垂直選択用ＭＯＳト
ランジスタ２０など）を経由して垂直信号線１８上に読
み出される。これらはさらに、垂直信号線１８を通して
ＣＤＳ回路３４に送られて、相関二重サンプリングによ
るノイズキャンセルが行われる。このノイズキャンセル
動作については後で説明する。The noise level (noise component) and the signal level (signal component) of the unit pixel 11 for one line in the n-th row are sequentially set to the same path (row amplifier 19 and The signal is read onto the vertical signal line 18 via the vertical selection MOS transistor 20 or the like. These are further sent to the CDS circuit 34 through the vertical signal line 18 to perform noise cancellation by correlated double sampling. This noise canceling operation will be described later.

【００３０】その後、ｎ行目の垂直走査パルスφＶｎが
“Ｌ”レベルに遷移し、ｎ行目の単位画素１１の画素選
択用ＭＯＳトランジスタ１３がオフ状態となる。同時に
バイアス用ＭＯＳトランジスタ２５がオン状態となるた
め、水平信号線１５はバイアス用ＭＯＳトランジスタ２
５を通して電源ライン２３につながる。これにより、非
選択期間において、各単位画素１１のフォトダイオード
１２でオーバーフローした電荷が、読み出し用トランジ
スタ１４、水平信号線１５およびバイアス用ＭＯＳトラ
ンジスタ２５を通して電源ライン２３に捨てられること
になるため、スミアの発生を防ぐことができる。Thereafter, the vertical scanning pulse φVn in the n-th row changes to “L” level, and the pixel selecting MOS transistor 13 of the unit pixel 11 in the n-th row is turned off. At the same time, the bias MOS transistor 25 is turned on, so that the horizontal signal line 15 is connected to the bias MOS transistor 2.
5 to the power supply line 23. As a result, in the non-selection period, the charges overflowing in the photodiodes 12 of the unit pixels 11 are discarded to the power supply line 23 through the readout transistor 14, the horizontal signal line 15, and the bias MOS transistor 25. Can be prevented.

【００３１】また同時に、垂直選択用ＭＯＳトランジス
タ２０がオフ状態となり、ロウアンプ１９の出力端と垂
直信号線１８が切り離されるとともに、ＮＡＮＤゲート
３１がゲート閉状態となり、さらにパワーセーブ用ＭＯ
Ｓトランジスタ２４がオフ状態となることによってロウ
アンプ１９への電源電圧ＶＤＤの印加が中断される。こ
れにより、ロウアンプ１９における非選択期間での電力
の消費をなくすことができ、よって低消費電力化が図れ
る。At the same time, the vertical selection MOS transistor 20 is turned off, the output terminal of the row amplifier 19 is disconnected from the vertical signal line 18, the NAND gate 31 is closed, and the power saving MO transistor is turned off.
When the S transistor 24 is turned off, the application of the power supply voltage VDD to the row amplifier 19 is interrupted. As a result, power consumption in the non-selection period in the row amplifier 19 can be eliminated, and power consumption can be reduced.

【００３２】図３に、ＣＤＳ回路３４の具体的な回路構
成の一例を示す。このＣＤＳ回路３４は、入力端子４１
に一端が接続されたクランプ用キャパシタ４２と、この
クランプ用キャパシタ４２の他端に一方の主電極が接続
されたクランプ用ＭＯＳトランジスタ４３と、クランプ
用キャパシタ４２の他端に入力端が接続されたバッファ
アンプ４４と、このバッファアンプ４４の出力端に一方
の主電極が接続されたサンプルホールド用ＭＯＳトラン
ジスタ４５と、このサンプルホールド用ＭＯＳトランジ
スタ４５の他方の主電極とグランドとの間に接続された
サンプルホールド用キャパシタ４６とからなり、サンプ
ルホールド用ＭＯＳトランジスタ４５の他方の主電極に
出力端子４７が接続された構成となっている。FIG. 3 shows an example of a specific circuit configuration of the CDS circuit 34. The CDS circuit 34 has an input terminal 41
, One end of which is connected to one end of the clamp capacitor 42, a clamp MOS transistor 43 whose one main electrode is connected to the other end of the clamp capacitor 42, and an input end which is connected to the other end of the clamp capacitor 42. A buffer amplifier 44, a sample-hold MOS transistor 45 having one main electrode connected to the output terminal of the buffer amplifier 44, and a sample-hold MOS transistor 45 connected between the other main electrode and the ground. The output terminal 47 is connected to the other main electrode of the sample-and-hold MOS transistor 45.

【００３３】このＣＤＳ回路３４において、クランプ用
ＭＯＳトランジスタ４３の他方の主電極にはクランプレ
ベルが与えられており、そのゲート電極にはクランプパ
ルスφＳＨＮが印加される。また、サンプルホールド用
ＭＯＳトランジスタ４５のゲート電極には、サンプルホ
ールドパルスφＳＨＳが印加される。In the CDS circuit 34, a clamp level is given to the other main electrode of the clamping MOS transistor 43, and a clamp pulse φSHN is applied to its gate electrode. A sample-and-hold pulse φSHS is applied to the gate electrode of the sample-and-hold MOS transistor 45.

【００３４】次に、上記構成のＣＤＳ回路３４を使った
ノイズキャンセル動作について、図４のタイミングチャ
ートを用いて説明する。Next, a noise canceling operation using the CDS circuit 34 having the above configuration will be described with reference to a timing chart of FIG.

【００３５】図１の単位画素１１から行単位で垂直信号
線１８に読み出された信号は、１ビット期間、即ちリセ
ットパルスφＲＳＴの１周期の期間に“リセット→ノイ
ズレベル→電荷読み出し→信号レベル”と変化する。こ
のリセットレベルがロウアンプ１９を構成するトランジ
スタのＶｔｈ（閾値電圧）バラツキおよびリセットノイ
ズの影響を受けて個々にバラツキを持つ（図４中のＦＰ
Ｎ）。The signal read out from the unit pixel 11 of FIG. 1 to the vertical signal line 18 in row units is “reset → noise level → charge read → signal level” during one bit period, ie, one period of the reset pulse φRST. ". This reset level has individual variations due to the Vth (threshold voltage) variation of the transistors constituting the row amplifier 19 and the reset noise (FP in FIG. 4).
N).

【００３６】そこで、ＣＤＳ回路３４を差分回路として
用い、垂直信号線１８から順次供給されるノイズレベル
と信号レベルを使って相関二重サンプリングを行うこと
によってＦＰＮ（固定パターンノイズ）成分をキャンセ
ルする。すなわち、クランプパルスφＳＨＮに応答して
クランプ用ＭＯＳトランジスタ４３がオンすることによ
り、先に入力されるノイズレベルをクランプレベルにク
ランプし、その後サンプルホールドパルスφＳＨＳに応
答してサンプルホールド用ＭＯＳトランジスタ４５がオ
ンすることにより、後に入力される信号レベルを読み出
す。Therefore, the CDS circuit 34 is used as a difference circuit, and correlated double sampling is performed using the noise level and the signal level sequentially supplied from the vertical signal line 18 to cancel the FPN (fixed pattern noise) component. That is, when the clamp MOS transistor 43 is turned on in response to the clamp pulse φSHN, the previously input noise level is clamped to the clamp level, and then the sample / hold MOS transistor 45 is responded to the sample / hold pulse φSHS. By turning on, the signal level input later is read.

【００３７】この動作により、ノイズレベルと信号レベ
ルの差分がとられる。このように、同一の経路（ロウア
ンプ１９や垂直選択用ＭＯＳトランジスタ２０など）を
通して垂直信号線１８上に順に読み出されるノイズレベ
ルと信号レベルの差分をとることにより、ＦＰＮ成分を
キャンセルすることができる。また、リセットした後に
信号レベルを読み出しているので、ノイズレベルと信号
レベルの差分をとることにより、リセット時に発生する
リセットノイズ（いわゆるｋＴＣノイズ）をも同時にキ
ャンセルすることができる。By this operation, a difference between the noise level and the signal level is obtained. As described above, by taking the difference between the noise level and the signal level that are sequentially read out onto the vertical signal line 18 through the same path (the row amplifier 19, the vertical selection MOS transistor 20, and the like), the FPN component can be canceled. In addition, since the signal level is read after the reset, by taking the difference between the noise level and the signal level, reset noise (so-called kTC noise) generated at the time of reset can be canceled at the same time.

【００３８】また、従来技術のように、複数の垂直信号
線の各々に対して増幅手段（カラムアンプ）を接続する
のではなく、複数の水平信号線１５の各々に対して増幅
手段（ロウアンプ１９）を接続する構成を採ったことに
より、電子シャッター動作を容易に実現できる。Further, instead of connecting the amplifying means (column amplifier) to each of the plurality of vertical signal lines as in the prior art, the amplifying means (row amplifier 19) is connected to each of the plurality of horizontal signal lines 15. ), The electronic shutter operation can be easily realized.

【００３９】以下に、図１におけるシャッター走査回路
２８によるシャッター走査に基づく電子シャッターの動
作タイミングについて、図５のタイミングチャートを用
いて説明する。The operation timing of the electronic shutter based on the shutter scanning by the shutter scanning circuit 28 in FIG. 1 will be described below with reference to the timing chart of FIG.

【００４０】ここでは、通常の電荷蓄積時間を１／４に
するシャッターを切る場合を例に採って考えるものとす
る。本発明に係る固体撮像素子はＸ‐Ｙアドレス型撮像
素子であり、このＸ‐Ｙアドレス型撮像素子の場合の電
子シャッターは、ＣＣＤ(Charge Coupled Device) 型撮
像素子の場合と違い、１行ごとにシャッタを切る動作と
なる。Here, it is assumed that the shutter is opened to reduce the normal charge accumulation time to 1/4. The solid-state image pickup device according to the present invention is an XY address type image pickup device. The electronic shutter in the case of the XY address type image pickup device is different from the case of a CCD (Charge Coupled Device) type image pickup device for each row. Then, the shutter is released.

【００４１】先ず、時刻ｔ２１のタイミングでｎ行目の
単位画素１１が選択され、これら１ライン分の単位画素
１１の信号が読み出される。そして、時刻ｔ２１から３
Ｖ／４（Ｖは垂直走査期間）が経過した時刻ｔ２２に、
シャッター走査回路２８からｎ行目のシャッターパルス
φＳｎが出力され、このシャッターパルスφＳｎがＮＯ
Ｒゲート２９およびインバータ３２を介して垂直選択線
１６に印加される。First, the unit pixels 11 in the n-th row are selected at the timing of time t21, and the signals of the unit pixels 11 for one line are read out. And from time t21 to 3
At time t22 when V / 4 (V is the vertical scanning period) has elapsed,
The shutter pulse φSn of the nth row is output from the shutter scanning circuit 28, and the shutter pulse φSn
The voltage is applied to the vertical selection line 16 via the R gate 29 and the inverter 32.

【００４２】すると、ｎ行目の単位画素１１の画素選択
用ＭＯＳトランジスタ１３がオン状態となるため、３Ｖ
／４の期間中にフォトダイオード１２で光電変換され、
かつ蓄積されたｎ行目の単位画素１１の電荷が、図６の
信号の流れ図から明らかなように、水平信号線１５およ
びバイアス用ＭＯＳトランジスタ２５を通して電源ライ
ン２３に捨てられる。その後また新たにフォトダイオー
ド１２において光電変換が行われ、信号電荷の蓄積が始
まる。Then, the pixel selection MOS transistor 13 of the unit pixel 11 in the n-th row is turned on, so that 3V
/ 4, the photoelectric conversion is performed by the photodiode 12,
The accumulated electric charge of the unit pixel 11 in the n-th row is discarded to the power supply line 23 through the horizontal signal line 15 and the bias MOS transistor 25 as is clear from the signal flow chart of FIG. Thereafter, photoelectric conversion is newly performed in the photodiode 12, and accumulation of signal charges starts.

【００４３】さらにＶ／４の期間が経過した時刻ｔ２３
に、ｎ行目の垂直走査パルスφＶｎが垂直走査回路２７
から出力され、ＮＡＮＤゲート２９およびインバータ３
２を介して垂直選択線１６に印加されることにより、ｎ
行目の１ライン分の単位画素１１が選択される。これに
より、Ｖ／４の期間中に蓄積された信号電荷が、図６の
信号の流れ図から明らかなように、単位画素１１のフォ
トダイオード１２から水平信号線１５、ロウアンプ１９
および垂直選択用ＭＯＳトランジスタ２０を介して垂直
信号線１８に読み出される。Further, at time t23 when the period of V / 4 has elapsed.
The vertical scanning pulse φVn in the n-th row is
Output from the NAND gate 29 and the inverter 3
2 is applied to the vertical selection line 16 through n.
The unit pixels 11 for one line in the row are selected. As a result, the signal charges accumulated during the period of V / 4 are transferred from the photodiode 12 of the unit pixel 11 to the horizontal signal line 15 and the row amplifier 19, as is clear from the signal flow diagram of FIG.
And read out to the vertical signal line 18 via the vertical selection MOS transistor 20.

【００４４】[0044]

【発明の効果】以上説明したように、本発明によれば、
水平信号線の各々にロウアンプが接続されてなる固体撮
像素子において、各画素の信号を画素単位で読み出し可
能な構成とし、先ず水平信号線をリセットしてそのリセ
ットレベルを、次いで光電変換素子から水平信号線に画
素信号を読み出してその信号レベルを同一経路を経由し
て順次出力し、しかる後リセットレベルと信号レベルの
差分をとるようにしたことにより、単位画素ごとの特性
バラツキに起因する固定パターンノイズおよびリセット
時に発生するリセットノイズを、デバイス外部にノイズ
除去回路を設けなくても内部で抑圧できる。これによ
り、当該固体撮像素子を撮像デバイスとして用いるカメ
ラシステムの規模の縮小化に寄与できることになる。As described above, according to the present invention,
In a solid-state imaging device in which a row amplifier is connected to each of the horizontal signal lines, the signal of each pixel is configured to be readable on a pixel-by-pixel basis. The pixel pattern is read out to the signal line, the signal level is sequentially output via the same path, and then the difference between the reset level and the signal level is obtained, so that the fixed pattern due to the characteristic variation of each unit pixel is obtained. Noise and reset noise generated at the time of resetting can be suppressed internally without providing a noise removing circuit outside the device. This can contribute to a reduction in the scale of a camera system using the solid-state imaging device as an imaging device.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施形態を示す概略構成図である。FIG. 1 is a schematic configuration diagram showing an embodiment of the present invention.

【図２】一実施形態に係る動作説明のためのタイミング
チャートである。FIG. 2 is a timing chart for explaining an operation according to one embodiment.

【図３】ＣＤＳ回路の構成の一例を示す回路図である。FIG. 3 is a circuit diagram illustrating an example of a configuration of a CDS circuit.

【図４】ノイズキャンセル動作を説明するためのタイミ
ングチャートである。FIG. 4 is a timing chart illustrating a noise canceling operation.

【図５】電子シャッターの動作を説明するためのタイミ
ングチャートである。FIG. 5 is a timing chart for explaining the operation of the electronic shutter.

【図６】電子シャッター動作時の信号の流れ図である。FIG. 6 is a signal flow chart at the time of an electronic shutter operation.

【図７】従来例を示す概略構成図である。FIG. 7 is a schematic configuration diagram showing a conventional example.

【符号の説明】[Explanation of symbols]

１１…単位画素、１２…フォトダイオード、１３…画素
選択用ＭＯＳトランジスタ、１４…読み出し用ＭＯＳト
ランジスタ、１５…水平信号線、１６…垂直選択線、１
７…水平選択線、１８…垂直信号線、１９…ロウアン
プ、２０…垂直選択用ＭＯＳトランジスタ、２２…リセ
ット用ＭＯＳトランジスタ、２３…電源ライン、２４…
パワーセーブ用ＭＯＳトランジスタ、２５…バイアス用
ＭＯＳトランジスタ、２６…水平走査回路、２７…垂直
走査回路、２８…シャッター走査回路、３４…ＣＤＳ
（相関二重サンプリング）回路11 unit pixel, 12 photodiode, 13 pixel selection MOS transistor, 14 readout MOS transistor, 15 horizontal signal line, 16 vertical selection line, 1
7 ... horizontal selection line, 18 ... vertical signal line, 19 ... row amplifier, 20 ... vertical selection MOS transistor, 22 ... reset MOS transistor, 23 ... power supply line, 24 ...
MOS transistor for power saving, 25: MOS transistor for bias, 26: horizontal scanning circuit, 27: vertical scanning circuit, 28: shutter scanning circuit, 34: CDS
(Correlated double sampling) circuit

Claims (11)

【特許請求の範囲】[Claims] 【請求項１】 入射光を光電変換しかつ光電変換によっ
て得られた信号電荷を蓄積する光電変換素子、画素を選
択する画素選択用スイッチおよび前記光電変換素子から
水平信号線へ信号電荷を読み出す読み出し用スイッチを
有する単位画素が行列状に２次元配置されてなる画素部
と、 前記画素選択用スイッチに対して垂直選択線を介して垂
直走査パルスを与える垂直走査回路と、 前記読み出し用スイッチに対して水平選択線を介して水
平走査パルスを与える水平走査回路と、 前記水平信号線の各々に接続され、これら水平信号線に
読み出された信号電荷を電気信号に変換する複数の増幅
手段と、 前記水平信号線の各々をリセットする複数のリセット手
段とを具備することを特徴とする固体撮像素子。1. A photoelectric conversion element for photoelectrically converting incident light and accumulating signal charges obtained by the photoelectric conversion, a pixel selection switch for selecting a pixel, and reading out for reading signal charges from the photoelectric conversion element to a horizontal signal line. A pixel unit in which unit pixels each having a switch for two-dimensionally arranged in a matrix; a vertical scanning circuit that supplies a vertical scanning pulse to the pixel selection switch via a vertical selection line; A horizontal scanning circuit that supplies a horizontal scanning pulse via a horizontal selection line, a plurality of amplifying units connected to each of the horizontal signal lines, and converting signal charges read to these horizontal signal lines into electric signals, A plurality of reset means for resetting each of the horizontal signal lines. 【請求項２】 前記光電変換素子は、埋め込み構造のフ
ォトダイオードであることを特徴とする請求項１記載の
固体撮像素子。2. The solid-state imaging device according to claim 1, wherein said photoelectric conversion element is a photodiode having a buried structure. 【請求項３】 前記リセット手段は、前記光電変換素子
からの信号電荷の読み出し直前で前記水平信号線をリセ
ットすることを特徴とする請求項１記載の固体撮像素
子。3. The solid-state imaging device according to claim 1, wherein the reset unit resets the horizontal signal line immediately before reading out signal charges from the photoelectric conversion element. 【請求項４】 前記画素選択用スイッチおよび前記読み
出し用スイッチはＭＯＳトランジスタからなり、読み出
し用ＭＯＳトランジスタのゲート電極に画素選択用ＭＯ
Ｓトランジスタのソース電極が接続されてなることを特
徴とする請求項１記載の固体撮像素子。4. The pixel selection switch and the readout switch comprise MOS transistors, and a pixel selection MO is provided on a gate electrode of the readout MOS transistor.
2. The solid-state imaging device according to claim 1, wherein a source electrode of the S transistor is connected. 【請求項５】 前記垂直選択線に対して前記垂直走査パ
ルスとは別タイミングでシャッターパルスを与えるシャ
ッター走査回路を備えたことを特徴とする請求項１記載
の固体撮像素子。5. The solid-state imaging device according to claim 1, further comprising a shutter scanning circuit that supplies a shutter pulse to the vertical selection line at a timing different from the vertical scanning pulse. 【請求項６】 前記垂直走査パルスと同期したタイミン
グで動作し、前記増幅手段に対して選択的に電源を供給
する手段を備えたことを特徴とする請求項１記載の固体
撮像素子。6. The solid-state imaging device according to claim 1, further comprising a unit that operates at a timing synchronized with the vertical scanning pulse and selectively supplies power to the amplification unit. 【請求項７】 選択されていない行の前記水平信号線に
対してバイアスを与える手段を備えたことを特徴とする
請求項１記載の固体撮像素子。7. The solid-state imaging device according to claim 1, further comprising: means for applying a bias to the horizontal signal lines in a non-selected row. 【請求項８】 前記水平信号線の各々と垂直信号線との
間に、前記リセット手段によるリセット時の前記水平信
号線上のリセットレベルとリセット後に前記水平信号線
上に読み出される信号レベルとを共通に前記垂直信号線
に出力する垂直選択用スイッチを備えたことを特徴とす
る請求項１記載の固体撮像素子。8. A reset level on the horizontal signal line at the time of resetting by the reset means and a signal level read out on the horizontal signal line after reset are common between each of the horizontal signal lines and a vertical signal line. The solid-state imaging device according to claim 1, further comprising a vertical selection switch that outputs the signal to the vertical signal line. 【請求項９】 前記垂直選択用スイッチによって前記垂
直信号線に順次出力される前記リセットレベルと前記信
号レベルとの差分をとる差分回路を備えたことを特徴と
する請求項８記載の固体撮像素子。9. The solid-state imaging device according to claim 8, further comprising a difference circuit for calculating a difference between the reset level and the signal level sequentially output to the vertical signal line by the vertical selection switch. . 【請求項１０】 前記差分回路は相関二重サンプリング
回路であることを特徴とする請求項９記載の固体撮像素
子。10. The solid-state imaging device according to claim 9, wherein said difference circuit is a correlated double sampling circuit. 【請求項１１】 入射光を光電変換しかつ光電変換によ
って得られた信号電荷を蓄積する光電変換素子、画素を
選択する画素選択用スイッチおよび前記光電変換素子か
ら水平信号線へ信号電荷を読み出す読み出し用スイッチ
を有する単位画素が行列状に配置されてなる画素部と、
前記水平信号線の各々に接続され、これら水平信号線に
読み出された信号電荷を電気信号に変換する複数の増幅
手段とを具備する固体撮像素子の駆動方法であって、 先ず前記水平信号線をリセットしてそのリセットレベル
を、次いで前記光電変換素子から前記水平信号線に画素
信号を読み出してその信号レベルを同一経路を経由して
順次出力し、 しかる後前記リセットレベルと前記信号レベルの差分を
とることを特徴とする固体撮像素子の駆動方法。11. A photoelectric conversion element for photoelectrically converting incident light and storing a signal charge obtained by the photoelectric conversion, a pixel selection switch for selecting a pixel, and a readout for reading out a signal charge from the photoelectric conversion element to a horizontal signal line. A pixel unit in which unit pixels each having a switch are arranged in a matrix,
A plurality of amplifying means connected to each of the horizontal signal lines and converting signal charges read out to these horizontal signal lines into electric signals, comprising: To read out a pixel signal from the photoelectric conversion element to the horizontal signal line, and sequentially output the signal level via the same path, and thereafter, a difference between the reset level and the signal level A method for driving a solid-state imaging device.