JP2007135227A

JP2007135227A - Solid-state image pickup device and driving method therefor

Info

Publication number: JP2007135227A
Application number: JP2006347563A
Authority: JP
Inventors: Ryoji Suzuki; 亮司鈴木; Kazuya Yonemoto; 和也米本; Takahisa Ueno; 貴久上野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-12-25
Filing date: 2006-12-25
Publication date: 2007-05-31

Abstract

<P>PROBLEM TO BE SOLVED: To prevent a fixed pattern noise at the inside of a device. <P>SOLUTION: In the solid-state image pickup device, a unit pixel 11 which is composed of a photodiode 12, a MOS transistor 13 for a selection and a MOS transistor 14 for a read-out is arranged two-dimensionally in a matrix form and a column amplifier 19 is connected to a vertical signal line 15, respectively. First, the vertical signal line 15 is reset by a MOS transistor 22 for a reset and a reset level is output. Next, a pixel signal is read-out from the photodiode 12 to the vertical signal line 15. The reset level and the signal level of the pixel signal are outputted to a horizontal signal line 18 in turn through the same route (the column amplifier 19, a MOS transistor 20 for a horizontal selection, etc.). Thereafter, a difference between the reset level and the signal level is calculated in a CSD circuit 26. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、固体撮像素子およびその駆動方法に関し、特に垂直信号線の各々に増幅手段（カラムアンプ）が接続されてなる固体撮像素子およびそのノイズを除去するための駆動方法に関する。 The present invention relates to a solid-state imaging device and a driving method thereof, and more particularly to a solid-state imaging device in which amplification means (column amplifier) is connected to each of vertical signal lines and a driving method for removing noise thereof.

従来、この種の固体撮像素子として、図１３に示すように、単位画素１０１が行列状に２次元配置され、垂直走査回路１０２によって垂直選択線１０３を介して行選択がなされる構成のものにおいて、垂直信号線１０４の各々にカラムアンプ１０５が接続され、単位画素１０１の各々の画素信号がカラムアンプ１０５に行単位で蓄えられるとともに、水平走査回路１０６によって列選択がなされ、水平信号線１０７およびセンスアンプ１０８を介して出力される構成のものが知られている（例えば、特許文献１参照）。 Conventionally, as this type of solid-state imaging device, as shown in FIG. 13, unit pixels 101 are two-dimensionally arranged in a matrix, and a row is selected by a vertical scanning circuit 102 via a vertical selection line 103. A column amplifier 105 is connected to each of the vertical signal lines 104, and each pixel signal of the unit pixel 101 is stored in the column amplifier 105 in a row unit, and a column is selected by the horizontal scanning circuit 106, and the horizontal signal line 107 and A configuration in which the output is made via the sense amplifier 108 is known (for example, see Patent Document 1).

米国特許第５，３４５，２６６号明細書US Pat. No. 5,345,266

しかしながら、上記構成の従来の固体撮像素子では、単位画素１０１の各々を構成するＭＯＳトランジスタの画素ごとのＶｔｈ（閾値）のバラツキがそのまま撮像素子の出力信号に乗ってきてしまう。このＶｔｈバラツキは、画素ごとに固定の値を持つため、画面上に固定パターンノイズ（ＦＰＮ;Fixed Pattern Noise）として現れることになる。 However, in the conventional solid-state imaging device having the above-described configuration, the variation in Vth (threshold value) for each pixel of the MOS transistor constituting each of the unit pixels 101 is directly added to the output signal of the imaging device. Since this Vth variation has a fixed value for each pixel, it appears as fixed pattern noise (FPN) on the screen.

この固定パターンノイズを抑圧するためには、デバイスの外部にフレームメモリを用いたノイズ除去回路を設け、暗時の出力信号（ノイズ成分）および明時の出力信号（映像成分）の一方を各画素ごとにフレームメモリにあらかじめ記憶しておき、もう一方の画素の信号との間で引き算を行うことにより、Ｖｔｈバラツキに起因するノイズ成分を除去する必要があった。したがって、カメラシステムとしては、フレームメモリを用いたノイズ除去回路を外付けとする分だけ規模が大きくなってしまう。 In order to suppress this fixed pattern noise, a noise removal circuit using a frame memory is provided outside the device, and either the dark output signal (noise component) or the light output signal (video component) is supplied to each pixel. It is necessary to remove the noise component due to the Vth variation by storing each time in advance in the frame memory and performing subtraction with the signal of the other pixel. Accordingly, the scale of the camera system is increased by the external amount of the noise removal circuit using the frame memory.

そこで、本発明は、固定パターンノイズをデバイス内部で抑圧可能な固体撮像素子およびそのノイズを除去するための駆動方法を提供することを目的とする。 Therefore, an object of the present invention is to provide a solid-state imaging device capable of suppressing fixed pattern noise inside the device and a driving method for removing the noise.

本発明による固体撮像素子は、入射光を光電変換しかつ光電変換によって得られた信号電荷を蓄積するＨＡＤセンサ構成のフォトダイオード、画素を選択する選択用スイッチおよび前記フォトダイオードから垂直信号線へ信号電荷を読み出す読み出し用スイッチを有する単位画素が行列状に２次元配置されてなる画素部と、前記垂直信号線の各々に接続され、これら垂直信号線に読み出された信号電荷を電気信号に変換する複数の増幅手段と、前記複数の増幅手段の各々に並列に接続され、前記垂直信号線を通して前記単位画素からくるノイズレベルを基準電位にリセットする複数のリセット手段とを具備する構成となっている。 A solid-state imaging device according to the present invention includes a photodiode having a HAD sensor configuration that photoelectrically converts incident light and accumulates signal charges obtained by photoelectric conversion, a selection switch that selects a pixel, and a signal from the photodiode to a vertical signal line. A unit pixel having a readout switch for reading out charges is two-dimensionally arranged in a matrix and connected to each of the vertical signal lines, and the signal charges read out to these vertical signal lines are converted into electric signals. A plurality of amplifying means, and a plurality of reset means connected in parallel to each of the plurality of amplifying means and resetting a noise level coming from the unit pixel to a reference potential through the vertical signal line. Yes.

また、本発明による駆動方法は、上記構成の固体撮像素子において、先ず垂直信号線を通して単位画素からくるノイズレベルを基準電位にリセットしてそのリセットレベルを、次いでフォトダイオードから垂直信号線に画素信号を読み出してその信号レベルを、同一の経路を経由して順次出力し、しかる後リセットレベルと信号レベルの差分をとるようにする。 In the driving method according to the present invention, in the solid-state imaging device having the above configuration, first, the noise level coming from the unit pixel through the vertical signal line is reset to the reference potential, and then the reset level is set, and then the pixel signal from the photodiode to the vertical signal line. The signal level is sequentially output via the same path, and then the difference between the reset level and the signal level is taken.

上記構成の固体撮像素子の単位画素の各々において、各単位画素が選択用スイッチと読み出し用スイッチを有することで、画素単位での画素信号の読み出しが可能となる。そこで、先ず垂直信号線をリセットし、しかる後各画素信号を垂直信号線に読み出すことで、リセットレベルおよび信号レベルがその順番で１画素ごとに得られる。そして、リセットレベルと信号レベルの差分をとることで、画素の特性のバラツキに起因するノイズ成分をキャンセルできる。しかも、リセットレベルおよび信号レベルが同一の経路を通して出力されることで、垂直に相関を持つ縦筋状のノイズ成分も原理的に発生しない。 In each of the unit pixels of the solid-state imaging device having the above configuration, each unit pixel has a selection switch and a readout switch, so that pixel signals can be read out in units of pixels. Therefore, the vertical signal line is first reset, and then each pixel signal is read out to the vertical signal line, whereby the reset level and the signal level are obtained for each pixel in that order. Then, by taking the difference between the reset level and the signal level, it is possible to cancel a noise component caused by variations in pixel characteristics. In addition, since the reset level and the signal level are output through the same path, a vertical streak noise component having a vertical correlation is not generated in principle.

本発明によれば、垂直信号線の各々にカラムアンプが接続されてなる固体撮像素子において、各画素の信号を画素単位で読み出し可能な構成とし、先ず垂直信号線をリセットしてそのリセットレベルを、次いでフォトダイオードから垂直信号線に画素信号を読み出してその信号レベルを、同一の経路を経由して順次出力し、しかる後リセットレベルと信号レベルの差分をとるようにしたので、単位画素ごとの特性バラツキに起因する固定パターンノイズおよび垂直に相関を持つ縦筋状の固定パターンノイズをデバイス内部で抑圧できる。これにより、当該固体撮像素子を撮像デバイスとして用いるカメラシステムの規模の縮小化に寄与できることになる。 According to the present invention, in a solid-state imaging device in which a column amplifier is connected to each vertical signal line, a signal of each pixel can be read out in units of pixels. First, the vertical signal line is reset and the reset level is set. Then, the pixel signal is read from the photodiode to the vertical signal line, and the signal level is sequentially output via the same path, and then the difference between the reset level and the signal level is taken. Fixed pattern noise caused by characteristic variation and vertical streak-like fixed pattern noise correlated vertically can be suppressed inside the device. Thereby, it can contribute to reduction of the scale of the camera system which uses the said solid-state image sensor as an imaging device.

以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図１は、本発明の第１実施形態を示す概略構成図である。図１において、破線で囲まれた領域が単位画素１１を表している。この単位画素１１は、光電変換素子であるフォトダイオード（ＰＤ）１２と、画素を選択する選択用スイッチである選択用ＭＯＳトランジスタ１３と、フォトダイオード１２から信号電荷を読み出す読み出し用スイッチである読み出し用ＭＯＳトランジスタ１４とから構成され、行列状に２次元配置されている。 FIG. 1 is a schematic configuration diagram showing a first embodiment of the present invention. In FIG. 1, a region surrounded by a broken line represents a unit pixel 11. The unit pixel 11 includes a photodiode (PD) 12 that is a photoelectric conversion element, a selection MOS transistor 13 that is a selection switch that selects a pixel, and a read switch that is a read switch that reads signal charges from the photodiode 12. The MOS transistors 14 are arranged in a two-dimensional array.

この単位画素１１において、フォトダイオード１２は入射光を光電変換しかつ光電変換によって得られた信号電荷を蓄積する機能を持つ、即ち光電変換と電荷蓄積を兼ねている。このフォトダイオード１２のカソード電極と垂直信号線１５の間には、選択用ＭＯＳトランジスタ１３および読み出し用ＭＯＳトランジスタ１４が直列に接続されている。そして、選択用ＭＯＳトランジスタ１３のゲート電極は垂直選択線１６に、読み出し用ＭＯＳトランジスタ１４のゲート電極は読み出しパルス線１７にそれぞれ接続されている。 In the unit pixel 11, the photodiode 12 has a function of photoelectrically converting incident light and accumulating signal charges obtained by the photoelectric conversion, that is, both photoelectric conversion and charge accumulation. A selection MOS transistor 13 and a read MOS transistor 14 are connected in series between the cathode electrode of the photodiode 12 and the vertical signal line 15. The gate electrode of the selection MOS transistor 13 is connected to the vertical selection line 16, and the gate electrode of the read MOS transistor 14 is connected to the read pulse line 17.

垂直信号線１５の端部と水平信号線１８との間には、垂直信号線１５に読み出された信号電荷を電圧信号に変換する増幅手段であるカラムアンプ１９と、このカラムアンプ１９の出力電圧を選択的に水平信号線１８に出力する水平選択用ＭＯＳトランジスタ２０が直列に接続されている。なお、カラムアンプ１９としては、信号電荷を信号電流に変換する回路構成のものであっても良い。カラムアンプ１９には、キャパシタ２１と、垂直信号線１５をリセットするリセット手段であるリセット用ＭＯＳトランジスタ２２が並列に接続されている。 Between the end of the vertical signal line 15 and the horizontal signal line 18, a column amplifier 19 which is an amplification means for converting the signal charge read out to the vertical signal line 15 into a voltage signal, and an output of the column amplifier 19 A horizontal selection MOS transistor 20 for selectively outputting a voltage to the horizontal signal line 18 is connected in series. The column amplifier 19 may have a circuit configuration that converts signal charges into signal currents. The column amplifier 19 is connected in parallel with a capacitor 21 and a reset MOS transistor 22 which is a reset means for resetting the vertical signal line 15.

また、行選択のための垂直走査回路２３および列選択のための水平走査回路２４が設けられている。これら走査回路２３，２４は、例えばシフトレジスタによって構成される。そして、垂直走査回路２３から出力される垂直走査パルスφＶｍが垂直選択線１６に印加され、また水平走査回路２４から出力される読み出しパルスφＣｎが読み出しパルス線１７に、水平走査パルスφＨｎが水平選択用ＭＯＳトランジスタ２０のゲート電極に、リセットパルスφＲｎがリセット用ＭＯＳトランジスタ２２のゲート電極にそれぞれ印加される。 Further, a vertical scanning circuit 23 for selecting a row and a horizontal scanning circuit 24 for selecting a column are provided. These scanning circuits 23 and 24 are constituted by shift registers, for example. Then, the vertical scanning pulse φVm output from the vertical scanning circuit 23 is applied to the vertical selection line 16, the readout pulse φCn output from the horizontal scanning circuit 24 is applied to the readout pulse line 17, and the horizontal scanning pulse φHn is applied to the horizontal selection. The reset pulse φRn is applied to the gate electrode of the resetting MOS transistor 22 to the gate electrode of the MOS transistor 20.

水平信号線１８の出力端側には、水平出力アンプ２５を介して例えば相関二重サンプリング回路（以下、ＣＤＳ(Correlated Double Sampling)回路と称する）２６が差分回路として設けられている。このＣＤＳ回路２６は、単位画素１１の各々から水平信号線１８を経由して順次供給されるリセットレベルと信号レベルの差分をとるために設けられたものであり、差分回路としては回路構成が簡単であるという利点を持つ。ＣＤＳ回路２６の具体的な回路構成については、後で詳細に説明する。 On the output end side of the horizontal signal line 18, for example, a correlated double sampling circuit (hereinafter referred to as a CDS (Correlated Double Sampling) circuit) 26 is provided as a difference circuit via a horizontal output amplifier 25. The CDS circuit 26 is provided for taking the difference between the reset level and the signal level sequentially supplied from each of the unit pixels 11 via the horizontal signal line 18, and the circuit configuration is simple as the difference circuit. Has the advantage of being. A specific circuit configuration of the CDS circuit 26 will be described later in detail.

次に、上記構成の第１実施形態に係る固体撮像素子の動作について、図２のタイミングチャートを用いて図３のポテンシャル図を参照しつつ説明する。なお、図３から明らかなように、フォトダイオード１２は、ｎｐダイオードの表面側にｐ+ 層からなる正孔蓄積構造を付加したＨＡＤ(Hole Accumulated Diode) センサ構成となっている。また、選択用ＭＯＳトランジスタ１３および読み出し用ＭＯＳトランジスタ１４の各ゲート電極１３ａ，１４ａは、１層のゲート電極からなるダブルゲート構造となっている。ダブルゲート構造を採ることで、小面積化が図れる利点がある。 Next, the operation of the solid-state imaging device according to the first embodiment having the above configuration will be described with reference to the potential diagram of FIG. 3 using the timing chart of FIG. As is apparent from FIG. 3, the photodiode 12 has a HAD (Hole Accumulated Diode) sensor configuration in which a hole accumulation structure composed of a p + layer is added to the surface side of the np diode. Each of the gate electrodes 13a, 14a of the selection MOS transistor 13 and the read MOS transistor 14 has a double gate structure composed of one layer of gate electrodes. Adopting a double gate structure has the advantage that the area can be reduced.

先ず、ｍ行目の垂直走査パルスφＶｍが“Ｌ”レベル状態にある期間ａでは、ｍ行目の画素１１の各々においてフォトダイオード１２に信号電荷が蓄積される一方、他の行の画素において信号電荷の読み出しが行われる。 First, in the period “a” in which the m-th row vertical scanning pulse φVm is in the “L” level state, signal charges are accumulated in the photodiodes 12 in each of the pixels 11 in the m-th row, while the signals in the pixels in other rows The charge is read out.

次に、垂直走査パルスφＶｍが“Ｈ”レベルに遷移すると、ｍ行目の単位画素１１の選択用ＭＯＳトランジスタ１３がオン状態となり、フォトダイオード１２に蓄積された信号電荷が選択用ＭＯＳトランジスタ１３に流れ込む。この状態において、リセットパルスφＲｎが“Ｈ”レベルになると、リセット用ＭＯＳトランジスタ２２がオン状態となり、ｎ列目の垂直信号線１５がカラムアンプ１９の基準電位Ｖｂにリセットされる。そして、リセットパルスφＲｎが“Ｌ”レベルに遷移し、しかる後水平走査パルスφＨｎが“Ｈ”レベルとなることで、水平選択用ＭＯＳトランジスタ２０がオン状態となり、先ずノイズ成分が水平信号線１８に出力される（期間ｂ）。 Next, when the vertical scanning pulse φVm transitions to the “H” level, the selection MOS transistor 13 of the unit pixel 11 in the m-th row is turned on, and the signal charge accumulated in the photodiode 12 is transferred to the selection MOS transistor 13. Flows in. In this state, when the reset pulse φRn becomes “H” level, the reset MOS transistor 22 is turned on, and the vertical signal line 15 in the n-th column is reset to the reference potential Vb of the column amplifier 19. Then, the reset pulse φRn transits to the “L” level, and then the horizontal scanning pulse φHn goes to the “H” level, whereby the horizontal selection MOS transistor 20 is turned on. First, the noise component is applied to the horizontal signal line 18. Is output (period b).

次いで、ｎ列目の読み出しパルスφＣｎが“Ｈ”レベルに遷移すると、ｎ列目の単位画素１１の読み出し用ＭＯＳトランジスタ１４がオン状態となり、フォトダイオード１２に蓄積されていた信号電荷が、選択用ＭＯＳトランジスタ１３および読み出し用ＭＯＳトランジスタ１４を通してｎ列目の垂直信号線１５へ読み出しされる（期間ｃ）。 Next, when the readout pulse φCn in the nth column transitions to the “H” level, the readout MOS transistor 14 of the unit pixel 11 in the nth column is turned on, and the signal charge accumulated in the photodiode 12 is selected. Data is read to the vertical signal line 15 in the nth column through the MOS transistor 13 and the read MOS transistor 14 (period c).

続いて、垂直信号線１５につながるカラムアンプ１９からのフィードバックにより、垂直信号線１５はカラムアンプ１９の基準電位Ｖｂになり、信号に応じた電荷がキャパシタ２１に読み出される（期間ｄ）。そして、読み出しパルスφＣｎが“Ｌ”レベルに遷移することで、水平走査パルスφＨｎが“Ｌ”レベルに遷移するまでの期間ｅにおいて、信号成分が水平信号線１８に出力される。それと同時に、フォトダイオード１２では次の電荷蓄積が開始される。 Subsequently, by the feedback from the column amplifier 19 connected to the vertical signal line 15, the vertical signal line 15 becomes the reference potential Vb of the column amplifier 19, and the electric charge corresponding to the signal is read to the capacitor 21 (period d). Then, the signal component is output to the horizontal signal line 18 during the period e until the horizontal scanning pulse φHn changes to the “L” level by the reading pulse φCn changing to the “L” level. At the same time, the next charge accumulation is started in the photodiode 12.

上述した一連の動作により、ノイズ成分（ノイズレベル）と信号成分（信号レベル）の順次出力が、同一の経路（カラムアンプ１９や水平選択用ＭＯＳトランジスタ２９など）を経由して水平信号線１８上に伝送される。これらはさらに、水平出力アンプ２５を通してＣＤＳ回路２６に送られて、相関二重サンプリングによるノイズキャンセルが行われる。 Through the series of operations described above, the sequential output of the noise component (noise level) and the signal component (signal level) is performed on the horizontal signal line 18 via the same path (such as the column amplifier 19 and the horizontal selection MOS transistor 29). Is transmitted. These are further sent to the CDS circuit 26 through the horizontal output amplifier 25 to perform noise cancellation by correlated double sampling.

図４に、ＣＤＳ回路２６の具体的な回路構成の一例を示す。このＣＤＳ回路２６は、入力端子３１に一端が接続されたクランプキャパシタ３３と、このクランプキャパシタ３３の他端に一方の主電極が接続されたクランプＭＯＳトランジスタ３４と、クランプキャパシタ３３の他端に一方の主電極が接続されたサンプルホールドＭＯＳトランジスタ３５と、このサンプルホールドＭＯＳトランジスタ３５の他方の主電極とグランドとの間に接続されたサンプルホールドキャパシタ３６と、サンプルホールドＭＯＳトランジスタ３５の他方の主電極と出力端子３８との間に接続されたバッファアンプ３７とから構成されている。 FIG. 4 shows an example of a specific circuit configuration of the CDS circuit 26. The CDS circuit 26 includes a clamp capacitor 33 having one end connected to the input terminal 31, a clamp MOS transistor 34 having one main electrode connected to the other end of the clamp capacitor 33, and one end connected to the other end of the clamp capacitor 33. The sample and hold MOS transistor 35 to which the main electrode is connected, the sample and hold capacitor 36 connected between the other main electrode of the sample and hold MOS transistor 35 and the ground, and the other main electrode of the sample and hold MOS transistor 35 And a buffer amplifier 37 connected between the output terminal 38 and the output terminal 38.

このＣＤＳ回路２６において、クランプＭＯＳトランジスタ３４の他方の主電極にはクランプ電圧Ｖｃｌが、そのゲート電極にはクランプパルスφＣＬがそれぞれ印加される。また、サンプルホールドＭＯＳトランジスタ３５のゲート電極には、サンプルホールドパルスφＳＨが印加される。 In this CDS circuit 26, a clamp voltage Vcl is applied to the other main electrode of the clamp MOS transistor 34, and a clamp pulse φCL is applied to its gate electrode. A sample hold pulse φSH is applied to the gate electrode of the sample hold MOS transistor 35.

上記構成のＣＤＳ回路２６を差分回路として用い、順次供給されるノイズ成分と信号成分を使って相関二重サンプリングを行うことにより、信号成分に含まれるノイズ成分をキャンセルすることができる。特に、水平信号線１８には同一の経路を通してリセット−信号の順で出力され、ノイズ成分と信号成分の順次出力が得られるので、単位画素１１のＭＯＳトランジスタのＶｔｈバラツキのみならず、縦筋状の固定パターンノイズの原因となるリセットノイズ（いわゆるｋＴＣノイズ）をも抑圧できることになる。 By using the CDS circuit 26 having the above configuration as a difference circuit and performing correlated double sampling using sequentially supplied noise components and signal components, the noise components included in the signal components can be canceled. In particular, since the reset signal is output in the order of the reset signal through the same path to the horizontal signal line 18, the noise component and the signal component are sequentially output. Therefore, not only the Vth variation of the MOS transistor of the unit pixel 11 but also the vertical streak shape. The reset noise (so-called kTC noise) that causes the fixed pattern noise can be suppressed.

なお、本実施形態の変形例として、図２のタイミングチャートから明らかなように、ｎ列目の読み出しパルスφＣｎとｎ＋１列目のリセットパルスφＲｎ＋１を共用することができる。さらに、ｎ列目の水平走査パルスφＨｎとｎ＋１列目のリセットパルスφＲｎ＋１を共用するタイミングでも、上述した場合と同じ動作を得ることができる。 As a modification of the present embodiment, as apparent from the timing chart of FIG. 2, the read pulse φCn in the n-th column and the reset pulse φRn + 1 in the n + 1-th column can be shared. Further, the same operation as described above can be obtained at the timing of sharing the horizontal scanning pulse φHn in the nth column and the reset pulse φRn + 1 in the n + 1th column.

また、回路的には、選択用ＭＯＳトランジスタ１３と読み出し用ＭＯＳトランジスタ１４の配置を図１の逆にしても同様の動作を行うことが可能である。ただし、電荷蓄積を行っているフォトダイオード１２側に、１Ｈ（１水平期間）に１回ずつオン／オフを繰り返す読み出し用ＭＯＳトランジスタ１４を配置すると、暗電流の発生原因となる。したがって、図１に示すように、フォトダイオード１２側に選択用ＭＯＳトランジスタ１３を配置する方が、暗電流の発生を抑えることができるので好ましい。 Further, in terms of circuit, the same operation can be performed even if the arrangement of the selection MOS transistor 13 and the read MOS transistor 14 is reversed from that in FIG. However, if the read MOS transistor 14 that repeats on / off once every 1H (one horizontal period) is arranged on the side of the photodiode 12 that is storing electric charges, it causes dark current. Therefore, as shown in FIG. 1, it is preferable to dispose the selection MOS transistor 13 on the photodiode 12 side because generation of dark current can be suppressed.

また、図５のタイミングチャートに示すように、隣り合う垂直選択線を２本ずつ同時に駆動することにより、信号電荷の読み出し時に垂直方向における２画素分の信号電荷が垂直信号線１５上で足し合わされるため、インターレースに対応したフィールド読み出しを実現できる。具体的には、垂直走査パルスφＶを例えば、奇数フィールドでは…，φＶｍ−２とφＶｍ−１，φＶｍとφＶｍ＋１，φＶｍ＋２とφＶｍ＋３，…の組み合わせで、偶数フィールドでは組み合わせを変えて…，φＶｍ−１とφＶｍ，φＶｍ＋１とφＶｍ＋２，…の組み合わせで同時に発生させる。 Further, as shown in the timing chart of FIG. 5, by simultaneously driving two adjacent vertical selection lines, the signal charges for two pixels in the vertical direction are added on the vertical signal line 15 when reading the signal charges. Therefore, field reading corresponding to interlace can be realized. Specifically, the vertical scanning pulse φV is, for example, a combination of φVm−2 and φVm−1, φVm and φVm + 1, φVm + 2 and φVm + 3,... And φVm, φVm + 1, φVm + 2,...

ところで、上記実施形態においては、選択用ＭＯＳトランジスタ１３および読み出し用ＭＯＳトランジスタ１４の各ゲート電極１３ａ，１４ａが１層のゲート構造であることから、プロセス的には簡単であり、又工程数が少ないので安価であるという利点がある。 By the way, in the above embodiment, since the gate electrodes 13a and 14a of the selection MOS transistor 13 and the read MOS transistor 14 have a single-layer gate structure, the process is simple and the number of steps is small. Therefore, there is an advantage that it is inexpensive.

その反面、図３から明らかなように、これらゲート電極１３ａ，１４ａの間にｎ+ 拡散領域が入ってしまうため、期間ｄから期間ｅに移行するタイミングのときに、読み出し用ＭＯＳトランジスタ１４のゲート電極１４ａで発生するフィードスルーのバラツキに起因するノイズ成分が残ってしまう懸念がある。また、選択されていない行の画素で発生したオーバーフロー電荷が、この選択用ＭＯＳトランジスタ１３と読み出し用ＭＯＳトランジスタ１４の間に入り、スミア発生の原因となる懸念もある。 On the other hand, as is apparent from FIG. 3, an n + diffusion region enters between these gate electrodes 13a and 14a, so that the gate of the read MOS transistor 14 is at the timing of transition from period d to period e. There is a concern that a noise component due to variations in feedthrough generated in the electrode 14a may remain. Further, there is a concern that overflow charges generated in the pixels of the unselected row enter between the selection MOS transistor 13 and the read MOS transistor 14 and cause smear.

そこで、図６のポテンシャル図に示す第１実施形態の変形例に係る固体撮像素子では、選択用ＭＯＳトランジスタ１３および読み出し用ＭＯＳトランジスタ１４の各ゲート電極１３ａ，１４ａを２層のゲート電極からなるダブルゲート構造とし、隣接する部分をオーバーラップさせた構成を採っている。なお、同図において、期間ａ〜期間ｅは、図２のタイミングチャートにおける期間ａ〜期間ｅのポテンシャル状態を表しており、基本的な動作はR@３の場合と同じである。 Therefore, in the solid-state imaging device according to the modification of the first embodiment shown in the potential diagram of FIG. 6, each gate electrode 13a, 14a of the selection MOS transistor 13 and the read MOS transistor 14 is a double-layered gate electrode. A gate structure is adopted in which adjacent portions are overlapped. In the figure, period a to period e represent the potential states of period a to period e in the timing chart of FIG. 2, and the basic operation is the same as in the case of R @ 3.

このように、選択用ＭＯＳトランジスタ１３および読み出し用ＭＯＳトランジスタ１４の各ゲート電極１３ａ，１４ａの隣接部分をオーバーラップさせることにより、これらゲート電極１３ａ，１４ａ間に図３に示すようなｎ+ 拡散領域が生じないため、期間ｄから期間ｅに移行するタイミングのときに読み出し用ＭＯＳトランジスタ１４のゲート電極１４ａで発生するフィードスルーのバラツキに起因するノイズ成分をも完全に転送できることになる。 In this way, the adjacent portions of the gate electrodes 13a and 14a of the selection MOS transistor 13 and the read MOS transistor 14 are overlapped, whereby an n + diffusion region as shown in FIG. 3 is formed between the gate electrodes 13a and 14a. Therefore, the noise component due to the feed-through variation generated at the gate electrode 14a of the read MOS transistor 14 at the timing of shifting from the period d to the period e can be completely transferred.

したがって、この読み出し用ＭＯＳトランジスタ１４のゲート電極１４ａに起因するノイズが発生することはなくなる。また、フォトダイオード１２からオーバーフローした電荷は垂直信号線１５に接続されたｎ+ 拡散領域に直接入るために、信号電荷（画素信号）の読み出し直前に垂直信号線１５のリセットを行うことにより、スミアは１画素読み出し時間内に発生する電荷分のみに抑えられることになる。 Therefore, noise due to the gate electrode 14a of the read MOS transistor 14 is not generated. Further, since the charge overflowed from the photodiode 12 directly enters the n + diffusion region connected to the vertical signal line 15, the vertical signal line 15 is reset immediately before reading out the signal charge (pixel signal), thereby removing smear. Is limited to the amount of charge generated within one pixel readout time.

図７は、本発明の第２実施形態を示す概略構成図である。図７において、破線で囲まれた領域が単位画素５１を表している。この単位画素５１は、第１実施形態の場合と同様に、光電変換素子であるフォトダイオード（ＰＤ）５２と、画素を選択する選択用スイッチである選択用ＭＯＳトランジスタ５３と、フォトダイオード５２から信号電荷を読み出す読み出し用スイッチである読み出し用ＭＯＳトランジスタ５４とから構成され、行列状に２次元配置されている。 FIG. 7 is a schematic configuration diagram showing a second embodiment of the present invention. In FIG. 7, a region surrounded by a broken line represents the unit pixel 51. As in the case of the first embodiment, the unit pixel 51 includes a photodiode (PD) 52 that is a photoelectric conversion element, a selection MOS transistor 53 that is a selection switch for selecting a pixel, and a signal from the photodiode 52. It is composed of a read MOS transistor 54 that is a read switch for reading out charges, and is two-dimensionally arranged in a matrix.

この単位画素５１において、フォトダイオード５２のカソード電極と垂直信号線５５の間には、読み出し用ＭＯＳトランジスタ５４が接続されている。また、読み出し用ＭＯＳトランジスタ５４のゲート電極と読み出しパルス線５７の間には、選択用ＭＯＳトランジスタ５３が接続されている。この選択用ＭＯＳトランジスタ５３としては、例えばデプレッション型のものが用いられる。そして、選択用ＭＯＳトランジスタ５３のゲート電極は垂直選択線５６に接続されている。 In this unit pixel 51, a read MOS transistor 54 is connected between the cathode electrode of the photodiode 52 and the vertical signal line 55. A selection MOS transistor 53 is connected between the gate electrode of the read MOS transistor 54 and the read pulse line 57. For example, a depletion type transistor is used as the selection MOS transistor 53. The gate electrode of the selection MOS transistor 53 is connected to the vertical selection line 56.

垂直信号線５５の端部と水平信号線５８との間には、垂直信号線５５に読み出された信号電荷を電圧信号に変換するカラムアンプ５９と、このカラムアンプ５９の出力電圧を選択的に水平信号線５８に出力する水平選択用ＭＯＳトランジスタ６０が直列に接続されている。カラムアンプ５９には、キャパシタ６１と、垂直信号線５５をリセットするリセット用ＭＯＳトランジスタ６２が並列に接続されている。 Between the end of the vertical signal line 55 and the horizontal signal line 58, a column amplifier 59 for converting the signal charge read out to the vertical signal line 55 into a voltage signal, and the output voltage of this column amplifier 59 are selectively used. The horizontal selection MOS transistors 60 to be output to the horizontal signal line 58 are connected in series. The column amplifier 59 is connected in parallel with a capacitor 61 and a reset MOS transistor 62 for resetting the vertical signal line 55.

また、行選択のための垂直走査回路６３および列選択のための水平走査回路６４が設けられている。これら走査回路６３，６４は、例えばシフトレジスタによって構成される。そして、垂直走査回路６３から出力される垂直走査パルスφｍが垂直選択線５６に印加され、また水平走査回路６４から出力される読み出しパルスφＣｎが読み出しパルス線５７に、水平走査パルスφＨｎが水平選択用ＭＯＳトランジスタ６０のゲート電極に、リセットパルスφＲｎがリセット用ＭＯＳトランジスタ６２のゲート電極にそれぞれ印加される。水平信号線５８の出力端側には、水平出力アンプ６５を介して例えば図４に示す回路構成のＣＤＳ回路６６が差分回路として設けられている。 Further, a vertical scanning circuit 63 for selecting a row and a horizontal scanning circuit 64 for selecting a column are provided. These scanning circuits 63 and 64 are constituted by shift registers, for example. The vertical scanning pulse φm output from the vertical scanning circuit 63 is applied to the vertical selection line 56, the readout pulse φCn output from the horizontal scanning circuit 64 is applied to the readout pulse line 57, and the horizontal scanning pulse φHn is applied to the horizontal selection. The reset pulse φRn is applied to the gate electrode of the reset MOS transistor 62 to the gate electrode of the MOS transistor 60. On the output end side of the horizontal signal line 58, for example, a CDS circuit 66 having a circuit configuration shown in FIG.

次に、上記構成の第２実施形態に係る固体撮像素子の動作について、図８のタイミングチャートを用いて図９およびR@１０のポテンシャル図を参照しつつ説明する。なお、R@９および図１０から明らかなように、フォトダイオード５２は、ｎｐダイオードの表面側にｐ+ 層からなる正孔蓄積構造を付加したＨＡＤセンサ構成となっている。 Next, the operation of the solid-state imaging device according to the second embodiment having the above-described configuration will be described with reference to FIG. 9 and the potential diagram of R @ 10 using the timing chart of FIG. As is apparent from R @ 9 and FIG. 10, the photodiode 52 has a HAD sensor configuration in which a hole accumulation structure composed of a p + layer is added to the surface side of the np diode.

先ず、ｍ行目の垂直走査パルスφＶｍが“Ｌ”レベル状態にある期間ａでは、ｍ行目の画素５１の各々においてフォトダイオード５２に信号電荷が蓄積される一方、他の行の画素において信号電荷の読み出しが行われる。 First, in the period a in which the m-th row vertical scanning pulse φVm is in the “L” level state, signal charges are accumulated in the photodiodes 52 in each of the pixels 51 in the m-th row, while signals in the pixels in other rows are stored. The charge is read out.

次に、垂直走査パルスφＶｍが“Ｈ”レベルに遷移すると、ｍ行目の単位画素５１の選択用ＭＯＳトランジスタ５３がオン状態となる。この状態において、リセットパルスφＲｎが“Ｈ”レベルになると、リセット用ＭＯＳトランジスタ６２がオン状態となり、ｎ列目の垂直信号線５５がカラムアンプ６９の基準電位Ｖｂにリセットされる。そして、リセットパルスφＲｎが“Ｌ”レベルに遷移し、同時に水平走査パルスφＨｎが“Ｈ”レベルとなることで、水平選択用ＭＯＳトランジスタ６０がオン状態となり、先ずノイズ成分が水平信号線５８に出力される（期間ｂ）。 Next, when the vertical scanning pulse φVm transitions to the “H” level, the selection MOS transistor 53 of the unit pixel 51 in the m-th row is turned on. In this state, when the reset pulse φRn becomes “H” level, the reset MOS transistor 62 is turned on, and the vertical signal line 55 in the n-th column is reset to the reference potential Vb of the column amplifier 69. Then, the reset pulse φRn transits to the “L” level, and at the same time, the horizontal scanning pulse φHn becomes the “H” level, whereby the horizontal selection MOS transistor 60 is turned on. First, the noise component is output to the horizontal signal line 58. (Period b).

次いで、ｎ列目の読み出しパルスφＣｎが“Ｈ”レベルに遷移すると、既にオン状態にある選択用ＭＯＳトランジスタ５３を通じて読み出し用ＭＯＳトランジスタ５４のゲート電極に読み出しパルスφＣｎが印加される。これにより、フォトダイオード５２に蓄積されていた信号電荷が、読み出し用ＭＯＳトランジスタ５４を通してｎ列目の垂直信号線５５へ読み出される（期間ｃ）。 Next, when the read pulse φCn in the n-th column transitions to the “H” level, the read pulse φCn is applied to the gate electrode of the read MOS transistor 54 through the select MOS transistor 53 that is already in the on state. As a result, the signal charge accumulated in the photodiode 52 is read to the vertical signal line 55 in the nth column through the read MOS transistor 54 (period c).

続いて、垂直信号線５５につながるカラムアンプ５９からのフィードバックにより、垂直信号線５５はカラムアンプ５９の基準電位Ｖｂになり、信号に応じた電荷がキャパシタ６１に読み出される（期間ｄ）。そして、読み出しパルスφＣｎが“Ｌ”レベルに遷移することで、水平走査パルスφＨｎが“Ｌ”レベルに遷移するまでの期間ｅにおいて、信号成分が水平信号線５８に出力される。それと同時に、フォトダイオード６２では次の電荷蓄積が開始される。 Subsequently, by the feedback from the column amplifier 59 connected to the vertical signal line 55, the vertical signal line 55 becomes the reference potential Vb of the column amplifier 59, and the electric charge corresponding to the signal is read to the capacitor 61 (period d). The signal component is output to the horizontal signal line 58 during the period e until the horizontal scanning pulse φHn transitions to the “L” level due to the transition of the read pulse φCn to the “L” level. At the same time, the next charge accumulation is started in the photodiode 62.

上述した一連の動作により、第１実施形態の場合と同様に、ノイズ成分（ノイズレベル）と信号成分（信号レベル）の順次出力が水平信号線５８上に得られ、これらはさらに、水平出力アンプ６５を通してＣＤＳ回路６６に送られて、相関二重サンプリングによるノイズキャンセルが行われる。 Through the series of operations described above, as in the case of the first embodiment, sequential outputs of noise components (noise levels) and signal components (signal levels) are obtained on the horizontal signal line 58, and these are further output to a horizontal output amplifier. The signal is sent to the CDS circuit 66 through 65, and noise cancellation by correlated double sampling is performed.

特に、本実施形態においては、選択用ＭＯＳトランジスタ５３のソース、ドレインを通して読み出し用ＭＯＳトランジスタ５４のゲート電極に読み出しパルスφＣｎを与えるようにしているので、選択用ＭＯＳトランジスタ５３および読み出し用ＭＯＳトランジスタ５４のｋＴＣノイズの発生を抑えることができる。この場合には、選択用ＭＯＳトランジスタ５３および読み出し用ＭＯＳトランジスタ５４の各ゲート電極を１層のゲート電極で構成できることから、プロセス的には簡単で、又工程数が少なく安価であるという利点もある。 In particular, in this embodiment, since the read pulse φCn is applied to the gate electrode of the read MOS transistor 54 through the source and drain of the select MOS transistor 53, the selection MOS transistor 53 and the read MOS transistor 54 Generation of kTC noise can be suppressed. In this case, since each gate electrode of the selection MOS transistor 53 and the read MOS transistor 54 can be constituted by a single layer gate electrode, there is an advantage that the process is simple and the number of steps is small and inexpensive. .

また、選択用ＭＯＳトランジスタ５３としてデプレッション型ＭＯＳトランジスタを用いたことで、以下のような利点がある。 Further, the use of a depletion type MOS transistor as the selection MOS transistor 53 has the following advantages.

１Ｈに１回、図９の期間ａのタイミングで読み出し用ＭＯＳトランジスタ５４のゲート電極に０Ｖが印加される。これに対し、通常のエンハンスメント型ＭＯＳトランジスタを用いた場合は、信号電荷の蓄積期間では、図１１の期間ａに示すように、選択用ＭＯＳトランジスタ５３がオフ状態にあるので、読み出し用ＭＯＳトランジスタ５４のゲート電極に０Ｖが印加されない。したがって、１フィールド期間、読み出し用ＭＯＳトランジスタ５４は電位をホールドしておかなければならない。しかし、逆バイアスリーク電流や光の漏れ込みなどが大きいとゲートの電位がホールドできず、１フィールドの期間中で変化してしまう。 Once in 1H, 0V is applied to the gate electrode of the read MOS transistor 54 at the timing of period a in FIG. On the other hand, when a normal enhancement type MOS transistor is used, the selection MOS transistor 53 is in the OFF state in the signal charge accumulation period as shown in the period a of FIG. 0V is not applied to the gate electrode. Therefore, the read MOS transistor 54 must hold the potential for one field period. However, if the reverse bias leakage current or light leakage is large, the potential of the gate cannot be held and changes during one field period.

読み出し用ＭＯＳトランジスタ５４のポテンシャルの合わせ込みにより、読み出し用ＭＯＳトランジスタ５４がエンハンスメント型となっても、選択用ＭＯＳトランジスタ５３にデプレッション型を用いれば、図１０の期間ｆのタイミングで読み出し用ＭＯＳトランジスタ５４のゲート電極にプラスの電位がかかり、オーバーフロー動作が可能となる。その結果、ブルーミングを抑えられる。 Even if the read MOS transistor 54 becomes an enhancement type due to the matching of the potential of the read MOS transistor 54, if the depletion type is used for the selection MOS transistor 53, the read MOS transistor 54 at the timing of the period f in FIG. A positive potential is applied to the gate electrode, and overflow operation is possible. As a result, blooming can be suppressed.

なお、本実施形態では、選択用ＭＯＳトランジスタ５３としてデプレッション型ＭＯＳトランジスタを用いるとしたが、これに限定されるものではなく、上述した如きデプレッション型特有の効果は得られないものの、エンハンスメント型を用いた場合であっても、先述した本実施形態特有の効果を得ることは可能である。図１１およびR@１２に、選択用ＭＯＳトランジスタ５３としてエンハンスメント型ＭＯＳトランジスタを用いた場合のポテンシャル図を示す。 In the present embodiment, a depletion type MOS transistor is used as the selection MOS transistor 53. However, the present invention is not limited to this, and although an effect peculiar to the depletion type as described above cannot be obtained, an enhancement type is used. Even in such a case, it is possible to obtain the effects specific to the present embodiment described above. FIG. 11 and R @ 12 show potential diagrams when an enhancement type MOS transistor is used as the selection MOS transistor 53. FIG.

この第２実施形態に係る固体撮像素子の場合にも、第１実施形態に係る固体撮像素子の場合と同様に、図５のタイミングチャートに示すように、隣り合う垂直選択線を２本ずつ同時に駆動することにより、インターレースに対応したフィールド読み出しを実現できる。 Also in the case of the solid-state imaging device according to the second embodiment, as in the case of the solid-state imaging device according to the first embodiment, two adjacent vertical selection lines are simultaneously provided as shown in the timing chart of FIG. By driving, field readout corresponding to interlace can be realized.

本発明の第１実施形態を示す概略構成図である。It is a schematic structure figure showing a 1st embodiment of the present invention. 第１実施形態に係る動作説明のためのタイミングチャートである。4 is a timing chart for explaining operations according to the first embodiment. 第１実施形態に係る動作説明のためのポテンシャル図である。FIG. 6 is a potential diagram for explaining operations according to the first embodiment. ＣＤＳ回路の構成の一例を示す回路図である。It is a circuit diagram which shows an example of a structure of a CDS circuit. フィールド読み出しを行う場合のタイミングチャートである。It is a timing chart in the case of performing field reading. 第１実施形態の変形例に係る動作説明のためのポテンシャル図である。FIG. 10 is a potential diagram for explaining an operation according to a modified example of the first embodiment. 本発明の第２実施形態を示す概略構成図である。It is a schematic block diagram which shows 2nd Embodiment of this invention. 第２実施形態に係る動作説明のためのタイミングチャートである。It is a timing chart for explanation of operation concerning a 2nd embodiment. 第２実施形態に係る動作説明のためのポテンシャル図（その１）である。FIG. 10 is a potential diagram (part 1) for explaining operations according to the second embodiment. 第２実施形態に係る動作説明のためのポテンシャル図（その２）である。FIG. 11 is a potential diagram (part 2) for explaining operations according to the second embodiment. 第２実施形態の変形例のポテンシャル図（その１）である。It is the potential diagram (the 1) of the modification of 2nd Embodiment. 第２実施形態の変形例のポテンシャル図（その２）である。It is the potential diagram (the 2) of the modification of 2nd Embodiment. 従来例を示す回略構成図である。It is a schematic block diagram which shows a prior art example.

符号の説明Explanation of symbols

１１，５１…単位画素、１２，５２…フォトダイオード（光電変換素子）、１３，５３…選択用ＭＯＳトランジスタ、１４，５４…読み出し用ＭＯＳトランジスタ、１５，５５…垂直信号線、１６，５６…垂直選択線、１７，５７…読み出しパルス線、１８，５８…水平信号線、１９，５９…カラムアンプ、２０，６０…水平選択用ＭＯＳトランジスタ、２２，６２…リセット用ＭＯＳトランジスタ、２３，６３…垂直走査回路、２４，６４…水平走査回路、２６，６６…ＣＤＳ（相関二重サンプリング）回路 DESCRIPTION OF SYMBOLS 11,51 ... Unit pixel, 12, 52 ... Photodiode (photoelectric conversion element), 13, 53 ... Selection MOS transistor, 14, 54 ... Reading MOS transistor, 15, 55 ... Vertical signal line, 16, 56 ... Vertical Selection line 17, 57 ... Read pulse line, 18, 58 ... Horizontal signal line, 19, 59 ... Column amplifier, 20, 60 ... Horizontal selection MOS transistor, 22, 62 ... Reset MOS transistor, 23, 63 ... Vertical Scanning circuit, 24, 64 ... horizontal scanning circuit, 26, 66 ... CDS (correlated double sampling) circuit

Claims

入射光を光電変換しかつ光電変換によって得られた信号電荷を蓄積するＨＡＤセンサ構成のフォトダイオード、画素を選択する選択用スイッチおよび前記フォトダイオードから垂直信号線へ信号電荷を読み出す読み出し用スイッチを有する単位画素が行列状に２次元配置されてなる画素部と、
前記垂直信号線の各々に接続され、これら垂直信号線に読み出された信号電荷を電気信号に変換する複数の増幅手段と、
前記複数の増幅手段の各々に並列に接続され、前記垂直信号線を通して前記単位画素からくるノイズレベルを基準電位にリセットする複数のリセット手段と
を具備することを特徴とする固体撮像素子。 Photodiode having a HAD sensor configuration for photoelectrically converting incident light and accumulating signal charge obtained by photoelectric conversion, a selection switch for selecting a pixel, and a readout switch for reading signal charge from the photodiode to a vertical signal line A pixel portion in which unit pixels are two-dimensionally arranged in a matrix;
A plurality of amplifying means connected to each of the vertical signal lines and converting the signal charges read out to the vertical signal lines into electric signals;
A solid-state imaging device comprising: a plurality of reset means connected in parallel to each of the plurality of amplification means and resetting a noise level coming from the unit pixel to a reference potential through the vertical signal line.

前記選択用スイッチは選択用ＭＯＳトランジスタからなり、前記読み出し用スイッチは読み出し用ＭＯＳトランジスタからなり、
前記読み出し用ＭＯＳトランジスタのソースは前記光電変換素子に接続され、前記読み出し用ＭＯＳトランジスタのドレインは前記垂直信号線に接続され、
前記選択用ＭＯＳトランジスタは、一方の電極が前記読み出し用ＭＯＳトランジスタのゲート電極に接続され、他方の電極が読み出しパルス線に接続されている
ことを特徴とする請求項１記載の固体撮像素子。 The selection switch comprises a selection MOS transistor, the read switch comprises a read MOS transistor,
The source of the read MOS transistor is connected to the photoelectric conversion element, the drain of the read MOS transistor is connected to the vertical signal line,
2. The solid-state imaging device according to claim 1, wherein one electrode of the selection MOS transistor is connected to a gate electrode of the readout MOS transistor, and the other electrode is connected to a readout pulse line.

前記リセット手段は、１画素前の読み出しタイミング又は水平走査タイミングに同期して前記垂直信号線をリセットする
ことを特徴とする請求項１記載の固体撮像素子。 The solid-state imaging device according to claim 1, wherein the reset unit resets the vertical signal line in synchronization with a readout timing or a horizontal scanning timing before one pixel.

前記リセット手段は、前記フォトダイオードからの信号電荷の読み出し直前で前記垂直信号線をリセットする
ことを特徴とする請求項１記載の固体撮像素子。 The solid-state imaging device according to claim 1, wherein the reset unit resets the vertical signal line immediately before reading out signal charges from the photodiode.

入射光を光電変換しかつ光電変換によって得られた信号電荷を蓄積するＨＡＤセンサ構成のフォトダイオード、画素を選択する選択用スイッチおよび前記フォトダイオードから垂直信号線へ信号電荷を読み出す読み出し用スイッチを有する単位画素が行列状に２次元配置されてなる画素部と、前記垂直信号線の各々に接続され、これら垂直信号線に読み出された信号電荷を電気信号に変換する複数の増幅手段と、前記複数の増幅手段の各々に並列に接続され、前記垂直信号線を通して前記単位画素からくるノイズレベルを基準電位にリセットする複数のリセット手段とを具備する固体撮像素子において、
先ず前記リセット手段によって前記垂直信号線を通して前記単位画素からくるノイズレベルを基準電位にリセットしてそのリセットレベルを、次いで前記光電変換素子から前記垂直信号線に画素信号を読み出してその信号レベルを同一経路を経由して順次出力し、
しかる後前記リセットレベルと前記信号レベルの差分をとる
ことを特徴とする固体撮像素子の駆動方法。 Photodiode having a HAD sensor configuration for photoelectrically converting incident light and accumulating signal charge obtained by photoelectric conversion, a selection switch for selecting a pixel, and a readout switch for reading signal charge from the photodiode to a vertical signal line A plurality of amplifying means connected to each of the vertical signal lines and converting the signal charges read to the vertical signal lines into electric signals; In a solid-state imaging device comprising a plurality of reset means connected in parallel to each of a plurality of amplifying means and resetting a noise level coming from the unit pixel through the vertical signal line to a reference potential,
First, the reset means resets the noise level coming from the unit pixel through the vertical signal line to the reference potential by the reset means, and then reads the pixel level from the photoelectric conversion element to the vertical signal line, so that the signal level is the same. Sequentially output via the route,
Thereafter, the difference between the reset level and the signal level is taken. A method for driving a solid-state imaging device.

隣り合う垂直選択線２本ずつを同時に順次駆動し、かつ垂直信号線上で垂直方向における２画素分の信号電荷を混合する
ことを特徴とする請求項５記載の固体撮像素子の駆動方法。 6. The method of driving a solid-state imaging device according to claim 5, wherein two adjacent vertical selection lines are sequentially driven simultaneously, and signal charges for two pixels in the vertical direction are mixed on the vertical signal line.