JPH11307344A

JPH11307344A - 積層インダクタ

Info

Publication number: JPH11307344A
Application number: JP10109085A
Authority: JP
Inventors: Kuniaki Kiyosue; 邦昭清末; Sumio Tate; 純生楯; Kenzo Isosaki; 賢蔵磯▲さき▼
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-04-20
Filing date: 1998-04-20
Publication date: 1999-11-05
Anticipated expiration: 2018-04-20
Also published as: JP2956687B1

Abstract

(57)【要約】【課題】方向性が無く、しかもＱ値の大きな積層イン
ダクタを提供することを目的とする。【解決手段】素子体１中にコイル部４を埋設し、しか
もコイル部４に引出部５，６を接続し、その引出部５，
６は電極２，３と接合し、コイル部４の巻軸と電極が交
差する構成となっている。この時、素子体１の長さをＬ
１、引出部５，６の一方の長さをＬ５とした時にＬ５÷
Ｌ１≦０．１５とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高周波回路等を有
する電子機器に用いられる積層インダクタに関するもの
である。

【０００２】

【従来の技術】現在、高周波回路等に用いられているイ
ンダクタとしては、（１）積層パターンを用いてコイルを形成する積層イン
ダクタ（２）絶縁体や磁性体上に導電膜を形成し、その導電膜
にスパイラル状の溝を形成したチップインダクタ（３）巻線をコアに巻回したインダクタ等が一般に用いられている。

【０００３】電子機器の小型化によって、インダクタの
小型化や高特性等が求められてきており、様々な改良行
われている。

【０００４】特に、一度にたくさんの素子を製造するこ
とができ、特性的にもある程度安定した積層インダクタ
が注目されている。公知例としては、特開平９−１８６
０１７号公報等が知られている。

【０００５】

【発明が解決しようとする課題】しかしながら以上のよ
うな構成では、実装時に方向性が存在し、実装の仕方に
よって、特性が変化するという問題点があった。方向性
がない素子としては、前述の（２）（３）の様な形状の
素子が挙げられるが、これらの素子は、前述の様に生産
性やコストの面で不利である。

【０００６】本発明は、上記従来の課題を解決するもの
で、方向性がない積層インダクタを提供することを目的
とする。

【０００７】別の目的としては、Ｑ値の大きな積層イン
ダクタを提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明は、コイル部の巻
軸と電極が交差するような積層インダクタであって、素
子体の長さをＬ１とし、一対の引出部の内の一つの長さ
をＬ５としたときにＬ５÷Ｌ１≦０．１５とした。

【０００９】

【発明の実施の形態】請求項１記載の発明は、素子体
と、前記素子体中に埋設されたコイル部と、前記コイル
部と電気的に接続された一対の引出部と、前記素子体上
に設けられ前記引出部と電気的に接続された一対の電極
とを備え、前記コイル部の巻軸と前記電極が交差するよ
うな積層インダクタであって、素子体の長さをＬ１と
し、一対の引出部の内の一つの長さをＬ５としたときに
Ｌ５÷Ｌ１≦０．１５とした事によって、積層インダク
タを実装する際の方向性を無くすことができ、しかもＱ
値劣化を防止することが出来る。

【００１０】請求項２記載の発明は、請求項１におい
て、Ｌ５÷Ｌ１≦０．１０とした事によって、Ｑ値劣化
を更に抑制することが出来る。

【００１１】請求項３記載の発明は、請求項１におい
て、Ｌ５÷Ｌ１≦０．０５とした事によって、殆どＱ値
の劣化を起こすことはない。

【００１２】請求項４記載の発明は、請求項１〜３にお
いて、素子体を柱状とし、前記素子体の両端部と側面部
に電極を形成するとともに、前記側面部上における前記
電極の長さをＬ４としたときに、Ｌ４÷Ｌ１≦０．２５
とした事によって、実装性を向上させることができ、し
かも回路基板への実装密度を向上させることができる。

【００１３】請求項５記載の発明は、請求項１〜４にお
いて、引出部を設けるとともに、前記引出部を素子体表
面から段落ちさせて窪み部を設け、前記窪み部内に電極
を入り込ませた事によって、電極と引出部の接合強度を
向上させ、しかも良好な導通を得ることが出来る。

【００１４】請求項６記載の発明は、請求項１〜４にお
いて、引出部を設けるとともに、前記引出部を素子体表
面から突出させて電極と接触させた事によって、電極と
引出部の接合強度を向上させ、しかも良好な導通を得る
ことが出来る。

【００１５】請求項７記載の発明は、請求項１〜６にお
いて、シート上に導電層を形成した積層シートを積層し
てコイル部を作成した事によって、シートの枚数を調整
することによって、巻数を変化させることが出来るの
で、インダクタンス値を容易に変化させることができ
る。

【００１６】請求項８記載の発明は、請求項１〜７にお
いて、素子体を角柱状とし前記素子体の角部に面取りを
施した事によって、素子体のバリの発生やクラックの発
生を抑制することが出来る。

【００１７】請求項９記載の発明は、請求項８におい
て、面取りを０．０３ｍｍ以上とした事によって、確実
に素子体のバリの発生やクラックの発生を抑制すること
が出来る。

【００１８】請求項１０記載の発明は、請求項１〜９に
おいて、素子体１の長さＬ１，高さＬ２，幅Ｌ３とした
時、０．５ｍｍ≦Ｌ１≦１．７ｍｍ０．２ｍｍ≦Ｌ２≦０．９ｍｍ０．２ｍｍ≦Ｌ３≦０．９ｍｍとした事によって、積層インダクタの小型化及び強度を
ある程度保つことが出来る。

【００１９】以下、本発明におけるの実施の形態につい
て説明する。図１は本発明の一実施の形態における積層
インダクタを示す斜視図である。

【００２０】図１において、１は素子体で、素子体１中
にはコイル部（後述）が埋設されている。素子体１の両
端部には電極２，３がそれぞれ設けられている。電極
２，３はそれぞれ端面１ａ，１ｂ上及び側面１ｃの一部
に設けられている。

【００２１】素子体１の長さＬ１，高さＬ２，幅Ｌ３と
した下記の様な条件を満たすことが小型化，素子の強度
等にとって有利である。

【００２２】０．５ｍｍ≦Ｌ１≦１．７ｍｍ０．２ｍｍ≦Ｌ２≦０．９ｍｍ０．２ｍｍ≦Ｌ３≦０．９ｍｍ以上の様に素子体１のサイズを規定することによって、
回路基板等に素子を実装しても、回路基板における実装
面積を小さくすることができ、回路基板の小型化及びそ
の回路基板を搭載した電子機器の小型化薄型化を行うこ
とができる。

【００２３】また、以上のサイズに規定することによっ
て、コイル部の巻数をある程度確保することができ、イ
ンダクタンス値等が回路の特性にマッチさせることがで
きる。

【００２４】以上の様に構成された積層インダクタ素子
の特徴は、素子体１の中に埋設されたコイル部の軸と素
子体１の端面１ａ，１ｂに交わる事である（特に好まし
くは軸Ｚと端面１ａ，１ｂが略垂直に交わることであ
る）。この様な構成によって、４つの側面１ｃのいずれ
かの面を回路基板上に当接あるいは対向させても、積層
インダクタの特性の変化は極めて小さくなり、積層イン
ダクタ方向性を無くすことができ、実装性が向上する。

【００２５】なお、本実施の形態では、素子体１を角柱
状とし、しかもＬ２＝Ｌ３となるような構成としたの
で、実装性を更に向上させていたが、素子体１を円柱状
や更には断面正多角形状の角柱状とすることもできる。

【００２６】また、素子体の角部（側面１ｃと側面１ｃ
が交わる部分や端面１ａ，１ｂと側面が交わる部分等）
に面取りを施すことによって、素子体１のチッピングや
クラック等の発生を防止することができる。具体的な面
取りの度合いとしては、０．０３ｍｍ以上であることが
好ましく、面取りが０．０３ｍｍより小さいと、角部に
バリなどが発生し易くなり、素子体１の欠け等が発生す
る。

【００２７】更に、電極２，３それぞれの側面１ｃには
み出している部分のはみ出し長さＬ４は、素子体１の長
さＬ１を基準にしてＬ４÷Ｌ１≦０．２５とすることが
好ましい。Ｌ４÷Ｌ１が０．２５より大きいと、回路基
板上に素子体１を実装した際に素子体１の側方に大幅に
半田等の接合材がはみ出すことになり、実装密度を向上
させることができない。

【００２８】次に、コイル部について説明する。図２は
本発明の一実施の形態における積層インダクタを示す断
面図である。

【００２９】図２において、４はコイル部で、コイル部
４は素子体１の中に埋設されている。前述の様にコイル
部４の巻軸Ｚと素子体１の端面１ａ，１ｂ（あるいは電
極２，３）は交差するように（特に好ましくは略垂直に
交わるように）構成されている。また、コイル部４の両
端には引出部５，６がそれぞれ電気的接続され、引出部
５，６は電極２，３とそれぞれ接合している。コイル部
４は図３に示す様なシートを積層して構成されている。
図３において、７〜１０はそれぞれ積層シートで、積層
シート７〜１０は、基本的には誘電体材料，磁性材料，
絶縁材料等で構成されたシートの上に、銅，銀，金等の
導電性金属や導電性合金等の導電性材料をパターン形成
して導体層７ａ〜１０ａを形成したものである。

【００３０】具体的に説明すると、積層シート７〜１０
を積層するものであるが、巻数は、積層シート８，９を
交互に積層する数で決定される。例えば、積層シート８
上に積層シート９を導電層８ａと導電層９ａが直接対向
しない等に重ねる。導電層８ａと導電層９ａの導通させ
るために、ポイント８ｃとポイント９ｃを電気的に接続
させる。この時の接続の方法としては、例えば積層シー
ト９のポイント９ｃに裏面まで（導電層８のポイント８
ｃが露出するように）貫通する貫通孔を設け、この貫通
孔内に導電部材を設けて、ポイント８ｃとポイント９ｃ
を電気的に接続する。この様に、積層シート８と積層シ
ート９を積層することでコイル部４の一巻きを構成し、
コイル部４の巻数は上記２つの積層シート８，９を一つ
の組として、その組をいくつ積層するかで調整される。
そしてコイル部４の両端は、積層シート７，１０がそれ
ぞれ配設され、ポイント７ｂ，１０ｂはそれぞれ積層シ
ート８，９のいずれかと電気的に接続され、ポイント７
ｃ，１０ｃは引出部５，６のいずれかと接続される。

【００３１】また、図２に示す引出部５，６の長さＬ５
は素子体１の長さを基準として、０＜Ｌ５÷Ｌ１≦０．
１５（好ましくは０．１更に好ましくは０．０５）の条
件を満たすように構成することが好ましい。この条件を
満たすことによって、積層インダクタのＱ値を向上させ
ることが出来る。図４に示すように、Ｌ５÷Ｌ１が０．
１５以下であれば、積層インダクタとして充分なＱ値を
得ることができ、更には０．１以下であればＱ値の劣化
が１０％以内であるので、非常に高いＱ値を得ることが
でき、更には０．０５以下であれば殆どＱ値の劣化が発
生していない。図４に示すＡは、Ｌ１＝１．６ｍｍ、Ｌ
２＝Ｌ３＝０．８ｍｍの積層インダクタの場合で、Ｂ
は、Ｌ１＝１．０ｍｍ、Ｌ２＝Ｌ３＝０．５ｍｍの積層
インダクタの場合である。Ｌ５÷Ｌ１が０場合も存在
し、この場合は引出部５，６が存在しない実施の形態で
ある。この場合は、積層シート７〜１０を素子体１の端
面にむき出しにした状態で、そのむき出しになった積層
シート上に電極２，３を直接形成する。

【００３２】次に引出部５，６について説明する。図５
に示すように、引出部５，６は絶縁材料等で構成された
部材間に導電層１１を挟み込んだ積層シートを１枚若し
くは複数枚積層して構成される。

【００３３】また、図６に示すように引出部５，６の構
造として、一つのシートか若しくは複数のシートを積層
した積層体に貫通孔１２を形成しその貫通孔１２内に導
電材料を埋め込むか、貫通孔１２内の内壁に導電材料の
膜を形成する方法が考えられる。貫通孔１２はレーザ加
工等によって、形成される。

【００３４】次に引出部５，６と電極２，３の関係につ
いて説明する。図７に示すように、引出部５，６に素子
体１の端面から窪んだ部分を設け、この窪み部内に電極
２，３を入り込むように構成することによって、電極
２，３と引出部５，６との接合面積を広くして電極２，
３の密着強度を大きくすることができ、更には、電極
２，３と引出部５，６の接触面積を広くすることが出来
るので、電極２，３と引出部５，６間の導通を良好にす
ることができ、特性の劣化を防止できる（上記構造は、
図５、図６（貫通孔１２内に導電材料を重点する構造）
に示す構造に対応）。

【００３５】また図８に示すように、貫通孔１２内の内
壁に導電膜を形成することによって引出部５，６を構成
する場合には、貫通孔１２内に電極２，３の一部を入り
込ませる事によって、前述と同様に電極２，３の接合強
度及び良好な導通を得ることが出来る（上記構造は図６
に示す構造に対応）。

【００３６】更に図９に示すように、引出部５，６を素
子体１の端面から飛び出すように構成することによっ
て、上述と同様に接合強度及び良好な導通を得ることが
できる（上記構造は、図５、図６（貫通孔１２内に導電
材料を重点する構造）に示す構造に対応）。

【００３７】

【発明の効果】本発明は、コイル部の巻軸と電極が交差
するような積層インダクタであって、素子体の長さをＬ
１とし、一対の引出部の内の一つの長さをＬ５としたと
きにＬ５÷Ｌ１≦０．１５とした事によって、方向性を
持たずしかもＱ値が大きい等の優れた効果を得ることが
出来る。

【図面の簡単な説明】

【図１】本発明の一実施の形態における積層インダクタ
を示す斜視図

【図２】本発明の一実施の形態における積層インダクタ
を示す断面図

【図３】本発明の一実施の形態における積層インダクタ
を構成する積層シートを示す平面図

【図４】本発明の一実施の形態における積層インダクタ
のＬ５÷Ｌ１とＱ値の関係を示すグラフ

【図５】本発明の一実施の形態における積層インダクタ
の引出部を示す図

【図６】本発明の一実施の形態における積層インダクタ
の他の引出部を示す図

【図７】本発明の一実施の形態における積層インダクタ
を示す部分断面図

【図８】本発明の一実施の形態における積層インダクタ
を示す部分断面図

【図９】本発明の一実施の形態における積層インダクタ
を示す部分断面図

【符号の説明】

１素子体１ａ，１ｂ端面１ｃ側面２，３電極４コイル部５，６引出部７，８，９，１０積層シート７ａ，８ａ，９ａ，１０ａ導電層１１導電膜

Claims

【特許請求の範囲】

【請求項１】素子体と、前記素子体中に埋設されたコイ
ル部と、前記素子体中に埋設され前記コイル部と電気的
に接続された一対の引出部と、前記素子体上に設けられ
前記引出部と電気的に接続された一対の電極とを備え、
前記コイル部の巻軸と前記電極が交差するような積層イ
ンダクタであって、素子体の長さをＬ１とし、一対の引
出部の内の一つの長さをＬ５としたときにＬ５÷Ｌ１≦
０．１５とした事を特徴とする積層インダクタ。
【請求項２】Ｌ５÷Ｌ１≦０．１０とした事を特徴とす
る請求項１記載の積層インダクタ。
【請求項３】Ｌ５÷Ｌ１≦０．０５とした事を特徴とす
る請求項１記載の積層インダクタ。
【請求項４】素子体を柱状とし、前記素子体の両端部と
側面部に電極を形成するとともに、前記側面部上におけ
る前記電極の長さをＬ４としたときに、Ｌ４÷Ｌ１≦
０．２５とした事を特徴とする請求項１〜３いずれか１
記載の積層インダクタ。
【請求項５】引出部を設けるとともに、前記引出部を素
子体表面から段落ちさせて窪み部を設け、前記窪み部内
に電極を入り込ませた事を特徴とする請求項１〜４いず
れか１記載の積層インダクタ。
【請求項６】引出部を設けるとともに、前記引出部を素
子体表面から突出させて電極と接触させた事を特徴とす
る請求項１〜４いずれか１記載の積層インダクタ。
【請求項７】シート上に導電層を形成した積層シートを
積層してコイル部を作成した事を特徴とする請求項１〜
６いずれか１記載の積層インダクタ。
【請求項８】素子体を角柱状とし、前記素子体の角部に
面取りを施した事を特徴とする請求項１〜７いずれか１
記載の積層インダクタ。
【請求項９】面取りを０．０３ｍｍ以上とした事を特徴
とする請求項８記載の積層インダクタ。
【請求項１０】素子体１の長さＬ１，高さＬ２，幅Ｌ３
とした時、０．５ｍｍ≦Ｌ１≦１．７ｍｍ０．２ｍｍ≦Ｌ２≦０．９ｍｍ０．２ｍｍ≦Ｌ３≦０．９ｍｍとした事を特徴とする請求項１〜９いずれか１記載の積
層インダクタ。