JP2001126925A

JP2001126925A - 積層インダクタ

Info

Publication number: JP2001126925A
Application number: JP30932199A
Authority: JP
Inventors: Kuniaki Kiyosue; 邦昭清末; Hiromi Sakida; 広実崎田; Katsumi Sasaki; 勝美佐々木; Sumio Tate; 純生楯
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-10-29
Filing date: 1999-10-29
Publication date: 2001-05-11

Abstract

(57)【要約】【課題】実装性が向上し、しかもＱ値の大きな積層イ
ンダクタを提供することを目的とする。【解決手段】素子体１中にコイル部４を埋設し、しか
もコイル部４に引出部５，６を接続し、その引出部５，
６は電極２，３と接合し、コイル部４の巻軸Ｚと電極
２，３が交差する構成となっている。この時、コイル部
４の膜厚をＬ７とし、電極２，３の厚さをＬ６としたと
きに、１．５＜Ｌ６÷Ｌ７＜７．０とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高周波回路等を有
する電子機器に用いられる積層インダクタに関するもの
である。

【０００２】

【従来の技術】現在、高周波回路等に用いられているイ
ンダクタとしては、（１）積層パターンを用いてコイルを形成する積層イン
ダクタ（２）絶縁体や磁性体上に導電膜を形成し、その導電膜
にスパイラル状の溝を形成したチップインダクタ（３）巻線をコアに巻回したインダクタ等が一般に用いられている。

【０００３】電子機器の小型化によって、インダクタの
小型化や高特性等が求められてきており、様々な改良行
われている。

【０００４】特に、インダクタとして、シート上に半円
形等の導電パターンを形成した積層シートを複数積層し
たいわゆる積層インダクタにおいて、どの方向に実装し
ても特性の変化があまりない積層インダクタの開発が行
われている。先行例としては、特開平１１−２６２４１
号公報、特開平８−５５７２６号公報、特開平１０−９
２６９１号公報、特開平１１−２６０６４４号公報など
がある。

【０００５】

【発明が解決しようとする課題】しかしながら以上のよ
うな構成では、方向性の内積層インダクタにおいては、
インダクタ自他が非常に小型化されているために、回路
基板との接合の状態が悪くなったり、素子立ち現象が発
生したり、Ｑ値の劣化が発生したり等の不具合が生じて
いた。

【０００６】本発明は、上記従来の課題を解決するもの
で、方向性の影響が少ない積層インダクタにおいて、実
装性の向上する積層インダクタを提供することを目的と
している。

【０００７】別の目的としては、Ｑ値の大きな積層イン
ダクタを提供することを目的としている。

【０００８】

【課題を解決するための手段】本発明は、コイル部の巻
軸と電極が交差するような積層インダクタであって、コ
イル部の膜厚をＬ６とし、電極の厚さをＬ７としたとき
に、１．５＜Ｌ６÷Ｌ７＜７．０とした。

【０００９】

【発明の実施の形態】請求項１記載の発明は、素子体
と、前記素子体中に埋設されたコイル部と、前記素子体
中に埋設され前記コイル部と電気的に接続された一対の
引出部と、前記素子体の両端部に設けられ前記引出部と
電気的に接続された一対の電極とを備え、前記コイル部
の巻軸と前記電極が交差するような積層インダクタであ
って、コイル部の膜厚をＬ７とし、電極の厚さをＬ６と
したときに、１．５＜Ｌ６÷Ｌ７＜７．０とした事によ
って、Ｌ６÷Ｌ７が１．５以下であると、特に電極の厚
みが薄くならず、回路基板等の上に形成されたランドと
の接合強度が向上ししかもＬ６÷Ｌ７が７．０以上であ
ると、電極に丸みが生じ素子立ち現象が発生する確率が
高くなる。請求項２記載の発明は、素子体を柱状とし、
前記素子体の両端部と側面部に電極を形成するととも
に、前記側面部上における前記電極の長さをＬ４とした
ときに、Ｌ４÷Ｌ１≦０．２５とした事を特徴とする請
求項１記載の積層インダクタとする事によって、実装性
を向上させることができ、しかも回路基板への実装密度
を向上させることができる。請求項３記載の発明は、素
子体の側面に設けられた電極の突出量それぞれを２０μ
ｍ〜１２０μｍとした事を特徴とする請求項１記載の積
層インダクタとする事によって、更に、素子立ち現象を
抑えることができ、しかも回路基板などとの接合性を向
上させることができる。請求項４記載の発明は、素子体
の長さをＬ１とし、一対の引出部の内の一つの長さをＬ
５としたときにＬ５÷Ｌ１≦０．３とした事を特徴とす
る請求項１記載の積層インダクタとすることによって、
Ｌ５÷Ｌ１＞０．３とした場合に比較して、Ｑ値等の特
性を向上させることができる。請求項５記載の発明は、
電極は少なくとも耐食膜か接合膜の少なくとも一つを有
している事を特徴とする請求項１記載の積層インダクタ
とする事によって、電極にランドなどとの接合性を向上
させることができ、しかも電極の耐候性を向上させるこ
とができる。請求項６記載の発明は、シート上に導電層
を形成した積層シートを積層してコイル部を作成した事
を特徴とする請求項１記載の積層インダクタとする事に
よって、シートの枚数を調整することによって、巻数を
変化させることができるので、インダクタンス値を容易
に変化させることができる。

【００１０】以下、本発明におけるの実施の形態につい
て説明する。

【００１１】図１は本発明の一実施の形態における積層
インダクタを示す斜視図である。

【００１２】図１において、１は素子体で、素子体１中
にはコイル部（後述）が埋設されている。素子体１の両
端部には電極２，３がそれぞれ設けられている。電極
２，３はそれぞれ端面１ａ，１ｂ上及び側面１ｃの一部
に設けられている。

【００１３】素子体１の長さＬ１，高さＬ２，幅Ｌ３と
した下記の様な条件を満たすことが小型化，素子の強度
等にとって有利である。

【００１４】０．５ｍｍ≦Ｌ１≦１．７ｍｍ０．２ｍｍ≦Ｌ２≦０．９ｍｍ０．２ｍｍ≦Ｌ３≦０．９ｍｍ以上の様に素子体１のサイズを規定することによって、
回路基板等に素子を実装しても、回路基板における実装
面積を小さくすることができ、回路基板の小型化及びそ
の回路基板を搭載した電子機器の小型化薄型化を行うこ
とができる。

【００１５】また、以上のサイズに規定することによっ
て、コイル部の巻数をある程度確保することができ、イ
ンダクタンス値等が回路の特性にマッチさせることがで
きる。

【００１６】以上の様に構成された積層インダクタ素子
の特徴は、素子体１の中に埋設されたコイル部の軸と素
子体１の端面１ａ，１ｂに交わる事である（特に好まし
くは軸Ｚと端面１ａ，１ｂが略垂直に交わることであ
る）。この様な構成によって、４つの側面１ｃのいずれ
かの面を回路基板上に当接あるいは対向させても、積層
インダクタの特性の変化は極めて小さくなり、積層イン
ダクタ方向性を無くすことができ、実装性が向上する。

【００１７】なお、本実施の形態では、素子体１を角柱
状とし、しかもＬ２＝Ｌ３となるような構成としたの
で、実装性を更に向上させていたが、素子体１を円柱状
や更には断面正多角形状の角柱状とすることもできる。

【００１８】また、素子体の角部（側面１ｃと側面１ｃ
が交わる部分や端面１ａ，１ｂと側面が交わる部分等）
に面取りを施すことによって、素子体１のチッピングや
クラック等の発生を防止することができる。具体的な面
取りの度合いとしては、０．０３ｍｍ以上であることが
好ましく、面取りが０．０３ｍｍより小さいと、角部に
バリなどが発生し易くなり、素子体１の欠け等が発生す
る。

【００１９】更に、電極２，３それぞれの側面１ｃには
み出している部分のはみ出し長さＬ４は、素子体１の長
さＬ１を基準にしてＬ４÷Ｌ１≦０．２５とすることが
好ましい。Ｌ４÷Ｌ１が０．２５より大きいと、回路基
板上に素子体１を実装した際に素子体１の側方に大幅に
半田等の接合材がはみ出すことになり、実装密度を向上
させることができない。更に、Ｌ４÷Ｌ１が０．２５よ
り大きいと、電極２，３の間隔が狭くなり、回路基板な
どに実装したときに、電極２，３が短絡する可能性が強
くなる。なお、Ｌ４÷Ｌ１＝０というのは、端面１ａ，
１ｂのみに電極２，３がそれぞれ設けられていることを
示す。

【００２０】次に、コイル部について説明する。

【００２１】図２は本発明の一実施の形態における積層
インダクタを示す断面図である。

【００２２】図２において、４はコイル部で、コイル部
４は素子体１の中に埋設されている。前述の様にコイル
部４の巻軸Ｚと素子体１の端面１ａ，１ｂ（あるいは電
極２，３）は交差するように（特に好ましくは略垂直に
交わるように）構成されている。また、コイル部４の両
端には引出部５，６がそれぞれ電気的接続され、引出部
５，６は電極２，３とそれぞれ接合している。コイル部
４は図３に示す様なシートを積層して構成されている。
図３において、７〜１０はそれぞれ積層シートで、積層
シート７〜１０は、基本的には誘電体材料，磁性材料，
絶縁材料等で構成されたシートの上に、銅，銀，金等の
導電性金属や導電性合金等の導電性材料をパターン形成
して導体層７ａ〜１０ａを形成したものである。

【００２３】具体的に説明すると、積層シート７〜１０
を積層するものであるが、巻数は、積層シート８，９を
交互に積層する数で決定される。例えば、積層シート８
上に積層シート９を導電層８ａと導電層９ａが直接対向
しない等に重ねる。導電層８ａと導電層９ａの導通させ
るために、ポイント８ｃとポイント９ｃを電気的に接続
させる。この時の接続の方法としては、例えば積層シー
ト９のポイント９ｃに裏面まで（導電層８ａのポイント
８ｃが露出するように）貫通する貫通孔を設け、この貫
通孔内に導電部材を設けて、ポイント８ｃとポイント９
ｃを電気的に接続する。この様に、積層シート８と積層
シート９を積層することでコイル部４の一巻きを構成
し、コイル部４の巻数は上記２つの積層シート８，９を
一つの組として、その組をいくつ積層するかで調整され
る。そしてコイル部４の両端は、積層シート７，１０が
それぞれ配設され、ポイント７ｂ，１０ｂはそれぞれ積
層シート８，９のいずれかと電気的に接続され、ポイン
ト７ｃ，１０ｃは引出部５，６のいずれかと接続され
る。

【００２４】また、上記各導体層の厚みは、５μｍ〜１
５μｍとすることによって、良好な導電性を示し、しか
も小型化に適している。

【００２５】また、図２に示す引出部５，６の長さＬ５
は素子体１の長さを基準として、Ｌ５÷Ｌ１≦０．３
（好ましくは０．２更に好ましくは０．１５）の条件を
満たすように構成することが好ましい。この条件を満た
すことによって、積層インダクタのＱ値を向上させるこ
とが出来る。Ｌ５÷Ｌ１が０の場合も存在し、この場合
は引出部５，６が存在しない実施の形態である。この場
合は、積層シート７〜１０を素子体１の端面にむきだし
にした状態で、そのむき出しになった積層シート上に電
極２，３を直接形成する。

【００２６】次に引出部５，６について説明する。

【００２７】図４に示すように、引出部５，６は絶縁材
料等で構成された部材間に導電層１１を挟み込んだ積層
シートを１枚若しくは複数枚積層して構成される。

【００２８】また、図５に示すように引出部５，６の構
造として、一つのシートか若しくは複数のシートを積層
した積層体に貫通孔１２を形成しその貫通孔１２内に導
電材料を埋め込むか、貫通孔１２内の内壁に導電材料の
膜を形成する方法が考えられる。貫通孔１２はレーザ加
工等によって、形成される。

【００２９】次に引出部５，６と電極２，３の関係につ
いて説明する。

【００３０】図６に示すように、引出部５，６に素子体
１の端面から窪んだ部分を設け、この窪み部内に電極
２，３を入り込むように構成することによって、電極
２，３と引出部５，６との接合面積を広くして電極２，
３の密着強度を大きくすることができ、更には、電極
２，３と引出部５，６の接触面積を広くすることが出来
るので、電極２，３と引出部５，６間の導通を良好にす
ることができ、特性の劣化を防止できる（上記構造は、
図４、図５（貫通孔１２内に導電材料を重点する構造）
に示す構造に対応）。

【００３１】また図７に示すように、貫通孔１２内の内
壁に導電膜を形成することによって引出部５，６を構成
する場合には、貫通孔１２内に電極２，３の一部を入り
込ませる事によって、前述と同様に電極２，３の接合強
度及び良好な導通を得ることが出来る（上記構造は図５
に示す構造に対応）。

【００３２】更に図８に示すように、引出部５，６を素
子体１の端面から飛び出すように構成することによっ
て、上述と同様に接合強度及び良好な導通を得ることが
できる（上記構造は、図４、図５（貫通孔１２内に導電
材料を重点する構造）に示す構造に対応）。

【００３３】次に電極２，３とコイル部４の関係につい
て説明する。

【００３４】図２において、コイル部４を構成する導電
層の膜厚をＬ７とし、電極２，３のそれぞれの膜厚をＬ
６とすると、１．５＜Ｌ６÷Ｌ７＜７．０とした。この
構成によって、例えばＬ＆÷Ｌ７が１．５以下である
と、端面１ａ，１ｂにおける電極２，３の突出量が小さ
くなり、ランドなどとの接合がうまくいかず接合不良を
起こす確率が非常に高くなり、Ｌ６÷Ｌ７が７．０以上
であると、電極の角部に丸みが生じることになり、素子
立ち現象の発生確率が非常に高くなる。

【００３５】本実施の形態では、一般にコイル部４の導
電層の膜厚Ｌ７を厚くすることは、素子体の外形が大き
くなり、素子体１の重量も大きくなる傾向にあり、更に
は、素子体を小型化しようとすると、コイル部４の導電
層の膜厚を薄くする傾向にあることに着目し、上記Ｌ６
÷Ｌ７の関係を規定した。

【００３６】具体的には、導電層の膜厚Ｌ７を７μｍと
した場合（ケース１）には、電極２，３のそれぞれの厚
みＬ６は１０．５μｍ〜４９μｍに設定する必要があ
る。この様に設定することで、上記作用効果を得ること
ができる。また、導電層の膜厚Ｌ７を１２μｍとした場
合（ケース２）に、電極２，３の厚みＬ６は１８μｍ〜
８４μｍとする。すなわち、一般的にケース１の場合
は、ケース２の場合に比較して素子体１の形状が小さく
できるので、電極２，３の膜厚は、最低でも１０．５μ
ｍあれば、十分な電極の突出量を得ることができ、回路
基板等との接合強度を向上させることができる。なお、
ケース２の場合、最低膜厚をケース１の場合と同じよう
に、１０．５μｍとすると、一般的にケース２はケース
１よりも素子体１の大きさが大きいので、電極２，３は
端面１ａ，１ｂから十分な突出量を確保することができ
ず、十分な接合強度を得ることはできない。

【００３７】反対に、ケース１の場合、電極２，３それ
ぞれの膜厚Ｌ６をケース２の場合の最大膜厚８４μｍと
すると、電極２，３に丸みが生じ、しかもケース２の場
合に比較してケース１は素子体の大きさが小さく、軽量
であるので、素子立ち現象が顕著に表れる。

【００３８】なお、前述のコイル部４を構成する導電層
の厚みＬ７は、少なくとも異なる５地点の厚みの平均で
あり、電極２，３の厚みも同様に少なくとも５地点の厚
みの平均である。

【００３９】また、電極２において少なくとも異なる５
地点の膜厚の平均と、電極３において少なくとも異なる
５地点の膜厚の平均が異なった場合には、双方の膜厚の
平均値を加算して、２で割ったものをＬ６とする。

【００４０】次に電極２，３について説明する。

【００４１】電極２，３それぞれにおける素子体１の側
面上の突出量Ｐ１は２０〜１２０μｍとする方が好まし
い。突出量が２０μｍ以下であると、接合性が悪くな
り、実装性があまり向上せず、しかも素子立ち現象が発
生する確率が高くなり、１２０μｍを超えると、膜付け
時間が長くなり、生産性が悪くなる。

【００４２】又、具体的電極２，３の構造としては、例
えば、銀などの導電性材料のペーストを焼き付けて構成
したり、また、焼き付けた導電部の上にニッケルなどの
耐食性を有する耐食膜を設けたり、或いは導電部の上か
ら耐食膜の上に半田や鉛フリー半田などで構成された接
合膜を設けても良い。

【００４３】電極２，３としては、・導電材料を焼き付け等で形成した導電部のみ・導電部の上に接合膜を設ける・導電部の上に接合膜を設ける・導電部の上に耐食膜を設け、更にその上に接合膜を設
ける等の具体的構造が挙げられる。

【００４４】

【発明の効果】本発明は、コイル部の巻軸と電極が交差
するような積層インダクタであって、コイル部の膜厚を
Ｌ６とし、電極の厚さをＬ７としたときに、１．５＜Ｌ
６÷Ｌ７＜７．０とした事によって、実装性などを向上
することができる。又Ｌ６÷Ｌ７が１．５以下である
と、特に電極の厚みが薄くならず、回路基板等の上に形
成されたランドとの接合強度が向上ししかもＬ６÷Ｌ７
が７．０以上であると、電極に丸みが生じ素子立ち現象
が発生する確率が高くなる。

【図面の簡単な説明】

【図１】本発明の一実施の形態における積層インダクタ
を示す斜視図

【図２】本発明の一実施の形態における積層インダクタ
を示す断面図

【図３】本発明の一実施の形態における積層インダクタ
を構成する積層シートを示す平面図

【図４】本発明の一実施の形態における積層インダクタ
の引出部を示す図

【図５】本発明の一実施の形態における積層インダクタ
の他の引出部を示す図

【図６】本発明の一実施の形態における積層インダクタ
を示す部分断面図

【図７】本発明の一実施の形態における積層インダクタ
を示す部分断面図

【図８】本発明の一実施の形態における積層インダクタ
を示す部分断面図

【符号の説明】

１素子体１ａ，１ｂ端面１ｃ側面２，３電極４コイル部５，６引出部７，８，９，１０積層シート７ａ，８ａ，９ａ，１０ａ導電層１１導電膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者佐々木勝美大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者楯純生大阪府門真市大字門真1006番地松下電器産業株式会社内Ｆターム(参考） 5E043 AA09 AB09 5E070 AA01 AB01 AB06 AB10 BA12 CB13 CB17 CB18 CB20 DB02 EA01 EB03

Claims

【特許請求の範囲】

【請求項１】素子体と、前記素子体中に埋設されたコイ
ル部と、前記素子体中に埋設され前記コイル部と電気的
に接続された一対の引出部と、前記素子体の両端部に設
けられ前記引出部と電気的に接続された一対の電極とを
備え、前記コイル部の巻軸と前記電極が交差するような
積層インダクタであって、コイル部の膜厚をＬ７とし、
電極の厚さをＬ６としたときに、１．５＜Ｌ６÷Ｌ７＜
７．０とした事を特徴とする積層インダクタ。
【請求項２】素子体を柱状とし、前記素子体の両端部と
側面部に電極を形成するとともに、前記側面部上におけ
る前記電極の長さをＬ４としたときに、Ｌ４÷Ｌ１≦
０．２５とした事を特徴とする請求項１記載の積層イン
ダクタ。
【請求項３】素子体の側面に設けられた電極の突出量そ
れぞれを２０μｍ〜１２０μｍとした事を特徴とする請
求項１記載の積層インダクタ。
【請求項４】素子体の長さをＬ１とし、一対の引出部の
内の一つの長さをＬ５としたときにＬ５÷Ｌ１≦０．３
とした事を特徴とする請求項１記載の積層インダクタ。
【請求項５】電極は少なくとも耐食膜か接合膜の少なく
とも一つを有している事を特徴とする請求項１記載の積
層インダクタ。
【請求項６】シート上に導電層を形成した積層シートを
積層してコイル部を作成した事を特徴とする請求項１記
載の積層インダクタ。