JPH0658989A - 配線基板のショート検出試験方法 - Google Patents
配線基板のショート検出試験方法Info
- Publication number
- JPH0658989A JPH0658989A JP4212561A JP21256192A JPH0658989A JP H0658989 A JPH0658989 A JP H0658989A JP 4212561 A JP4212561 A JP 4212561A JP 21256192 A JP21256192 A JP 21256192A JP H0658989 A JPH0658989 A JP H0658989A
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Abstract
(57)【要約】
【目的】本発明は配線基板のショート検出方法に関し、
ショート検査を容易にすることを目的とする。 【構成】受端整合終端形LSI1と送端整合終端形LS
I2が混在して搭載された配線基板3の配線ショートを
検出する配線基板のショート検出試験方法であって、受
端整合終端形LSI1の終端抵抗4にプロービングパッ
ド5を設け、前記プロービングパッド5から所定の電圧
VTESTを印加して、この時流れる電流を計測し、該電流
値によりショートの有無を検出するように構成する。
ショート検査を容易にすることを目的とする。 【構成】受端整合終端形LSI1と送端整合終端形LS
I2が混在して搭載された配線基板3の配線ショートを
検出する配線基板のショート検出試験方法であって、受
端整合終端形LSI1の終端抵抗4にプロービングパッ
ド5を設け、前記プロービングパッド5から所定の電圧
VTESTを印加して、この時流れる電流を計測し、該電流
値によりショートの有無を検出するように構成する。
Description
【0001】
【産業上の利用分野】本発明は、配線基板のショート検
出試験方法に関するものである。近年、コンピュータ等
の情報処理装置用実装基板においては、LSIの多ピン
化とピンの高密度化に伴って、基板の配線密度とヴィア
ホール密度の改善への要求が高くなってきている。
出試験方法に関するものである。近年、コンピュータ等
の情報処理装置用実装基板においては、LSIの多ピン
化とピンの高密度化に伴って、基板の配線密度とヴィア
ホール密度の改善への要求が高くなってきている。
【0002】このようなニーズに応えるために、例えば
セラミック基板上にポリイミド絶縁層を介して薄膜回路
を形成し、高密度な配線とヴィアホール密度を実現可能
とした薄膜配線基板の実用化が進行している。
セラミック基板上にポリイミド絶縁層を介して薄膜回路
を形成し、高密度な配線とヴィアホール密度を実現可能
とした薄膜配線基板の実用化が進行している。
【0003】しかし、配線の微細化によって、単位長当
たりの配線抵抗が大きくるために、従来使用されていた
配線の受端における整合終端方式の伝送方式は出力レベ
ルの極端な低下によって採用することができない。
たりの配線抵抗が大きくるために、従来使用されていた
配線の受端における整合終端方式の伝送方式は出力レベ
ルの極端な低下によって採用することができない。
【0004】そこで、送端において整合終端し、受端は
開放する、送端整合終端形の伝送方式を採用されること
があり、この送端整合終端形のLSIと従来の受端整合
終端形のLSIが混在して搭載される配線基板3のショ
ート検出試験を効率的に行う試験方法が求められてい
る。
開放する、送端整合終端形の伝送方式を採用されること
があり、この送端整合終端形のLSIと従来の受端整合
終端形のLSIが混在して搭載される配線基板3のショ
ート検出試験を効率的に行う試験方法が求められてい
る。
【0005】
【従来の技術】ECL受端整合終端形出力回路を図4
(a)に、ECL送端整合形出力回路を図4(b)に、
これら送端整合終端形のLSI2と、受端整合終端形の
LSI1が混在して搭載される配線基板3を図5に示
す。
(a)に、ECL送端整合形出力回路を図4(b)に、
これら送端整合終端形のLSI2と、受端整合終端形の
LSI1が混在して搭載される配線基板3を図5に示
す。
【0006】受端整合終端形出力回路において、エミッ
タを共通としてカレントスイッチを構成する複数のトラ
ンジスタTR1、TR2・・のコレクタの出力には、エ
ミッタフォロワ回路TREFが接続され、終端抵抗4が接
続された配線パターン12に接続される。
タを共通としてカレントスイッチを構成する複数のトラ
ンジスタTR1、TR2・・のコレクタの出力には、エ
ミッタフォロワ回路TREFが接続され、終端抵抗4が接
続された配線パターン12に接続される。
【0007】一方、送端整合形出力回路において、上記
エミッタフォロワトランジスタTREFのエミッタにコレ
クタが、ベースが図示しない内蔵の基準電圧発生回路に
接続されるエミッタフォロワトランジスタTREF2が追
加され、LSI出力は、内蔵の終端抵抗4を経て配線パ
ターン12に接続される。
エミッタフォロワトランジスタTREFのエミッタにコレ
クタが、ベースが図示しない内蔵の基準電圧発生回路に
接続されるエミッタフォロワトランジスタTREF2が追
加され、LSI出力は、内蔵の終端抵抗4を経て配線パ
ターン12に接続される。
【0008】以上の受端整合終端形のLSIと、送端整
合終端形のLSIが混在して搭載される配線基板3にお
けるショートの有無の確認は、先ず、両LSIの出力論
理レベルを相違させておいて、例えば送端整合終端形の
出力ピン6をプローブし、その論理レベルにより行うこ
とが可能である。
合終端形のLSIが混在して搭載される配線基板3にお
けるショートの有無の確認は、先ず、両LSIの出力論
理レベルを相違させておいて、例えば送端整合終端形の
出力ピン6をプローブし、その論理レベルにより行うこ
とが可能である。
【0009】図5に示す例は、送端整合終端形のLSI
の出力論理レベルを”L”に、受端整合終端形のLSI
の出力論理レベルを”H”にした場合の判定方法を示す
もので、この状態において、送端整合終端形のLSIの
出力が”L”なら、配線ショートがないこととなり、”
H”なら、配線ショートが確認できる。
の出力論理レベルを”L”に、受端整合終端形のLSI
の出力論理レベルを”H”にした場合の判定方法を示す
もので、この状態において、送端整合終端形のLSIの
出力が”L”なら、配線ショートがないこととなり、”
H”なら、配線ショートが確認できる。
【0010】
【発明が解決しようとする課題】しかし、上述した従来
例においては、ショート検出をするためには、測定対象
のLSIを互いに異なる出力論理レベルにセットする必
要があり、試験に膨大な工数を必要とするという欠点を
有するものであった。
例においては、ショート検出をするためには、測定対象
のLSIを互いに異なる出力論理レベルにセットする必
要があり、試験に膨大な工数を必要とするという欠点を
有するものであった。
【0011】本発明は、以上の欠点を解消すべくなされ
たものであって、簡単にショート検出試験を行うことの
できる配線基板のショート検出試験方法を提供すること
を目的とする。
たものであって、簡単にショート検出試験を行うことの
できる配線基板のショート検出試験方法を提供すること
を目的とする。
【0012】
【課題を解決するための手段】本発明によれば上記目的
は、実施例に対応する図1に示すように、受端整合終端
形LSI1と送端整合終端形LSI2が混在して搭載さ
れた配線基板3の配線ショートを検出する配線基板のシ
ョート検出試験方法であって、受端整合終端形LSI1
の終端抵抗4にプロービングパッド5を設け、前記プロ
ービングパッド5から所定の電圧VTESTを印加して、こ
の時流れる電流を計測し、該電流値によりショートの有
無を検出する配線基板のショート検出試験方法を提供す
ることにより達成される。
は、実施例に対応する図1に示すように、受端整合終端
形LSI1と送端整合終端形LSI2が混在して搭載さ
れた配線基板3の配線ショートを検出する配線基板のシ
ョート検出試験方法であって、受端整合終端形LSI1
の終端抵抗4にプロービングパッド5を設け、前記プロ
ービングパッド5から所定の電圧VTESTを印加して、こ
の時流れる電流を計測し、該電流値によりショートの有
無を検出する配線基板のショート検出試験方法を提供す
ることにより達成される。
【0013】また、図2に示すように、前記送端整合終
端形LSI2には、”H”レベル電位より高電位の基準
電位VREFと出力ピン6の電位とを比較し、LSI2外
部に比較結果を出力するコンパレータ7が組み込まれ、
前記プロービングパッド5に前記基準電位VREFよりや
や高電位の電圧VTESTを印加してコンパレータ7からの
出力を記録し、該コンパレータ7からの出力に基づいて
ショート箇所を特定する配線基板のショート検出試験方
法を構成することも可能である。
端形LSI2には、”H”レベル電位より高電位の基準
電位VREFと出力ピン6の電位とを比較し、LSI2外
部に比較結果を出力するコンパレータ7が組み込まれ、
前記プロービングパッド5に前記基準電位VREFよりや
や高電位の電圧VTESTを印加してコンパレータ7からの
出力を記録し、該コンパレータ7からの出力に基づいて
ショート箇所を特定する配線基板のショート検出試験方
法を構成することも可能である。
【0014】さらに、図3に示すように、受端整合終端
形LSI1には、動作モードと検査モードとを切り替え
る切替スイッチ8を備え、かつ、検査モードにおいて電
流の流れを検出する電流検出回路9が設けられ、該電流
検出回路9からの出力の有無により配線間のショートを
検出する配線基板のショート検出試験方法を構成するこ
ともでき、この場合、前記電流検出回路9は、各出力ピ
ン6、6・・に対応して複数設けられ、かつ、各出力ピ
ン6に対応する電流検出回路9からの出力をデコーダ1
0を介して出力し、該デコーダ10の出力からショート
ピンを特定することもでき、前記電流検出回路9は、モ
ード選択信号SMによりON/OFFされ、エミッタが
出力端子に接続されるとともに、コレクタにコレクタ抵
抗が接続されたスイッチングトランジスタTRSと、前
記スイッチングトランジスタTRSのコレクタ出力と基
準電位VREFとを比較するコンパレータ11とから構成
することも可能である。
形LSI1には、動作モードと検査モードとを切り替え
る切替スイッチ8を備え、かつ、検査モードにおいて電
流の流れを検出する電流検出回路9が設けられ、該電流
検出回路9からの出力の有無により配線間のショートを
検出する配線基板のショート検出試験方法を構成するこ
ともでき、この場合、前記電流検出回路9は、各出力ピ
ン6、6・・に対応して複数設けられ、かつ、各出力ピ
ン6に対応する電流検出回路9からの出力をデコーダ1
0を介して出力し、該デコーダ10の出力からショート
ピンを特定することもでき、前記電流検出回路9は、モ
ード選択信号SMによりON/OFFされ、エミッタが
出力端子に接続されるとともに、コレクタにコレクタ抵
抗が接続されたスイッチングトランジスタTRSと、前
記スイッチングトランジスタTRSのコレクタ出力と基
準電位VREFとを比較するコンパレータ11とから構成
することも可能である。
【0015】
【作用】本発明において、受端整合終端形LSI1の終
端抵抗4には、プロービングパッド5が設けられ、ショ
ート検出は、該プロービングパッド5に所定の電圧VTE
STを印加して行なわれる。プロービングパッド5への検
査電圧VTESTの印加により、配線にショート箇所がある
場合には、電流が送端整合終端形LSI2側に流れ、シ
ョートがない場合には、電流は流れない。
端抵抗4には、プロービングパッド5が設けられ、ショ
ート検出は、該プロービングパッド5に所定の電圧VTE
STを印加して行なわれる。プロービングパッド5への検
査電圧VTESTの印加により、配線にショート箇所がある
場合には、電流が送端整合終端形LSI2側に流れ、シ
ョートがない場合には、電流は流れない。
【0016】したがって、プロービングパッド5に検査
電圧VTESTを印加し、電流が流れるか否かを検査するだ
けで、回路ショートが検出される。
電圧VTESTを印加し、電流が流れるか否かを検査するだ
けで、回路ショートが検出される。
【0017】
【実施例】以下、本発明の望ましい実施例を添付図面に
基づいて詳細に説明する。図1に本発明の第1の実施例
を示す。同図において、2は送端整合終端形のLSI、
1は受端整合終端形のLSI、12は配線基板3内の配
線パターンである。なお、上記LSI1、2は、出力段
のみが示されており、具体的構成は、図4に示したとも
のと同様である。
基づいて詳細に説明する。図1に本発明の第1の実施例
を示す。同図において、2は送端整合終端形のLSI、
1は受端整合終端形のLSI、12は配線基板3内の配
線パターンである。なお、上記LSI1、2は、出力段
のみが示されており、具体的構成は、図4に示したとも
のと同様である。
【0018】受端整合終端形のLSI1に接続される配
線パターン12は終端抵抗4が接続されてインピーダン
ス整合が取られており、該終端抵抗4の近傍にプロービ
ングパッド5が形成されている。また、ショート検出試
験に際しては、終端抵抗4はオープン状態とされる。
線パターン12は終端抵抗4が接続されてインピーダン
ス整合が取られており、該終端抵抗4の近傍にプロービ
ングパッド5が形成されている。また、ショート検出試
験に際しては、終端抵抗4はオープン状態とされる。
【0019】この状態において、上記LSI1、2間の
ショートを検出するために、先ず、外部電源13からプ
ロービングパッド5に対してVOHよりやや越える電圧V
TESTを印加し、その時の電流値を測定する。
ショートを検出するために、先ず、外部電源13からプ
ロービングパッド5に対してVOHよりやや越える電圧V
TESTを印加し、その時の電流値を測定する。
【0020】この時、配線パターン12間がショートし
ていなければ、電流が流れることはない。また、ショー
トしている場合には、送端整合終端形のLSIの出力ピ
ン6が定電流源14でドライブされているために、図1
において矢印で示すように、最大ISTの電流が流れるこ
ととなり、この電流値を観測することによりショーとの
有無が検査される。
ていなければ、電流が流れることはない。また、ショー
トしている場合には、送端整合終端形のLSIの出力ピ
ン6が定電流源14でドライブされているために、図1
において矢印で示すように、最大ISTの電流が流れるこ
ととなり、この電流値を観測することによりショーとの
有無が検査される。
【0021】図2に本発明の第2の実施例を示す。この
実施例において、送端整合終端形のLSI2は、コンパ
レータ7を備える。このコンパレータ7の反転入力端子
には、LSIの”H”レベルの出力レベルよりやや高電
位の電位が基準電位VREFとして印加され、非反転入力
端子は、LSIの出力ピン6と内蔵の終端抵抗4との間
に接続される。さらに、コンパレータ7の出力は、LS
I2に設けた観測ピン14に出力される。
実施例において、送端整合終端形のLSI2は、コンパ
レータ7を備える。このコンパレータ7の反転入力端子
には、LSIの”H”レベルの出力レベルよりやや高電
位の電位が基準電位VREFとして印加され、非反転入力
端子は、LSIの出力ピン6と内蔵の終端抵抗4との間
に接続される。さらに、コンパレータ7の出力は、LS
I2に設けた観測ピン14に出力される。
【0022】かかる構成の下、配線パターン12、12
間のショートは以下の手順で観測される。すなわち、先
ず、外部電源13からプロービングパッド5に対して、
上記基準電位VREFよりやや高い電位を印加する。この
状態において、配線パターン12間のショートがない場
合には、送端整合終端形のLSIの出力が”H”レベル
であっても、コンパレータ7の基準電位VREFは、これ
よりやや高い電位のために、コンパレータ7の出力は、
反転状態のままに維持される。
間のショートは以下の手順で観測される。すなわち、先
ず、外部電源13からプロービングパッド5に対して、
上記基準電位VREFよりやや高い電位を印加する。この
状態において、配線パターン12間のショートがない場
合には、送端整合終端形のLSIの出力が”H”レベル
であっても、コンパレータ7の基準電位VREFは、これ
よりやや高い電位のために、コンパレータ7の出力は、
反転状態のままに維持される。
【0023】これに対し、配線パターン12間にショー
トがある場合には、コンパレータ7の非反転入力端子に
は外部電源13の出力電位が印加されることとなり、該
電位は基準電位VREFより高電位なために、コンパレー
タ7の出力は非反転方向に反転する。
トがある場合には、コンパレータ7の非反転入力端子に
は外部電源13の出力電位が印加されることとなり、該
電位は基準電位VREFより高電位なために、コンパレー
タ7の出力は非反転方向に反転する。
【0024】これら各出力ピン6からのコンパレータ7
の出力は、図示しない記憶装置において記憶され、すべ
てのプロービングパッド5に検査電圧VTESTを印加した
後、記憶装置の内容を確認し、コンパレータ7出力が反
転しているビットに対応する出力ピン6を特定すること
により、ショート箇所の特定がなされる。
の出力は、図示しない記憶装置において記憶され、すべ
てのプロービングパッド5に検査電圧VTESTを印加した
後、記憶装置の内容を確認し、コンパレータ7出力が反
転しているビットに対応する出力ピン6を特定すること
により、ショート箇所の特定がなされる。
【0025】図3に本発明の第3の実施例を示す。この
実施例において、受端整合終端形LSI1には、ショー
ト電流検出回路9と、デコーダ10とが内蔵されてい
る。ショート電流検出回路9は、電源ラインLVと出力
ピン6との間に挿入されるスイッチングトランジスタT
RS(切替スイッチ8)と、このスイッチングトランジ
スタTRSのコレクタ電位と基準電位VREFとを比較する
コンパレータ11とからなり、スイッチングトランジス
タTRSのベースには、通常動作モードと検査モードと
を切り替えるためのモード選択信号SMが入力される。
実施例において、受端整合終端形LSI1には、ショー
ト電流検出回路9と、デコーダ10とが内蔵されてい
る。ショート電流検出回路9は、電源ラインLVと出力
ピン6との間に挿入されるスイッチングトランジスタT
RS(切替スイッチ8)と、このスイッチングトランジ
スタTRSのコレクタ電位と基準電位VREFとを比較する
コンパレータ11とからなり、スイッチングトランジス
タTRSのベースには、通常動作モードと検査モードと
を切り替えるためのモード選択信号SMが入力される。
【0026】すなわち、受端整合終端形LSI1は、通
常動作モードにおいて、スイッチングトランジスタTR
Sのベースに、該スイッチングトランジスタTRSを”O
FF“させる電位のモード選択信号SMが入力され、出
力端子には、出力トランジスタTREFのエミッタ出力電
位が出力され、検査モードにおいては、モード選択信号
SMによりスイッチングトランジスタTRSは”ON“さ
れ、コレクタ電位がコンパレータ11に出力される。
常動作モードにおいて、スイッチングトランジスタTR
Sのベースに、該スイッチングトランジスタTRSを”O
FF“させる電位のモード選択信号SMが入力され、出
力端子には、出力トランジスタTREFのエミッタ出力電
位が出力され、検査モードにおいては、モード選択信号
SMによりスイッチングトランジスタTRSは”ON“さ
れ、コレクタ電位がコンパレータ11に出力される。
【0027】一方、コンパレータ11の基準電位VREF
は、上記スイッチングトランジスタTRSのコレクタ抵
抗による電圧降下値よりやや高い値とされている。ま
た、これらショート電流検出回路9は、受端整合終端形
LSI1の各出力ピン6に対応して複数個設けられてお
り、各ショート電流検出回路9のコンパレータ11の出
力は、デコーダ10に供給される。
は、上記スイッチングトランジスタTRSのコレクタ抵
抗による電圧降下値よりやや高い値とされている。ま
た、これらショート電流検出回路9は、受端整合終端形
LSI1の各出力ピン6に対応して複数個設けられてお
り、各ショート電流検出回路9のコンパレータ11の出
力は、デコーダ10に供給される。
【0028】したがってこの実施例において、先ず、受
端整合終端形LSI1のモードを検査モードに切り替え
た状態で運用すると、配線パターン12のショートがな
い状態では、スイッチングトランジスタTRSのコレク
タ電位は電源レベルと同一となり、コンパレータ11か
らデコーダ10には、”1“が出力される。これに対
し、配線パターン12のショートがある部位において
は、スイッチングトランジスタTRSにショート電流が
流れるために、コレクタ電位は基準電位VREFより低く
なり、コンパレータ11からデコーダ10には、”0
“が出力される。
端整合終端形LSI1のモードを検査モードに切り替え
た状態で運用すると、配線パターン12のショートがな
い状態では、スイッチングトランジスタTRSのコレク
タ電位は電源レベルと同一となり、コンパレータ11か
らデコーダ10には、”1“が出力される。これに対
し、配線パターン12のショートがある部位において
は、スイッチングトランジスタTRSにショート電流が
流れるために、コレクタ電位は基準電位VREFより低く
なり、コンパレータ11からデコーダ10には、”0
“が出力される。
【0029】以上の後、デコーダ10出力を観察する
と、ビット列の内、”0“が出力されているピンが接続
されている配線パターン12をショート部位として特定
することができる。
と、ビット列の内、”0“が出力されているピンが接続
されている配線パターン12をショート部位として特定
することができる。
【0030】
【発明の効果】以上の説明から明らかなように、本発明
によれば、送端整合終端形のLSIと、受端整合終端形
のLSIが混在して搭載される回路基板へのショート試
験を容易に行うことができる。
によれば、送端整合終端形のLSIと、受端整合終端形
のLSIが混在して搭載される回路基板へのショート試
験を容易に行うことができる。
【図1】本発明の実施例を示す図である。
【図2】本発明の第2の実施例を示す図である。
【図3】本発明の第3の実施例を示す図である。
【図4】整合終端形式を示す図で、(a)は受端整合終
端形のLSIの出力回路を、(b)は送端整合終端形の
LSIの出力回路を示す。
端形のLSIの出力回路を、(b)は送端整合終端形の
LSIの出力回路を示す。
【図5】従来例を示す図である。
1 受端整合終端形LSI 2 送端整合終端形LSI 3 配線基板 4 終端抵抗 5 プロービングパッド 6 出力ピン 7 コンパレータ 8 切替スイッチ 9 電流検出回路 10 デコーダ 11 コンパレータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/66 E 8406−4M 23/12 301 Z 9355−4M
Claims (5)
- 【請求項1】受端整合終端形LSI(1)と送端整合終端
形LSI(2)が混在して搭載された配線基板(3)の配線
ショートを検出する配線基板のショート検出試験方法で
あって、 受端整合終端形LSI(1)の終端抵抗(4)にプロービン
グパッド(5)を設け、 前記プロービングパッド(5)から所定の電圧(VTEST)を
印加して、この時流れる電流を計測し、該電流値により
ショートの有無を検出する配線基板のショート検出試験
方法。 - 【請求項2】前記送端整合終端形LSI(2)には、”
H”レベル電位より高電位の基準電位(VREF)と出力ピ
ン(6)の電位とを比較し、LSI(2)外部に比較結果を
出力するコンパレータ(7)が組み込まれ、 前記プロービングパッド(5)に前記基準電位(VREF)よ
りやや高電位の電圧(VTEST)を印加してコンパレータ
(7)からの出力を記録し、 該コンパレータ(7)からの出力に基づいてショート箇所
を特定する配線基板のショート検出試験方法。 - 【請求項3】前記受端整合終端形LSI(1)には、動作
モードと検査モードとを切り替える切替スイッチ(8)を
備え、かつ、検査モードにおいて電流の流れを検出する
電流検出回路(9)が設けられ、 該電流検出回路(9)からの出力の有無により配線間のシ
ョートを検出する配線基板のショート検出試験方法。 - 【請求項4】前記電流検出回路(9)は、各出力ピン
(6、6・・)に対応して複数設けられ、かつ、各出力ピ
ン(6)に対応する電流検出回路(9)からの出力をデコー
ダ(10)を介して出力し、該デコーダ(10)の出力から
ショートピンを特定する請求項3記載の配線基板のショ
ート検出試験方法。 - 【請求項5】前記電流検出回路(9)は、モード選択信号
(SM)によりON/OFFされ、エミッタが出力端子に
接続されるとともに、コレクタにコレクタ抵抗が接続さ
れたスイッチングトランジスタ(TRS)と、 前記スイッチングトランジスタ(TRS)のコレクタ出力
と基準電位(VREF)とを比較するコンパレータ(11)と
からなる請求項または4記載の配線基板のショート検出
試験方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4212561A JPH0658989A (ja) | 1992-08-10 | 1992-08-10 | 配線基板のショート検出試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4212561A JPH0658989A (ja) | 1992-08-10 | 1992-08-10 | 配線基板のショート検出試験方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0658989A true JPH0658989A (ja) | 1994-03-04 |
Family
ID=16624739
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4212561A Withdrawn JPH0658989A (ja) | 1992-08-10 | 1992-08-10 | 配線基板のショート検出試験方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0658989A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6343498B1 (en) | 1999-10-29 | 2002-02-05 | Denso Corporation | Physical quantity sensor having fault detection function |
KR101103806B1 (ko) * | 2010-01-20 | 2012-01-06 | 한전케이피에스 주식회사 | BOD Card 점검 장치 및 점검 방법 |
WO2014200375A1 (en) | 2013-06-09 | 2014-12-18 | Active Space Technologies, Actividades Aeroespaciais, Lda. | Method and system for monitoring electrical wire aging |
CN112630621A (zh) * | 2020-12-16 | 2021-04-09 | 北京集创北方科技股份有限公司 | 一种引脚短路检测电路及检测方法 |
-
1992
- 1992-08-10 JP JP4212561A patent/JPH0658989A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6343498B1 (en) | 1999-10-29 | 2002-02-05 | Denso Corporation | Physical quantity sensor having fault detection function |
KR101103806B1 (ko) * | 2010-01-20 | 2012-01-06 | 한전케이피에스 주식회사 | BOD Card 점검 장치 및 점검 방법 |
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CN112630621A (zh) * | 2020-12-16 | 2021-04-09 | 北京集创北方科技股份有限公司 | 一种引脚短路检测电路及检测方法 |
CN112630621B (zh) * | 2020-12-16 | 2023-04-28 | 北京集创北方科技股份有限公司 | 一种引脚短路检测电路及检测方法 |
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