JPH0658989A - 配線基板のショート検出試験方法 - Google Patents
配線基板のショート検出試験方法Info
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- JPH0658989A JPH0658989A JP4212561A JP21256192A JPH0658989A JP H0658989 A JPH0658989 A JP H0658989A JP 4212561 A JP4212561 A JP 4212561A JP 21256192 A JP21256192 A JP 21256192A JP H0658989 A JPH0658989 A JP H0658989A
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Abstract
(57)【要約】
【目的】本発明は配線基板のショート検出方法に関し、
ショート検査を容易にすることを目的とする。 【構成】受端整合終端形ＬＳＩ１と送端整合終端形ＬＳ
Ｉ２が混在して搭載された配線基板３の配線ショートを
検出する配線基板のショート検出試験方法であって、受
端整合終端形ＬＳＩ１の終端抵抗４にプロービングパッ
ド５を設け、前記プロービングパッド５から所定の電圧
ＶTESTを印加して、この時流れる電流を計測し、該電流
値によりショートの有無を検出するように構成する。
ショート検査を容易にすることを目的とする。 【構成】受端整合終端形ＬＳＩ１と送端整合終端形ＬＳ
Ｉ２が混在して搭載された配線基板３の配線ショートを
検出する配線基板のショート検出試験方法であって、受
端整合終端形ＬＳＩ１の終端抵抗４にプロービングパッ
ド５を設け、前記プロービングパッド５から所定の電圧
ＶTESTを印加して、この時流れる電流を計測し、該電流
値によりショートの有無を検出するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、配線基板のショート検
出試験方法に関するものである。近年、コンピュータ等
の情報処理装置用実装基板においては、ＬＳＩの多ピン
化とピンの高密度化に伴って、基板の配線密度とヴィア
ホール密度の改善への要求が高くなってきている。
出試験方法に関するものである。近年、コンピュータ等
の情報処理装置用実装基板においては、ＬＳＩの多ピン
化とピンの高密度化に伴って、基板の配線密度とヴィア
ホール密度の改善への要求が高くなってきている。
【０００２】このようなニーズに応えるために、例えば
セラミック基板上にポリイミド絶縁層を介して薄膜回路
を形成し、高密度な配線とヴィアホール密度を実現可能
とした薄膜配線基板の実用化が進行している。
セラミック基板上にポリイミド絶縁層を介して薄膜回路
を形成し、高密度な配線とヴィアホール密度を実現可能
とした薄膜配線基板の実用化が進行している。
【０００３】しかし、配線の微細化によって、単位長当
たりの配線抵抗が大きくるために、従来使用されていた
配線の受端における整合終端方式の伝送方式は出力レベ
ルの極端な低下によって採用することができない。
たりの配線抵抗が大きくるために、従来使用されていた
配線の受端における整合終端方式の伝送方式は出力レベ
ルの極端な低下によって採用することができない。
【０００４】そこで、送端において整合終端し、受端は
開放する、送端整合終端形の伝送方式を採用されること
があり、この送端整合終端形のＬＳＩと従来の受端整合
終端形のＬＳＩが混在して搭載される配線基板３のショ
ート検出試験を効率的に行う試験方法が求められてい
る。
開放する、送端整合終端形の伝送方式を採用されること
があり、この送端整合終端形のＬＳＩと従来の受端整合
終端形のＬＳＩが混在して搭載される配線基板３のショ
ート検出試験を効率的に行う試験方法が求められてい
る。
【０００５】
【従来の技術】ＥＣＬ受端整合終端形出力回路を図４
（ａ）に、ＥＣＬ送端整合形出力回路を図４（ｂ）に、
これら送端整合終端形のＬＳＩ２と、受端整合終端形の
ＬＳＩ１が混在して搭載される配線基板３を図５に示
す。
（ａ）に、ＥＣＬ送端整合形出力回路を図４（ｂ）に、
これら送端整合終端形のＬＳＩ２と、受端整合終端形の
ＬＳＩ１が混在して搭載される配線基板３を図５に示
す。
【０００６】受端整合終端形出力回路において、エミッ
タを共通としてカレントスイッチを構成する複数のトラ
ンジスタＴＲ１、ＴＲ２・・のコレクタの出力には、エ
ミッタフォロワ回路ＴＲEFが接続され、終端抵抗４が接
続された配線パターン１２に接続される。
タを共通としてカレントスイッチを構成する複数のトラ
ンジスタＴＲ１、ＴＲ２・・のコレクタの出力には、エ
ミッタフォロワ回路ＴＲEFが接続され、終端抵抗４が接
続された配線パターン１２に接続される。
【０００７】一方、送端整合形出力回路において、上記
エミッタフォロワトランジスタＴＲEFのエミッタにコレ
クタが、ベースが図示しない内蔵の基準電圧発生回路に
接続されるエミッタフォロワトランジスタＴＲEF2が追
加され、ＬＳＩ出力は、内蔵の終端抵抗４を経て配線パ
ターン１２に接続される。
エミッタフォロワトランジスタＴＲEFのエミッタにコレ
クタが、ベースが図示しない内蔵の基準電圧発生回路に
接続されるエミッタフォロワトランジスタＴＲEF2が追
加され、ＬＳＩ出力は、内蔵の終端抵抗４を経て配線パ
ターン１２に接続される。
【０００８】以上の受端整合終端形のＬＳＩと、送端整
合終端形のＬＳＩが混在して搭載される配線基板３にお
けるショートの有無の確認は、先ず、両ＬＳＩの出力論
理レベルを相違させておいて、例えば送端整合終端形の
出力ピン６をプローブし、その論理レベルにより行うこ
とが可能である。
合終端形のＬＳＩが混在して搭載される配線基板３にお
けるショートの有無の確認は、先ず、両ＬＳＩの出力論
理レベルを相違させておいて、例えば送端整合終端形の
出力ピン６をプローブし、その論理レベルにより行うこ
とが可能である。
【０００９】図５に示す例は、送端整合終端形のＬＳＩ
の出力論理レベルを”Ｌ”に、受端整合終端形のＬＳＩ
の出力論理レベルを”Ｈ”にした場合の判定方法を示す
もので、この状態において、送端整合終端形のＬＳＩの
出力が”Ｌ”なら、配線ショートがないこととなり、”
Ｈ”なら、配線ショートが確認できる。
の出力論理レベルを”Ｌ”に、受端整合終端形のＬＳＩ
の出力論理レベルを”Ｈ”にした場合の判定方法を示す
もので、この状態において、送端整合終端形のＬＳＩの
出力が”Ｌ”なら、配線ショートがないこととなり、”
Ｈ”なら、配線ショートが確認できる。
【００１０】
【発明が解決しようとする課題】しかし、上述した従来
例においては、ショート検出をするためには、測定対象
のＬＳＩを互いに異なる出力論理レベルにセットする必
要があり、試験に膨大な工数を必要とするという欠点を
有するものであった。
例においては、ショート検出をするためには、測定対象
のＬＳＩを互いに異なる出力論理レベルにセットする必
要があり、試験に膨大な工数を必要とするという欠点を
有するものであった。
【００１１】本発明は、以上の欠点を解消すべくなされ
たものであって、簡単にショート検出試験を行うことの
できる配線基板のショート検出試験方法を提供すること
を目的とする。
たものであって、簡単にショート検出試験を行うことの
できる配線基板のショート検出試験方法を提供すること
を目的とする。
【００１２】
【課題を解決するための手段】本発明によれば上記目的
は、実施例に対応する図１に示すように、受端整合終端
形ＬＳＩ１と送端整合終端形ＬＳＩ２が混在して搭載さ
れた配線基板３の配線ショートを検出する配線基板のシ
ョート検出試験方法であって、受端整合終端形ＬＳＩ１
の終端抵抗４にプロービングパッド５を設け、前記プロ
ービングパッド５から所定の電圧ＶTESTを印加して、こ
の時流れる電流を計測し、該電流値によりショートの有
無を検出する配線基板のショート検出試験方法を提供す
ることにより達成される。
は、実施例に対応する図１に示すように、受端整合終端
形ＬＳＩ１と送端整合終端形ＬＳＩ２が混在して搭載さ
れた配線基板３の配線ショートを検出する配線基板のシ
ョート検出試験方法であって、受端整合終端形ＬＳＩ１
の終端抵抗４にプロービングパッド５を設け、前記プロ
ービングパッド５から所定の電圧ＶTESTを印加して、こ
の時流れる電流を計測し、該電流値によりショートの有
無を検出する配線基板のショート検出試験方法を提供す
ることにより達成される。
【００１３】また、図２に示すように、前記送端整合終
端形ＬＳＩ２には、”Ｈ”レベル電位より高電位の基準
電位ＶREFと出力ピン６の電位とを比較し、ＬＳＩ２外
部に比較結果を出力するコンパレータ７が組み込まれ、
前記プロービングパッド５に前記基準電位ＶREFよりや
や高電位の電圧ＶTESTを印加してコンパレータ７からの
出力を記録し、該コンパレータ７からの出力に基づいて
ショート箇所を特定する配線基板のショート検出試験方
法を構成することも可能である。
端形ＬＳＩ２には、”Ｈ”レベル電位より高電位の基準
電位ＶREFと出力ピン６の電位とを比較し、ＬＳＩ２外
部に比較結果を出力するコンパレータ７が組み込まれ、
前記プロービングパッド５に前記基準電位ＶREFよりや
や高電位の電圧ＶTESTを印加してコンパレータ７からの
出力を記録し、該コンパレータ７からの出力に基づいて
ショート箇所を特定する配線基板のショート検出試験方
法を構成することも可能である。
【００１４】さらに、図３に示すように、受端整合終端
形ＬＳＩ１には、動作モードと検査モードとを切り替え
る切替スイッチ８を備え、かつ、検査モードにおいて電
流の流れを検出する電流検出回路９が設けられ、該電流
検出回路９からの出力の有無により配線間のショートを
検出する配線基板のショート検出試験方法を構成するこ
ともでき、この場合、前記電流検出回路９は、各出力ピ
ン６、６・・に対応して複数設けられ、かつ、各出力ピ
ン６に対応する電流検出回路９からの出力をデコーダ１
０を介して出力し、該デコーダ１０の出力からショート
ピンを特定することもでき、前記電流検出回路９は、モ
ード選択信号ＳMによりＯＮ／ＯＦＦされ、エミッタが
出力端子に接続されるとともに、コレクタにコレクタ抵
抗が接続されたスイッチングトランジスタＴＲSと、前
記スイッチングトランジスタＴＲSのコレクタ出力と基
準電位ＶREFとを比較するコンパレータ１１とから構成
することも可能である。
形ＬＳＩ１には、動作モードと検査モードとを切り替え
る切替スイッチ８を備え、かつ、検査モードにおいて電
流の流れを検出する電流検出回路９が設けられ、該電流
検出回路９からの出力の有無により配線間のショートを
検出する配線基板のショート検出試験方法を構成するこ
ともでき、この場合、前記電流検出回路９は、各出力ピ
ン６、６・・に対応して複数設けられ、かつ、各出力ピ
ン６に対応する電流検出回路９からの出力をデコーダ１
０を介して出力し、該デコーダ１０の出力からショート
ピンを特定することもでき、前記電流検出回路９は、モ
ード選択信号ＳMによりＯＮ／ＯＦＦされ、エミッタが
出力端子に接続されるとともに、コレクタにコレクタ抵
抗が接続されたスイッチングトランジスタＴＲSと、前
記スイッチングトランジスタＴＲSのコレクタ出力と基
準電位ＶREFとを比較するコンパレータ１１とから構成
することも可能である。
【００１５】
【作用】本発明において、受端整合終端形ＬＳＩ１の終
端抵抗４には、プロービングパッド５が設けられ、ショ
ート検出は、該プロービングパッド５に所定の電圧ＶTE
STを印加して行なわれる。プロービングパッド５への検
査電圧ＶTESTの印加により、配線にショート箇所がある
場合には、電流が送端整合終端形ＬＳＩ２側に流れ、シ
ョートがない場合には、電流は流れない。
端抵抗４には、プロービングパッド５が設けられ、ショ
ート検出は、該プロービングパッド５に所定の電圧ＶTE
STを印加して行なわれる。プロービングパッド５への検
査電圧ＶTESTの印加により、配線にショート箇所がある
場合には、電流が送端整合終端形ＬＳＩ２側に流れ、シ
ョートがない場合には、電流は流れない。
【００１６】したがって、プロービングパッド５に検査
電圧ＶTESTを印加し、電流が流れるか否かを検査するだ
けで、回路ショートが検出される。
電圧ＶTESTを印加し、電流が流れるか否かを検査するだ
けで、回路ショートが検出される。
【００１７】
【実施例】以下、本発明の望ましい実施例を添付図面に
基づいて詳細に説明する。図１に本発明の第１の実施例
を示す。同図において、２は送端整合終端形のＬＳＩ、
１は受端整合終端形のＬＳＩ、１２は配線基板３内の配
線パターンである。なお、上記ＬＳＩ１、２は、出力段
のみが示されており、具体的構成は、図４に示したとも
のと同様である。
基づいて詳細に説明する。図１に本発明の第１の実施例
を示す。同図において、２は送端整合終端形のＬＳＩ、
１は受端整合終端形のＬＳＩ、１２は配線基板３内の配
線パターンである。なお、上記ＬＳＩ１、２は、出力段
のみが示されており、具体的構成は、図４に示したとも
のと同様である。
【００１８】受端整合終端形のＬＳＩ１に接続される配
線パターン１２は終端抵抗４が接続されてインピーダン
ス整合が取られており、該終端抵抗４の近傍にプロービ
ングパッド５が形成されている。また、ショート検出試
験に際しては、終端抵抗４はオープン状態とされる。
線パターン１２は終端抵抗４が接続されてインピーダン
ス整合が取られており、該終端抵抗４の近傍にプロービ
ングパッド５が形成されている。また、ショート検出試
験に際しては、終端抵抗４はオープン状態とされる。
【００１９】この状態において、上記ＬＳＩ１、２間の
ショートを検出するために、先ず、外部電源１３からプ
ロービングパッド５に対してＶOHよりやや越える電圧Ｖ
TESTを印加し、その時の電流値を測定する。
ショートを検出するために、先ず、外部電源１３からプ
ロービングパッド５に対してＶOHよりやや越える電圧Ｖ
TESTを印加し、その時の電流値を測定する。
【００２０】この時、配線パターン１２間がショートし
ていなければ、電流が流れることはない。また、ショー
トしている場合には、送端整合終端形のＬＳＩの出力ピ
ン６が定電流源１４でドライブされているために、図１
において矢印で示すように、最大ＩSTの電流が流れるこ
ととなり、この電流値を観測することによりショーとの
有無が検査される。
ていなければ、電流が流れることはない。また、ショー
トしている場合には、送端整合終端形のＬＳＩの出力ピ
ン６が定電流源１４でドライブされているために、図１
において矢印で示すように、最大ＩSTの電流が流れるこ
ととなり、この電流値を観測することによりショーとの
有無が検査される。
【００２１】図２に本発明の第２の実施例を示す。この
実施例において、送端整合終端形のＬＳＩ２は、コンパ
レータ７を備える。このコンパレータ７の反転入力端子
には、ＬＳＩの”Ｈ”レベルの出力レベルよりやや高電
位の電位が基準電位ＶREFとして印加され、非反転入力
端子は、ＬＳＩの出力ピン６と内蔵の終端抵抗４との間
に接続される。さらに、コンパレータ７の出力は、ＬＳ
Ｉ２に設けた観測ピン１４に出力される。
実施例において、送端整合終端形のＬＳＩ２は、コンパ
レータ７を備える。このコンパレータ７の反転入力端子
には、ＬＳＩの”Ｈ”レベルの出力レベルよりやや高電
位の電位が基準電位ＶREFとして印加され、非反転入力
端子は、ＬＳＩの出力ピン６と内蔵の終端抵抗４との間
に接続される。さらに、コンパレータ７の出力は、ＬＳ
Ｉ２に設けた観測ピン１４に出力される。
【００２２】かかる構成の下、配線パターン１２、１２
間のショートは以下の手順で観測される。すなわち、先
ず、外部電源１３からプロービングパッド５に対して、
上記基準電位ＶREFよりやや高い電位を印加する。この
状態において、配線パターン１２間のショートがない場
合には、送端整合終端形のＬＳＩの出力が”Ｈ”レベル
であっても、コンパレータ７の基準電位ＶREFは、これ
よりやや高い電位のために、コンパレータ７の出力は、
反転状態のままに維持される。
間のショートは以下の手順で観測される。すなわち、先
ず、外部電源１３からプロービングパッド５に対して、
上記基準電位ＶREFよりやや高い電位を印加する。この
状態において、配線パターン１２間のショートがない場
合には、送端整合終端形のＬＳＩの出力が”Ｈ”レベル
であっても、コンパレータ７の基準電位ＶREFは、これ
よりやや高い電位のために、コンパレータ７の出力は、
反転状態のままに維持される。
【００２３】これに対し、配線パターン１２間にショー
トがある場合には、コンパレータ７の非反転入力端子に
は外部電源１３の出力電位が印加されることとなり、該
電位は基準電位ＶREFより高電位なために、コンパレー
タ７の出力は非反転方向に反転する。
トがある場合には、コンパレータ７の非反転入力端子に
は外部電源１３の出力電位が印加されることとなり、該
電位は基準電位ＶREFより高電位なために、コンパレー
タ７の出力は非反転方向に反転する。
【００２４】これら各出力ピン６からのコンパレータ７
の出力は、図示しない記憶装置において記憶され、すべ
てのプロービングパッド５に検査電圧ＶTESTを印加した
後、記憶装置の内容を確認し、コンパレータ７出力が反
転しているビットに対応する出力ピン６を特定すること
により、ショート箇所の特定がなされる。
の出力は、図示しない記憶装置において記憶され、すべ
てのプロービングパッド５に検査電圧ＶTESTを印加した
後、記憶装置の内容を確認し、コンパレータ７出力が反
転しているビットに対応する出力ピン６を特定すること
により、ショート箇所の特定がなされる。
【００２５】図３に本発明の第３の実施例を示す。この
実施例において、受端整合終端形ＬＳＩ１には、ショー
ト電流検出回路９と、デコーダ１０とが内蔵されてい
る。ショート電流検出回路９は、電源ラインＬＶと出力
ピン６との間に挿入されるスイッチングトランジスタＴ
ＲS（切替スイッチ８）と、このスイッチングトランジ
スタＴＲSのコレクタ電位と基準電位ＶREFとを比較する
コンパレータ１１とからなり、スイッチングトランジス
タＴＲSのベースには、通常動作モードと検査モードと
を切り替えるためのモード選択信号ＳMが入力される。
実施例において、受端整合終端形ＬＳＩ１には、ショー
ト電流検出回路９と、デコーダ１０とが内蔵されてい
る。ショート電流検出回路９は、電源ラインＬＶと出力
ピン６との間に挿入されるスイッチングトランジスタＴ
ＲS（切替スイッチ８）と、このスイッチングトランジ
スタＴＲSのコレクタ電位と基準電位ＶREFとを比較する
コンパレータ１１とからなり、スイッチングトランジス
タＴＲSのベースには、通常動作モードと検査モードと
を切り替えるためのモード選択信号ＳMが入力される。
【００２６】すなわち、受端整合終端形ＬＳＩ１は、通
常動作モードにおいて、スイッチングトランジスタＴＲ
Sのベースに、該スイッチングトランジスタＴＲSを”Ｏ
ＦＦ“させる電位のモード選択信号ＳMが入力され、出
力端子には、出力トランジスタＴＲEFのエミッタ出力電
位が出力され、検査モードにおいては、モード選択信号
ＳMによりスイッチングトランジスタＴＲSは”ＯＮ“さ
れ、コレクタ電位がコンパレータ１１に出力される。
常動作モードにおいて、スイッチングトランジスタＴＲ
Sのベースに、該スイッチングトランジスタＴＲSを”Ｏ
ＦＦ“させる電位のモード選択信号ＳMが入力され、出
力端子には、出力トランジスタＴＲEFのエミッタ出力電
位が出力され、検査モードにおいては、モード選択信号
ＳMによりスイッチングトランジスタＴＲSは”ＯＮ“さ
れ、コレクタ電位がコンパレータ１１に出力される。
【００２７】一方、コンパレータ１１の基準電位ＶREF
は、上記スイッチングトランジスタＴＲSのコレクタ抵
抗による電圧降下値よりやや高い値とされている。ま
た、これらショート電流検出回路９は、受端整合終端形
ＬＳＩ１の各出力ピン６に対応して複数個設けられてお
り、各ショート電流検出回路９のコンパレータ１１の出
力は、デコーダ１０に供給される。
は、上記スイッチングトランジスタＴＲSのコレクタ抵
抗による電圧降下値よりやや高い値とされている。ま
た、これらショート電流検出回路９は、受端整合終端形
ＬＳＩ１の各出力ピン６に対応して複数個設けられてお
り、各ショート電流検出回路９のコンパレータ１１の出
力は、デコーダ１０に供給される。
【００２８】したがってこの実施例において、先ず、受
端整合終端形ＬＳＩ１のモードを検査モードに切り替え
た状態で運用すると、配線パターン１２のショートがな
い状態では、スイッチングトランジスタＴＲSのコレク
タ電位は電源レベルと同一となり、コンパレータ１１か
らデコーダ１０には、”１“が出力される。これに対
し、配線パターン１２のショートがある部位において
は、スイッチングトランジスタＴＲSにショート電流が
流れるために、コレクタ電位は基準電位ＶREFより低く
なり、コンパレータ１１からデコーダ１０には、”０
“が出力される。
端整合終端形ＬＳＩ１のモードを検査モードに切り替え
た状態で運用すると、配線パターン１２のショートがな
い状態では、スイッチングトランジスタＴＲSのコレク
タ電位は電源レベルと同一となり、コンパレータ１１か
らデコーダ１０には、”１“が出力される。これに対
し、配線パターン１２のショートがある部位において
は、スイッチングトランジスタＴＲSにショート電流が
流れるために、コレクタ電位は基準電位ＶREFより低く
なり、コンパレータ１１からデコーダ１０には、”０
“が出力される。
【００２９】以上の後、デコーダ１０出力を観察する
と、ビット列の内、”０“が出力されているピンが接続
されている配線パターン１２をショート部位として特定
することができる。
と、ビット列の内、”０“が出力されているピンが接続
されている配線パターン１２をショート部位として特定
することができる。
【００３０】
【発明の効果】以上の説明から明らかなように、本発明
によれば、送端整合終端形のＬＳＩと、受端整合終端形
のＬＳＩが混在して搭載される回路基板へのショート試
験を容易に行うことができる。
によれば、送端整合終端形のＬＳＩと、受端整合終端形
のＬＳＩが混在して搭載される回路基板へのショート試
験を容易に行うことができる。
【図１】本発明の実施例を示す図である。
【図２】本発明の第２の実施例を示す図である。
【図３】本発明の第３の実施例を示す図である。
【図４】整合終端形式を示す図で、（ａ）は受端整合終
端形のＬＳＩの出力回路を、（ｂ）は送端整合終端形の
ＬＳＩの出力回路を示す。
端形のＬＳＩの出力回路を、（ｂ）は送端整合終端形の
ＬＳＩの出力回路を示す。
【図５】従来例を示す図である。
１ 受端整合終端形ＬＳＩ ２ 送端整合終端形ＬＳＩ ３ 配線基板 ４ 終端抵抗 ５ プロービングパッド ６ 出力ピン ７ コンパレータ ８ 切替スイッチ ９ 電流検出回路 １０ デコーダ １１ コンパレータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｅ 8406−4Ｍ 23/12 ３０１ Ｚ 9355−4Ｍ
Claims (5)
- 【請求項１】受端整合終端形ＬＳＩ(１)と送端整合終端
形ＬＳＩ(２)が混在して搭載された配線基板(３)の配線
ショートを検出する配線基板のショート検出試験方法で
あって、 受端整合終端形ＬＳＩ(１)の終端抵抗(４)にプロービン
グパッド(５)を設け、 前記プロービングパッド(５)から所定の電圧(ＶTEST)を
印加して、この時流れる電流を計測し、該電流値により
ショートの有無を検出する配線基板のショート検出試験
方法。 - 【請求項２】前記送端整合終端形ＬＳＩ(２)には、”
Ｈ”レベル電位より高電位の基準電位(ＶREF)と出力ピ
ン(６)の電位とを比較し、ＬＳＩ(２)外部に比較結果を
出力するコンパレータ(７)が組み込まれ、 前記プロービングパッド(５)に前記基準電位(ＶREF)よ
りやや高電位の電圧(ＶTEST)を印加してコンパレータ
(７)からの出力を記録し、 該コンパレータ(７)からの出力に基づいてショート箇所
を特定する配線基板のショート検出試験方法。 - 【請求項３】前記受端整合終端形ＬＳＩ(１)には、動作
モードと検査モードとを切り替える切替スイッチ(８)を
備え、かつ、検査モードにおいて電流の流れを検出する
電流検出回路(９)が設けられ、 該電流検出回路(９)からの出力の有無により配線間のシ
ョートを検出する配線基板のショート検出試験方法。 - 【請求項４】前記電流検出回路(９)は、各出力ピン
(６、６・・)に対応して複数設けられ、かつ、各出力ピ
ン(６)に対応する電流検出回路(９)からの出力をデコー
ダ(１０)を介して出力し、該デコーダ(１０)の出力から
ショートピンを特定する請求項３記載の配線基板のショ
ート検出試験方法。 - 【請求項５】前記電流検出回路(９)は、モード選択信号
(ＳM)によりＯＮ／ＯＦＦされ、エミッタが出力端子に
接続されるとともに、コレクタにコレクタ抵抗が接続さ
れたスイッチングトランジスタ(ＴＲS)と、 前記スイッチングトランジスタ(ＴＲS)のコレクタ出力
と基準電位(ＶREF)とを比較するコンパレータ(１１)と
からなる請求項または４記載の配線基板のショート検出
試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4212561A JPH0658989A (ja) | 1992-08-10 | 1992-08-10 | 配線基板のショート検出試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4212561A JPH0658989A (ja) | 1992-08-10 | 1992-08-10 | 配線基板のショート検出試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0658989A true JPH0658989A (ja) | 1994-03-04 |
Family
ID=16624739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4212561A Withdrawn JPH0658989A (ja) | 1992-08-10 | 1992-08-10 | 配線基板のショート検出試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658989A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6343498B1 (en) | 1999-10-29 | 2002-02-05 | Denso Corporation | Physical quantity sensor having fault detection function |
| KR101103806B1 (ko) * | 2010-01-20 | 2012-01-06 | 한전케이피에스 주식회사 | ＢＯＤ Ｃａｒｄ 점검 장치 및 점검 방법 |
| WO2014200375A1 (en) | 2013-06-09 | 2014-12-18 | Active Space Technologies, Actividades Aeroespaciais, Lda. | Method and system for monitoring electrical wire aging |
| CN112630621A (zh) * | 2020-12-16 | 2021-04-09 | 北京集创北方科技股份有限公司 | 一种引脚短路检测电路及检测方法 |
-
1992
- 1992-08-10 JP JP4212561A patent/JPH0658989A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6343498B1 (en) | 1999-10-29 | 2002-02-05 | Denso Corporation | Physical quantity sensor having fault detection function |
| KR101103806B1 (ko) * | 2010-01-20 | 2012-01-06 | 한전케이피에스 주식회사 | ＢＯＤ Ｃａｒｄ 점검 장치 및 점검 방법 |
| WO2014200375A1 (en) | 2013-06-09 | 2014-12-18 | Active Space Technologies, Actividades Aeroespaciais, Lda. | Method and system for monitoring electrical wire aging |
| CN112630621A (zh) * | 2020-12-16 | 2021-04-09 | 北京集创北方科技股份有限公司 | 一种引脚短路检测电路及检测方法 |
| CN112630621B (zh) * | 2020-12-16 | 2023-04-28 | 北京集创北方科技股份有限公司 | 一种引脚短路检测电路及检测方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
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