JP2004512682A - トランジスタゲートのためのハードマスクの制御トリミング - Google Patents
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Abstract
基板層（５０５）上にゲート誘電体層（５１０）を形成するステップと、ゲート誘電体層（５１０）上にゲート導電層（５１５）を形成するステップと、第１のハードマスク層（５４０）を形成するステップとを含む方法を提供する。この方法はまた、第２のハードマスク層（５５０）上にトリミングされたフォトレジストマスク（５７０）を形成するステップと、トリミングされたフォトレジストマスク（５７０）を用いて第２のハードマスク層（５５０）の部分（６５５）を除去して、第２のハードマスク層（５５０）内にパターニングされたハードマスク（６５０）を形成するステップとを含み、パターニングされたハードマスク（６５０）は第１の寸法（δｔｒｉｍ）を有する。この方法はさらに、パターニングされたハードマスク（６５０）に隣接した第１のハードマスク層（５４０）の部分（７４５）を除去することにより、第１のハードマスク層（５４０）内に選択的にエッチングされたハードマスク（７４０）を形成するステップを含み、選択的にエッチングされたハードマスク（７４０）は、第１の寸法（δｔｒｉｍ）よりも小さな第２の寸法（Δ）を有し、この方法はさらに、選択的にエッチングされたハードマスク（７４０）を用いてゲート誘電体層（５１０）上のゲート導電層（５１５）の部分を除去して、構造（８００）を形成するステップを含む。
Description
【０００１】
【技術分野】
この発明は、一般に、半導体製造技術に関し、より特定的に、臨界寸法の縮小された半導体デバイスを製造するための技術に関する。
【０００２】
【背景技術】
半導体産業には、マイクロプロセッサ、メモリデバイス等の集積回路装置の動作速度を上げる傾向が常にある。この傾向は、より一層高速で動作するコンピュータおよび電子機器に対する消費者の需要によってかき立てられている。より高速を求めるこの需要により、結果的に、トランジスタ等の半導体デバイスのサイズが絶えず縮小されてきた。すなわち、典型的な電界効果トランジスタ（ＦＥＴ）の多くの構成要素、たとえば、チャネル長、接合深さ、ゲート誘電体厚等が縮小される。たとえば、すべて他の条件が等しければ、ＦＥＴのチャネル長が短くなるほどトランジスタの動作は速くなる。したがって、トランジスタに加え、このようなトランジスタを組込んだ集積回路装置の全体速度を上げるために、典型的なトランジスタの構成要素のサイズまたはスケールを常に縮小する傾向がある。加えて、典型的なトランジスタの構成要素のサイズまたはスケールを縮小することにより、所与の広さのウェハ実面積上に形成することのできるトランジスタの密度および数も上昇し、トランジスタ１つ当りの総コストだけでなく、このようなトランジスタを組込んだ集積回路装置のコストも下がる。
【０００３】
しかしながら、典型的なトランジスタの構成要素のサイズまたはスケールを縮小することにより、ゲート導体およびゲート誘電体等の構成要素の形成およびパターニングを、このように縮小されたスケールで、整合性を有して、頑丈に、再現可能な態様で、好ましくはセルフアライメント式に行なう能力も求められる。このように縮小されたスケールで、整合性を有して、頑丈に、再現可能な態様で、ゲート導体およびゲート誘電体等の構成要素を形成してパターニングする能力は、中でも、フォトリソグラフィによって課される物理的限界によって制限される。ゲート導体およびゲート誘電体等の構成要素の臨界寸法に対し、回折効果が制限を課すが、これは、フォトリソグラフィを行なうために用いられる光の波長にほぼ対応する。深紫外線（ＤＵＶ）フォトリソグラフィおよび／または高エネルギ電子ビームリソグラフィにおけるように、より短い波長を用いるためにウェハ工場をリツールすることは、極めて費用がかかる。
【０００４】
高価なＤＵＶフォトリソグラフィおよび／または高エネルギ電子ビームリソグラフィに頼った、臨界寸法の縮小を達成するための従来のアプローチの１つが、図１〜図４に概略的に示される。たとえば図１に示されるように、従来のＭＯＳトランジスタ１００は、ドープされたシリコン等の半導体基板１０５上に形成され得る。ＭＯＳトランジスタ１００は、半導体基板１０５上に形成されたゲート酸化物１１５上に形成された、Ｎ＋にドープされたポリ（Ｐ＋にドープされたポリ）ゲート１１０等のドープされた多結晶シリコン（ドープされたポリシリコンまたはドープされポリ）ゲート導体を有し得る。Ｎ＋にドープされたポリ（Ｐ＋にドープされたポリ）ゲート１１０およびゲート酸化物１１５は、誘電体スペーサ１２５によってＭＯＳトランジスタ１００のＮ＋にドープされた（Ｐ＋にドープされた）ソース／ドレイン領域１２０等の活性領域から分離され得る。誘電体スペーサ１２５は、Ｎ−にドープされた（Ｐ−にドープされた）ソース／ドレイン拡張（ＳＤＥ）領域１３０上に形成され得る。図１に示されるように、ＭＯＳトランジスタ１００を他のＭＯＳトランジスタ（図示せず）等の隣接する半導体デバイスから電気的に絶縁するために、浅いトレンチアイソレーション（ＳＴＩ）領域１４０を設けることができる。
【０００５】
Ｎ−にドープされた（Ｐ−にドープされた）ＳＤＥ領域１３０は、典型的に、ＭＯＳトランジスタ１００のＮ＋にドープされた（Ｐ＋にドープされた）ソース／ドレイン領域１２０の付近で見られる最大チャネル電界の大きさを減じることによって、関連するホットキャリア効果を減じるために設けられる。ＭＯＳトランジスタ１００のＮ＋にドープされた（Ｐ＋にドープされた）ソース／ドレイン領域１２０に比べ、Ｎ−にドープされた（Ｐ−にドープされた）ＳＤＥ領域１３０の、より少ない（またはより薄い）ドーピング（少なくとも２または３倍少ないか、または薄い）は、ＭＯＳトランジスタ１００のＮ＋にドープされた（Ｐ＋にドープされた）ソース／ドレイン領域１２０の付近で見られる最大チャネル電界の大きさを減じるが、Ｎ−にドープされた（Ｐ−にドープされた）ＳＤＥ領域１３０のソース−ドレイン抵抗を増す。
【０００６】
図１に示されるように、典型的に、Ｎ＋にドープされたポリ（Ｐ＋にドープされたポリ）ゲート１１０およびゲート酸化物１１５は、ＭＯＳトランジスタ１００のチャネル長λを効果的に決定する臨界寸法δＤＵＶを有する。チャネル長λは、Ｎ＋にドープされたポリ（Ｐ＋にドープされたポリ）ゲート１１０およびゲート酸化物１１５に隣接するＮ−にドープされた（Ｐ−にドープされた）ＳＤＥ領域１３０間の距離である。
【０００７】
図２〜図４に示されるように、典型的に、Ｎ＋にドープされたポリ（Ｐ＋にドープされたポリ）ゲート１１０およびゲート酸化物１１５の臨界寸法δＤＵＶは、以下のように決定される。図２に示されるように、半導体基板１０５上にゲート酸化物層２１５が形成され、ゲート酸化物層２１５上にゲート導電層２１０が形成される。ゲート導電層２１０上に反射防止被覆（ＡＲＣ）層２３０が形成される。比較のために、フォトレジスト層２２０が、ＡＲＣ層２３０上において従来の非ＤＵＶフォトリソグラフィを用いて形成されてパターニングされているかのように示される。フォトレジスト層２２０は、非深紫外線回折により制限された、約１８００Åよりも大きいことが考えられる最小寸法δｎｏｎ−ＤＵＶを有するようにパターニングされる。
【０００８】
図３に示されるように、ＡＲＣ層２３０上において、従来のＤＵＶフォトリソグラフィおよび／または高エネルギ電子ビームリソグラフィを用いてフォトレジストマスク３２０が形成され、パターニングされる。フォトレジスト層２２０は、比較のために点線で示される。フォトレジストマスク３２０は、典型的に、Ｎ＋にドープされたポリ（Ｐ＋にドープされたポリ）ゲート１１０およびゲート酸化物１１５のサイズを決定する、深紫外線回折により制限された、約１８００Åであり得る最小の臨界寸法δＤＵＶを有する。
【０００９】
図４に示されるように、臨界寸法δＤＵＶを有するフォトレジストマスク３２０をマスクとして用いて、ゲート導電層２１０（図２〜図３）からそれぞれの部分４１０（点線で図示）を除去し、後のエッチングおよび／または処理の後に最終的にゲート酸化物１１５となるゲート酸化物層２１５の一部およびＮ＋にドープされたポリ（Ｐ＋にドープされたポリ）ゲート１１０を含むゲート構造４００を形成する。ゲート構造４００、したがって、Ｎ＋にドープされたポリ（Ｐ＋にドープされたポリ）ゲート１１０もまた、フォトレジストマスク３２０によって規定される臨界寸法δＤＵＶを有する。しかしながら、フォトレジストマスク３２０および全エッチングによって規定される臨界寸法δＤＵＶは依然として大きすぎる。より一層縮小されたスケールで、整合性を有して、頑丈に、再現可能な態様で、好ましくはセルフアライメント式に、ゲート導体等の構成要素を形成してパターニングするために、十分に制御可能であって、信頼することができ、実用可能な、より安価な技術を有することが望ましい。
【００１０】
この発明は、上述の問題の１つ以上を克服するか、または少なくともその影響を減じることに向けられる。
【００１１】
【発明の開示】
この発明の一局面において、１つの方法が提供される。この方法は、基板層上にゲート誘電体層を形成するステップと、ゲート誘電体層上にゲート導電層を形成するステップと、ゲート導電層上に第１のハードマスク層を形成するステップと、第１のハードマスク層上に第２のハードマスク層を形成するステップとを含む。この方法はまた、第２のハードマスク層上にトリミングされたフォトレジストマスクを形成するステップと、トリミングされたフォトレジストマスクを用いて第２のハードマスク層の部分を除去して、第２のハードマスク層内にパターニングされたハードマスクを形成するステップとを含み、パターニングされたハードマスクは第１の寸法を有する。この方法はさらに、パターニングされたハードマスクに隣接した第１のハードマスク層の部分を除去することにより、第１のハードマスク層内に選択的にエッチングされたハードマスクを形成するステップを含み、選択的にエッチングされたハードマスクは、第１の寸法よりも小さな第２の寸法を有し、この方法はさらに、選択的にエッチングされたハードマスクを用いてゲート誘電体層上のゲート導電層の部分を除去して、ゲート構造を形成するステップを含む。
【００１２】
この発明の別の局面において、半導体デバイスが提供される。この半導体デバイスは、基板層上にゲート誘電体層を形成するステップと、ゲート誘電体層上にゲート導電層を形成するステップと、ゲート導電層上に第１のハードマスク層を形成するステップと、第１のハードマスク層上に第２のハードマスク層を形成するステップとを含む方法によって形成される。この方法はまた、第２のハードマスク層上にトリミングされたフォトレジストマスクを形成するステップと、トリミングされたフォトレジストマスクを用いて第２のハードマスク層の部分を除去して、第２のハードマスク層内にパターニングされたハードマスクを形成するステップとを含み、パターニングされたハードマスクは第１の寸法を有する。この方法はさらに、パターニングされたハードマスクに隣接した第１のハードマスク層の部分を除去することにより、第１のハードマスク層内に選択的にエッチングされたハードマスクを形成するステップを含み、選択的にエッチングされたハードマスクは、第１の寸法よりも小さな第２の寸法を有し、この方法はさらに、選択的にエッチングされたハードマスクを用いてゲート誘電体層上のゲート導電層の部分を除去して、ゲート構造を形成するステップを含む。
【００１３】
この発明は、参照番号の最も左の有効数字がそれぞれの参照番号が現われる最初の図面を示す添付の図面とともに、以下の説明を参照することによって理解され得る。
【００１４】
この発明はさまざまな変形および代替的形態が可能であるが、その特定の実施例が図面で例として示され、この明細書に詳細に説明される。しかしながら、この明細書での特定の実施例の説明が、この発明を、開示された特定の形態に限定することを意図するものではなく、反対に、前掲の請求項によって規定されるこの発明の精神および範囲内にある変形物、等価物、および代替物のすべてを包含することを意図するものであると理解されるべきである。
【００１５】
【発明を実施するためのモード】
この発明の例示的実施例を以下に説明する。不明瞭にならないように、この明細書は、実際の実現化例のすべての特徴を記載しない。任意のこのような実際の実施例の開発において、開発者の特定の目標、たとえば、実現化例ごとに異なるシステム関連およびビジネス関連の制約との整合等を達成するために、実現化例に特有の判断を多数行なわれなければならないことが、当然ながら認識されるであろう。さらに、このような開発努力は複雑で時間を消費するものであるが、この開示の恩恵を受ける当業者にとっては慣例の作業であることが認識されるであろう。
【００１６】
この発明に従った半導体デバイス製造のための方法の例示的実施例が図５〜図１３に示される。半導体デバイスのさまざまな領域および構造は、極めて精密で、鮮明な構成およびプロファイルを有しているように図面に示されているが、当業者には、実際に、これらの領域および構造が図面で示されるほど精密ではないことが分かる。しかしながら、この発明の実施例を提供するために、添付の図面が含まれる。
【００１７】
一般に、この発明は、半導体デバイスの製造に向けられる。本願を完全に読むと、当業者にとっては容易に明らかになるように、この方法はさまざまな技術、たとえば、ＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳ等に適用することができ、また、論理デバイス、メモリデバイス等を含むがこれらに限定されないさまざまなデバイスに容易に適用することができる。
【００１８】
図５〜図１３は、この発明に従った、ＭＯＳトランジスタ１３００（図１３）を形成する方法を示す。図５に示されるように、ドープされたシリコン等の半導体基板５０５の上面５５０上に誘電体層５１０が形成され得る。誘電体層５１０は、このような層を形成するためのさまざまな公知の技術、たとえば、化学気相成長法（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、物理気相成長法（ＰＶＤ）、熱成長等によって形成されてよい。誘電体層５１０は、上面５５０上に、たとえば約２０〜５０Åの範囲の厚さを有してよく、さまざまな誘電体材料で形成することができ、たとえば、酸化物、オキシナイトライド、二酸化シリコン（ＳｉＯ２）、窒素含有酸化物（窒素含有ＳｉＯ２等）、窒素ドープされた酸化物（Ｎ２注入ＳｉＯ２等）、シリコンオキシナイトライド（ＳｉｘＯｙＮｘ）等であってよい。
【００１９】
誘電体層５１０はまた、任意の好適な、「高誘電率」または「高Ｋ」の、Ｋが約８以上である材料、たとえば、酸化チタン（ＴｉＯ２等のＴｉｘＯｙ）、酸化タンタル（Ｔａ２Ｏ５等のＴａｘＯｙ）、バリウムストロンチウムチタン酸塩（ＢＳＴ、ＢａＴｉＯ３／ＳｒＴｉＯ３）等で形成されてよい。誘電体層５１０は、たとえば約２０〜５０Åの範囲の等価酸化物厚さｔｏｘ−ｅｑを有し得る。等価酸化物厚さｔｏｘ−ｅｑは、厚さｔｏｘ−ｅｑの二酸化シリコン（ＳｉＯ２）が有するであろう単位面積当りのキャパシタンスＣｏｘとほぼ同じ単位面積当りのキャパシタンスＣを有する、（誘電率Ｋの）誘電体材料の厚さｔであるよう規定され得る。ＳｉＯ２の誘電率Ｋｏｘは約４であり、さらに、Ｃ＝Ｋ／ｔおよびＣｏｘ＝Ｋｏｘ／ｔｏｘ−ｅｑであるために、ほぼ、ｔ＝Ｋ／Ｃ＝Ｋ／Ｃｏｘ＝Ｋｔｏｘ−ｅｑ／Ｋｏｘ＝Ｋｔｏｘ−ｅｑ／４である。誘電体層５１０は、たとえば誘電率ＫＴａＯが約２４の酸化タンタル（Ｔａ２Ｏ５等のＴａｘＯｙ）で形成されてよい。このとき、ほぼ、ｔ＝ＫＴａＯ／Ｃ＝ＫＴａＯ／Ｃｏｘおよびｔ＝ＫＴａＯｔｏｘ−ｅｑ／Ｋｏｘ＝２４ｔｏｘ−ｅｑ／４であることを用い、約２０〜５０Åの範囲の等価酸化物厚さｔｏｘ−ｅｑは、約１２０〜３００Åの範囲のＴａ２Ｏ５の厚さｔＴａＯに対応する。
【００２０】
図５に示されるように、誘電体層５１０上に導電層５１５が形成され得る。導電層５１５はさまざまな公知の技術、たとえば高密度イオン化金属プラズマ（ＩＭＰ）堆積、高密度誘導結合プラズマ（ＩＣＰ）堆積、スパッタリング、ＰＶＤ、ＣＶＤ、ＬＰＣＶＤ、ＰＥＣＶＤ等によって形成されてよく、約５００〜５０００Åの範囲の厚さであってよい。導電層５１５は、さまざまな金属、たとえばアルミニウム（Ａｌ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）等で形成されてよい。
【００２１】
さまざまな別の例示的な実施例において、導電層５１５は、ドープされたポリ導電層５１５であってよい。ドープされたポリ導電層５１５は、このような層を形成するためのさまざまな公知の技術、たとえば、ＣＶＤ、ＬＰＣＶＤ、ＰＥＣＶＤ、ＰＶＤ等によって形成されてよく、約５００〜５０００Åの範囲の厚さであってよい。例示的な一実施例において、ドープされたポリ導電層５１５の厚さは約２０００Åであり、より高いスループットを目指し、ＬＰＣＶＤプロセスによって形成される。
【００２２】
ドープされたポリ導電層５１５は、たとえばＮＭＯＳトランジスタ用にはヒ素（Ａｓ）でドープされ、ＰＭＯＳトランジスタ用にはホウ素（Ｂ）でドープされ、ポリに一層の導電性を与えることができる。ポリは、たとえば約１０００〜２０００Åの範囲の厚さとなるように、より高いスループットを目指し、ＬＰＣＶＤプロセスによってドープされずに形成され得る。ポリのドーピングは、ポリの上面を通じてドーパント原子および／または分子を拡散または注入することによって適宜達成されてよい。ドープされたポリ導電層５１５は、次に、約５〜６０秒の範囲の時間だけ、約８００〜１１００℃の範囲の温度で行なわれる急速熱アニール（ＲＴＡ）であってよい熱処理のプロセスにかけることができる。
【００２３】
図５に示されるように、導電層５１５上に第１のハードマスク層５４０を形成することができ、第１のハードマスク層５４０上に第２のハードマスク層５５０を形成することができる。好ましくは、第１のハードマスク層５４０および第２のハードマスク層５５０は、以下により詳しく説明するように、第１のハードマスク層５４０および第２のハードマスク層５５０を異なった態様でパターニングするために選択的エッチングを用いることができるように、異なった材料で形成される。
【００２４】
第１のハードマスク層５４０および第２のマスク層５５０は、さまざまな誘電体材料で形成されてよく、それらの一方または両方は、たとえば、酸化物（Ｇｅ酸化物等）、オキシナイトライド（ＧａＰオキシナイトライド等）、二酸化シリコン（ＳｉＯ２）、窒素含有酸化物（窒素含有ＳｉＯ２等）、窒素ドープされた酸化物（Ｎ２注入ＳｉＯ２等）、窒化シリコン（Ｓｉ３Ｎ４）、シリコンオキシナイトライド（ＳｉｘＯｙＮｚ）等であってよい。第１のハードマスク層５４０および第２のハードマスク層５５０はまた、任意の好適な、「高誘電率」または「高Ｋ」の、Ｋが約８以上である材料、たとえば、酸化チタン（ＴｉＯ２等のＴｉｘＯｙ）、酸化タンタル（Ｔａ２Ｏ５等のＴａｘＯｙ）、バリウムストロンチウムチタン酸塩（ＢＳＴ、ＢａＴｉＯ３／ＳｒＴｉＯ３）等で形成されてもよい。
【００２５】
第１のハードマスク層５４０および第２のハードマスク層５５０は、このような層を形成するためのさまざまな公知の技術、たとえば、化学気相成長法（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、物理気相成長法（ＰＶＤ）、熱成長等によって形成され得る。第１のハードマスク層５４０および第２のハードマスク層５５０は、各々が約５００〜５５００Åの範囲の厚さであってよい。例示的な一実施例において、第１のハードマスク層５４０は、ＬＰＣＶＤプロセスによってブランケット堆積されることにより形成される、厚さが約１０００Åの窒化シリコン（Ｓｉ３Ｎ４）から成り、第２のハードマスク層５５０は、同じくＬＰＣＶＤプロセスによってブランケット堆積されることにより形成される、厚さが同じく約１０００Åである二酸化シリコン（ＳｉＯ２）から成る。
【００２６】
図５に示されるように、第２のハードマスク層５５０上に、非ＤＵＶリソグラフィを用いてパターニングされた、非ＤＵＶでパターニングされたフォトレジスト層５６０（点線で図示）が形成される。非ＤＵＶでパターニングされたフォトレジスト層５６０は、制御されたフォトレジストトリミングを用いてトリミングされ、トリミングされたフォトレジストマスク５７０を形成する。非ＤＵＶでパターニングされたフォトレジスト層５６０は、たとえば酸素プラズマ（Ｏ２プラズマ）を用いてトリミングされてよい。トリミングされたフォトレジストマスク５７０は、典型的に、Ｎ＋にドープされたポリ（Ｐ＋にドープされたポリ）ゲート１１０およびゲート酸化物１１５のサイズを決定する、約１１００Åであり得る臨界寸法δｔｒｉｍを有する。さまざまな別の例示的実施例において、ＤＵＶリソグラフィおよび／または高エネルギ電子ビームリソグラフィを用いてパターニングされた、より高価な、パターニングされたフォトレジスト層（図示せず）を、非ＤＵＶでパターニングされたフォトレジスト層５６０の代わりに用いて、後にトリミングすることができる。さまざまな他の例示的な代替的実施例において、ＤＵＶリソグラフィおよび／または高エネルギ電子ビームリソグラフィを用いてパターニングされた、より高価な、パターニングされたフォトレジストマスク（図示せず）を、トリミングされたフォトレジストマスク５７０の代わりに用いることもできる。
【００２７】
図６に示されるように、次に、臨界寸法δｔｒｉｍを有するトリミングされたフォトレジストマスク５７０をマスクとして用い、たとえば異方性エッチングプロセスを用い、トリミングされたフォトレジストマスク５７０によって保護されない第２のハードマスク層５５０の部分６５５（点線で図示）を除去することによって、パターニングされたハードマスク６５０を形成する。パターニングされたハードマスク６５０は、トリミングされたフォトレジストマスク５７０によって規定される臨界寸法δｔｒｉｍを有する。
【００２８】
図５〜図６に示されるように、パターニングされたハードマスク６５０は、さまざまな公知のエッチング技術、たとえば異方性エッチングプロセスを用いて形成されてよい。選択的異方性エッチング技術、たとえば、オクタフルオロシクロブタン（Ｃ４Ｆ８）および／またはテトラフルオロメタン（四フッ化炭素、ＣＦ４）、およびアルゴン（Ａｒ）をエッチャントガスとして用いる反応性イオンエッチング（ＲＩＥ）プロセスを用いてよい。代替的に、たとえば、エッチャントガスとしてトリフルオロメタン（フルオロフォーム、ＣＨＦ３）およびアルゴン（Ａｒ）を用いる反応性イオンエッチング（ＲＩＥ）プロセスを用いてよい。さまざまな例示的実施例において、プラズマエッチングを用いてもよい。
【００２９】
図７に示されるように、臨界寸法δｔｒｉｍを有するトリミングされたフォトレジストマスク５７０（図５〜図６）は、たとえばストリッピングされることによって除去されてよい。図７に示されるように、導電層５１５およびパターニングされたハードマスク６５０に対する選択的なエッチングプロセスを用いることにより、パターニングされたハードマスク６５０に隣接した第１のハードマスク層５４０の部分７４５（点線で図示）を除去することによって、選択的にエッチングされたハードマスク７４５を形成することができる。選択的にエッチングされたハードマスク７４０は、さまざまな公知の選択的等方性ウェットエッチング技術を用いること、たとえばリン酸（Ｈ３ＰＯ４）を用いることによって形成されてよい。たとえば、窒化シリコン（Ｓｉ３Ｎ４）の第１のハードマスク層５４０を選択的にエッチングするために熱水性リン酸（Ｈ３ＰＯ４）を用いると、二酸化シリコン（ＳｉＯ２）の第２のハードマスク層５５０のエッチング速度の少なくとも約１０倍の速度で、Ｓｉ３Ｎ４はほぼ確実にエッチングによって除去される。
【００３０】
図７に示されるように、選択的にエッチングされたハードマスク７４０は、パターニングされたハードマスク６５０の臨界寸法δｔｒｉｍよりも小さい、約３００〜９００Åであり得る臨界寸法Δを有し得る。好ましくは、臨界寸法Δは、パターニングされたハードマスク６５０の臨界寸法δｔｒｉｍよりも実質的に小さい。パターニングされたハードマスク６５０は、トリミングされたフォトレジストマスク５７０から臨界寸法δｔｒｉｍを受け継ぐ。この発明の任意のさまざまな例示的実施例により、選択的にエッチングされたハードマスク７４０の選択的エッチングは、トリミングされたフォトレジストマスク５７０のさらなるトリミングよりも制御可能であり、信頼することができ、実用可能である。したがって、この発明の任意のさまざまな例示的実施例により、選択的にエッチングされたハードマスク７４０の選択的エッチングは、サブ１００ナノメートルのスケール等のより縮小されたスケールで、整合性を有して、頑丈に、再現可能な態様で、セルフアライメント式に、ゲート導体およびゲート誘電体等の構成要素を形成してパターニングするために用いるのに、十分に制御可能であり、信頼することができ、実用可能である。
【００３１】
図８に示されるように、たとえばエッチャントガスとしてトリフルオロメタン（フルオロフォーム、ＣＨＦ３）およびアルゴン（Ａｒ）を用いる反応性イオンエッチング（ＲＩＥ）プロセス等の等方性および／または異方性エッチング技術によって、パターニングされたハードマスク６５０（図６〜図７）を除去することができる。代替的に、たとえばウェットエッチング技術を用いてもよい。さまざまな例示的実施例において、プラズマエッチングを用いることもできる。
【００３２】
図８に示されるように、選択的にエッチングされたハードマスク７４０によって保護されていない導電層５１５（図５〜図７）のそれぞの部分８２０（点線で図示）は、たとえばエッチングされることによって除去されて、構造８００を形成することができる。構造８００は縁８２５を有し得る。構造８００は、後のエッチングおよび／または処理の後に最終的にゲート誘電体９１０（図９）となるゲート誘電体層５１０の一部およびゲート導体８１５を含む。図８に示されるように、構造８００は、たとえばエッチャントガスとして臭化水素（ＨＢｒ）および／または塩素（Ｃｌ２）およびアルゴン（Ａｒ）を用いる異方性エッチングプロセス等の、さまざまな公知のフォトリソグラフィおよびエッチングの技術を用いて形成されてよい。
【００３３】
図９に示されるように、選択的にエッチングされたハードマスク７４０（図７〜図８）は、等方性および／または異方性エッチング技術によって除去され得る。図９に示されるように、半導体基板５００の上面５５０上に、かつ、構造８００の上におよびそれに隣接して、たとえばフォトレジストで形成されたマスキング層９００が形成され得る。マスキング層９００は、上面５５０上に、たとえば約５００〜５０００Åの範囲の厚さτを有してよい。さまざまな例示的実施例において、上面５５０上の厚さτは約５０００Åである。さまざまな別の例示的実施例において、上面５５０上の厚さτは、約５００〜１０００Åの範囲にある。
【００３４】
図１０に示されるように、マスキング層９００をパターニングして、浅いトレンチアイソレーション（ＳＴＩ）１４０の少なくとも一部上にマスク１０７５を形成することができる。さまざまな公知のフォトリソグラフィおよび／またはエッチング技術を用いてマスキング層９００をパターニングし、マスク１０７５を形成することができる。マスク１０７５は、たとえば約１０００〜５５００Åの範囲の距離ωだけ構造８００の縁８２５から離された縁１０２０を有し得る。
【００３５】
ＮＭＯＳ（ＰＭＯＳ）トランジスタ領域が、たとえばＮ−にドープされた（Ｐ−にドープされた）領域１０３０を形成するために注入されている間に、ＰＭＯＳ（ＮＭＯＳ）トランジスタ領域を保護するために、従来のＣＭＯＳ製造方法におけるように、マスク１０７５がＳＴＩ領域１４０上に形成され得る。図１０に示されるように、ドーパント注入１０００（矢印で図示）が行なわれて、Ｎ−にドープされた（Ｐ−にドープされた）領域１０３０を形成することができる。活性化の後に、Ｎ−にドープされた（Ｐ−にドープされた）領域１０３０は、Ｎ−にドープされた（Ｐ−にドープされた）ＳＤＥ領域１１３０となる（図１１）。
【００３６】
さまざまな例示的実施例において、Ｎ−にドープされた（Ｐ−にドープされた）領域１０３０は、（図１３のＮＭＯＳトランジスタ１３００に適切なＮ−ドーピング用の）Ａｓまたは（図１３のＰＭＯＳトランジスタ１３００に適切なＰ−ドーピング用の）ＢＦ２のＳＤＥドーズ量で注入されることによって形成され得る。ＳＤＥドーズ量は、約３〜５０ｋｅＶの範囲の注入エネルギで、約１．０×１０１４〜１．０×１０１５イオン／ｃｍ２の範囲にあってよい。Ｎ−にドープされた（Ｐ−にドープされた）領域１０３０は、約５〜６０秒の範囲の時間だけ、約８００〜１１００℃の範囲の温度で行なわれるＲＴＡプロセスにかけることができる。このＲＴＡプロセスは、注入を活性化することができ、可動性のより高い、（ＮＭＯＳトランジスタ１３００に適切なＮ−ドーピング用の）Ｐまたは（ＰＭＯＳトランジスタ１３００に適切なＰ−ドーピング用の）ＢのＳＤＥドーズ量で注入した後にＲＴＡプロセスを行なった場合よりも、より鮮明に規定されかつそれほど平坦化されずに活性化された（ｌｅｓｓ ｇｒａｄｅｄ ａｃｔｉｖａｔｅｄ）、基板５０５との注入接合を形成することができる。
【００３７】
図１１に示されるように、Ｎ−にドープされた（Ｐ−にドープされた）領域１０３０が活性化されてＮ−にドープされた（Ｐ−にドープされた）ＳＤＥ領域１１３０となる前または後のいずれかに、構造８００に隣接して誘電体スペーサ１１２５が形成され得る。図１１に示されるように、誘電体スペーサ１１２５は、Ｎ−にドープされた（Ｐ−にドープされた）ＳＤＥ領域１１３０上に、および構造８００に隣接して、さまざまな技術によって形成されてよい。たとえば、誘電体スペーサ１１２５は、構造８００の上およびそれに隣接して、適切な材料のコンフォーマル層（図示せず）を堆積してから、コンフォーマルにブランケット堆積された層上に異方性ＲＩＥプロセスを行なうことによって形成されてよい。誘電体スペーサ１１２５の各々は、構造８００の縁８２５から測定されると、たとえば約３００〜１５００Åの範囲のベース厚を有し得る。
【００３８】
誘電体スペーサ１１２５は、ゲート誘電体５１５と同様に、さまざまな誘電体材料で形成されてよく、たとえば、酸化物、窒化物、オキシナイトライド、二酸化シリコン（ＳｉＯ２）、窒素含有ＳｉＯ２、窒化シリコン（Ｓｉ３Ｎ４）、シリコンオキシナイトライド（ＳｉｘＯｙＮｘ）等であってよい。誘電体スペーサ１１２５はまた、任意の好適な、「低誘電率」または「低Ｋ」の、Ｋが約４以下である材料で形成されてよい。加えて、誘電体スペーサ１１２５は、フッ素にドープされた酸化物、フッ素にドープされた窒化物、フッ素にドープされたオキシナイトライド、フッ素にドープされた低Ｋ材料等を含んでよい。例示的な一実施例において、誘電体スペーサ１１２５は、ベース厚が約３００ÅのＳｉＯ２を含む。
【００３９】
図１２に示されるように、ドーパント１２００（矢印で図示）が注入されて、ドーパント原子および／または分子を導入してＮ＋にドープされた（Ｐ＋にドープされた）領域１２２０を形成することができる。活性化の後に、Ｎ＋にドープされた（Ｐ＋にドープされた）領域１２２０は、Ｎ＋にドープされた（Ｐ＋にドープされた）ソース／ドレイン領域１３２０となる（図１３）。例示的な一実施例において、ドーパント１２００の原子および／または分子のドーズ量は、適切なドーパント１２００の原子および／または分子、たとえば、例示的ＮＭＯＳトランジスタ用のＰまたは例示的ＰＭＯＳトランジスタ用のＢの、約１．０×１０１５〜５．０×１０１５イオン／ｃｍ２の範囲にあり得る。ドーパント１２００の原子および／または分子の注入エネルギは、約３０〜１００ｋｅＶの範囲であってよい。別の例示的実施例において、ドーパント１２００原子のドーズ量は、約３０ｋｅＶの注入エネルギにおいて、ＮＭＯＳトランジスタ用にＰ、ＰＭＯＳトランジスタ用にＢの、約１．０×１０１５イオン／ｃｍ２である。
【００４０】
ドーパント１２００は、Ｐ、Ａｓ、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）等のＮ＋注入であってよく、濃くドープされたＮ＋ソース／ドレイン領域１３２０を形成することができる。Ｎ＋注入は、たとえばＮＭＯＳトランジスタ１３００の製造に適切である。代替的に、ドーパント１２００は、Ｂ、フッ化ホウ素（ＢＦ、ＢＦ２）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）等のＰ＋注入であってよく、濃くドープされたＰ＋ソース／ドレイン領域１３２０を形成することができる。Ｐ＋注入は、たとえばＰＭＯＳトランジスタ１３００の製造に適切である。
【００４１】
図１３に示されるように、Ｎ＋にドープされた（Ｐ＋にドープされた）領域１２２０を、約５〜６０秒の範囲の時間だけ、約８００〜１１００℃の範囲の温度で行なわれるＲＴＡプロセスにかけて、Ｎ＋にドープされた（Ｐ＋にドープされた）ソース／ドレイン領域１３２０を形成することができる。このＲＴＡプロセスは、より可動性の高い、（ＮＭＯＳトランジスタ１３００に適切なＮ＋ドーピング用の）Ｐまたは（ＰＭＯＳトランジスタ１３００に適切なＰ＋ドーピング用の）Ｂの注入を活性化することができ、より可動性の低い、（ＮＭＯＳトランジスタ１３００に適切なＮ＋ドーピング用の）Ａｓまたは（ＰＭＯＳトランジスタ１３００に適切なＰ＋ドーピング用の）ＢＦ２のソース／ドレインドーズ量で注入した後にＲＴＡプロセスを行なった場合よりも、より鮮明でなく規定されかつより平坦化されて活性化された、構造５０５との注入接合を形成することができる。
【００４２】
代替的に、Ｎ＋にドープされた（Ｐ＋にドープされた）ソース／ドレイン領域１３２０を形成するための、Ｎ＋にドープされた（Ｐ＋にドープされた）領域１２２０を拡散して活性化するためのＲＴＡプロセスが、サリサイド化の前、最中、または後のいずれかに、セルフアライメント式のシリサイド化（サリサイド化）プロセス（図示せず）とともに行われてよい。このようなサリサイド化が組合されたＲＴＡプロセスは、約１０〜６０秒の範囲の時間だけ、約８００〜１０００℃の範囲の温度で行なわれてよい。
【００４３】
臨界寸法の縮小された半導体デバイスを製造する方法の、上に開示されたどの実施例によっても、より縮小されたスケールで、整合性を有して、頑丈に、再現可能な態様で、セルフアライメント式に、ゲート導体およびゲート誘電体等の構成要素を形成してパターニングすることができる。臨界寸法の縮小された半導体デバイスを製造する方法の、上に開示されたどの実施例によっても、高価なＤＵＶフォトリソグラフィおよび／または高エネルギ電子ビームリソグラフィに頼ることなく臨界寸法の縮小を達成することができる。この発明のさまざまな任意の例示的な実施例に従った、選択的にエッチングれたハードマスク７４０（図７）の選択的エッチングにより、ＭＯＳトランジスタ１３００の構造８００は、約５００〜１０００Åであり得るＭＯＳトランジスタ１３００のチャネル長Λを効果的に決定する、約６００〜１１００Åであり得る臨界寸法Δを有することができる。この発明のさまざまな任意の例示的実施例に従った、選択的にエッチングされたハードマスク７４０（図７）の選択的エッチングは、トリミングされたフォトレジストマスク５７０（図５）のさらなるトリミングよりも、より制御可能であり、信頼することができ、実用可能である。したがって、この発明のさまざまな任意の例示的な実施例に従った、選択的にエッチングされたハードマスク７４０の選択的エッチングは、より縮小されたスケールで、たとえばサブ１００ナノメートルのスケールで、整合性を有して、頑丈に、再現可能な態様で、セルフアライメント式に、ゲート導体およびゲート誘電体等の構成要素を形成してパターニングするために用いるのに、十分に制御可能であり、信頼することができ、実用可能である。
【００４４】
上に開示された特定の実施例は例示にすぎない。なぜなら、この発明が、この明細書の教示の恩恵を受ける当業者にとっては明らかな、異なるが等価の態様で、変更されかつ実施され得るためである。さらに、前掲の請求項に記載される以外には、この明細書に示された構成または設計の詳細に対し、何ら限定は意図されない。したがって、上に開示された特定の実施例を変更または変形することができ、さらに、これらのすべての変形物が、この発明の範囲および精神の内にあると考えられることは明らかである。特に、この明細書に開示された（「約ａから約ｂ」、または等価に「約ａからｂ」、または等価に「約ａ−ｂ」の形態のうちの）値の各範囲は、ゲオルグ・カントール（Ｇｅｏｒｇ Ｃａｎｔｏｒ）の意味において、値のそれぞれの範囲の冪集合（すべてのサブセットの組）を指すものとして理解されるべきである。したがって、この明細書において求められる保護は、上述の請求項に述べられるとおりである。
【図面の簡単な説明】
【図１】高価なＤＵＶフォトリソグラフィおよび／または高エネルギ電子ビームリソグラフィに頼った、臨界寸法の縮小を達成するための従来のアプローチを概略的に示す図である。
【図２】高価なＤＵＶフォトリソグラフィおよび／または高エネルギ電子ビームリソグラフィに頼った、臨界寸法の縮小を達成するための従来のアプローチを概略的に示す図である。
【図３】高価なＤＵＶフォトリソグラフィおよび／または高エネルギ電子ビームリソグラフィに頼った、臨界寸法の縮小を達成するための従来のアプローチを概略的に示す図である。
【図４】高価なＤＵＶフォトリソグラフィおよび／または高エネルギ電子ビームリソグラフィに頼った、臨界寸法の縮小を達成するための従来のアプローチを概略的に示す図である。
【図５】この発明のさまざまな実施例に従った、半導体デバイス製造のための方法を概略的に示す図である。
【図６】この発明のさまざまな実施例に従った、半導体デバイス製造のための方法を概略的に示す図である。
【図７】この発明のさまざまな実施例に従った、半導体デバイス製造のための方法を概略的に示す図である。
【図８】この発明のさまざまな実施例に従った、半導体デバイス製造のための方法を概略的に示す図である。
【図９】この発明のさまざまな実施例に従った、半導体デバイス製造のための方法を概略的に示す図である。
【図１０】この発明のさまざまな実施例に従った、半導体デバイス製造のための方法を概略的に示す図である。
【図１１】この発明のさまざまな実施例に従った、半導体デバイス製造のための方法を概略的に示す図である。
【図１２】この発明のさまざまな実施例に従った、半導体デバイス製造のための方法を概略的に示す図である。
【図１３】この発明のさまざまな実施例に従った、半導体デバイス製造のための方法を概略的に示す図である。
【技術分野】
この発明は、一般に、半導体製造技術に関し、より特定的に、臨界寸法の縮小された半導体デバイスを製造するための技術に関する。
【０００２】
【背景技術】
半導体産業には、マイクロプロセッサ、メモリデバイス等の集積回路装置の動作速度を上げる傾向が常にある。この傾向は、より一層高速で動作するコンピュータおよび電子機器に対する消費者の需要によってかき立てられている。より高速を求めるこの需要により、結果的に、トランジスタ等の半導体デバイスのサイズが絶えず縮小されてきた。すなわち、典型的な電界効果トランジスタ（ＦＥＴ）の多くの構成要素、たとえば、チャネル長、接合深さ、ゲート誘電体厚等が縮小される。たとえば、すべて他の条件が等しければ、ＦＥＴのチャネル長が短くなるほどトランジスタの動作は速くなる。したがって、トランジスタに加え、このようなトランジスタを組込んだ集積回路装置の全体速度を上げるために、典型的なトランジスタの構成要素のサイズまたはスケールを常に縮小する傾向がある。加えて、典型的なトランジスタの構成要素のサイズまたはスケールを縮小することにより、所与の広さのウェハ実面積上に形成することのできるトランジスタの密度および数も上昇し、トランジスタ１つ当りの総コストだけでなく、このようなトランジスタを組込んだ集積回路装置のコストも下がる。
【０００３】
しかしながら、典型的なトランジスタの構成要素のサイズまたはスケールを縮小することにより、ゲート導体およびゲート誘電体等の構成要素の形成およびパターニングを、このように縮小されたスケールで、整合性を有して、頑丈に、再現可能な態様で、好ましくはセルフアライメント式に行なう能力も求められる。このように縮小されたスケールで、整合性を有して、頑丈に、再現可能な態様で、ゲート導体およびゲート誘電体等の構成要素を形成してパターニングする能力は、中でも、フォトリソグラフィによって課される物理的限界によって制限される。ゲート導体およびゲート誘電体等の構成要素の臨界寸法に対し、回折効果が制限を課すが、これは、フォトリソグラフィを行なうために用いられる光の波長にほぼ対応する。深紫外線（ＤＵＶ）フォトリソグラフィおよび／または高エネルギ電子ビームリソグラフィにおけるように、より短い波長を用いるためにウェハ工場をリツールすることは、極めて費用がかかる。
【０００４】
高価なＤＵＶフォトリソグラフィおよび／または高エネルギ電子ビームリソグラフィに頼った、臨界寸法の縮小を達成するための従来のアプローチの１つが、図１〜図４に概略的に示される。たとえば図１に示されるように、従来のＭＯＳトランジスタ１００は、ドープされたシリコン等の半導体基板１０５上に形成され得る。ＭＯＳトランジスタ１００は、半導体基板１０５上に形成されたゲート酸化物１１５上に形成された、Ｎ＋にドープされたポリ（Ｐ＋にドープされたポリ）ゲート１１０等のドープされた多結晶シリコン（ドープされたポリシリコンまたはドープされポリ）ゲート導体を有し得る。Ｎ＋にドープされたポリ（Ｐ＋にドープされたポリ）ゲート１１０およびゲート酸化物１１５は、誘電体スペーサ１２５によってＭＯＳトランジスタ１００のＮ＋にドープされた（Ｐ＋にドープされた）ソース／ドレイン領域１２０等の活性領域から分離され得る。誘電体スペーサ１２５は、Ｎ−にドープされた（Ｐ−にドープされた）ソース／ドレイン拡張（ＳＤＥ）領域１３０上に形成され得る。図１に示されるように、ＭＯＳトランジスタ１００を他のＭＯＳトランジスタ（図示せず）等の隣接する半導体デバイスから電気的に絶縁するために、浅いトレンチアイソレーション（ＳＴＩ）領域１４０を設けることができる。
【０００５】
Ｎ−にドープされた（Ｐ−にドープされた）ＳＤＥ領域１３０は、典型的に、ＭＯＳトランジスタ１００のＮ＋にドープされた（Ｐ＋にドープされた）ソース／ドレイン領域１２０の付近で見られる最大チャネル電界の大きさを減じることによって、関連するホットキャリア効果を減じるために設けられる。ＭＯＳトランジスタ１００のＮ＋にドープされた（Ｐ＋にドープされた）ソース／ドレイン領域１２０に比べ、Ｎ−にドープされた（Ｐ−にドープされた）ＳＤＥ領域１３０の、より少ない（またはより薄い）ドーピング（少なくとも２または３倍少ないか、または薄い）は、ＭＯＳトランジスタ１００のＮ＋にドープされた（Ｐ＋にドープされた）ソース／ドレイン領域１２０の付近で見られる最大チャネル電界の大きさを減じるが、Ｎ−にドープされた（Ｐ−にドープされた）ＳＤＥ領域１３０のソース−ドレイン抵抗を増す。
【０００６】
図１に示されるように、典型的に、Ｎ＋にドープされたポリ（Ｐ＋にドープされたポリ）ゲート１１０およびゲート酸化物１１５は、ＭＯＳトランジスタ１００のチャネル長λを効果的に決定する臨界寸法δＤＵＶを有する。チャネル長λは、Ｎ＋にドープされたポリ（Ｐ＋にドープされたポリ）ゲート１１０およびゲート酸化物１１５に隣接するＮ−にドープされた（Ｐ−にドープされた）ＳＤＥ領域１３０間の距離である。
【０００７】
図２〜図４に示されるように、典型的に、Ｎ＋にドープされたポリ（Ｐ＋にドープされたポリ）ゲート１１０およびゲート酸化物１１５の臨界寸法δＤＵＶは、以下のように決定される。図２に示されるように、半導体基板１０５上にゲート酸化物層２１５が形成され、ゲート酸化物層２１５上にゲート導電層２１０が形成される。ゲート導電層２１０上に反射防止被覆（ＡＲＣ）層２３０が形成される。比較のために、フォトレジスト層２２０が、ＡＲＣ層２３０上において従来の非ＤＵＶフォトリソグラフィを用いて形成されてパターニングされているかのように示される。フォトレジスト層２２０は、非深紫外線回折により制限された、約１８００Åよりも大きいことが考えられる最小寸法δｎｏｎ−ＤＵＶを有するようにパターニングされる。
【０００８】
図３に示されるように、ＡＲＣ層２３０上において、従来のＤＵＶフォトリソグラフィおよび／または高エネルギ電子ビームリソグラフィを用いてフォトレジストマスク３２０が形成され、パターニングされる。フォトレジスト層２２０は、比較のために点線で示される。フォトレジストマスク３２０は、典型的に、Ｎ＋にドープされたポリ（Ｐ＋にドープされたポリ）ゲート１１０およびゲート酸化物１１５のサイズを決定する、深紫外線回折により制限された、約１８００Åであり得る最小の臨界寸法δＤＵＶを有する。
【０００９】
図４に示されるように、臨界寸法δＤＵＶを有するフォトレジストマスク３２０をマスクとして用いて、ゲート導電層２１０（図２〜図３）からそれぞれの部分４１０（点線で図示）を除去し、後のエッチングおよび／または処理の後に最終的にゲート酸化物１１５となるゲート酸化物層２１５の一部およびＮ＋にドープされたポリ（Ｐ＋にドープされたポリ）ゲート１１０を含むゲート構造４００を形成する。ゲート構造４００、したがって、Ｎ＋にドープされたポリ（Ｐ＋にドープされたポリ）ゲート１１０もまた、フォトレジストマスク３２０によって規定される臨界寸法δＤＵＶを有する。しかしながら、フォトレジストマスク３２０および全エッチングによって規定される臨界寸法δＤＵＶは依然として大きすぎる。より一層縮小されたスケールで、整合性を有して、頑丈に、再現可能な態様で、好ましくはセルフアライメント式に、ゲート導体等の構成要素を形成してパターニングするために、十分に制御可能であって、信頼することができ、実用可能な、より安価な技術を有することが望ましい。
【００１０】
この発明は、上述の問題の１つ以上を克服するか、または少なくともその影響を減じることに向けられる。
【００１１】
【発明の開示】
この発明の一局面において、１つの方法が提供される。この方法は、基板層上にゲート誘電体層を形成するステップと、ゲート誘電体層上にゲート導電層を形成するステップと、ゲート導電層上に第１のハードマスク層を形成するステップと、第１のハードマスク層上に第２のハードマスク層を形成するステップとを含む。この方法はまた、第２のハードマスク層上にトリミングされたフォトレジストマスクを形成するステップと、トリミングされたフォトレジストマスクを用いて第２のハードマスク層の部分を除去して、第２のハードマスク層内にパターニングされたハードマスクを形成するステップとを含み、パターニングされたハードマスクは第１の寸法を有する。この方法はさらに、パターニングされたハードマスクに隣接した第１のハードマスク層の部分を除去することにより、第１のハードマスク層内に選択的にエッチングされたハードマスクを形成するステップを含み、選択的にエッチングされたハードマスクは、第１の寸法よりも小さな第２の寸法を有し、この方法はさらに、選択的にエッチングされたハードマスクを用いてゲート誘電体層上のゲート導電層の部分を除去して、ゲート構造を形成するステップを含む。
【００１２】
この発明の別の局面において、半導体デバイスが提供される。この半導体デバイスは、基板層上にゲート誘電体層を形成するステップと、ゲート誘電体層上にゲート導電層を形成するステップと、ゲート導電層上に第１のハードマスク層を形成するステップと、第１のハードマスク層上に第２のハードマスク層を形成するステップとを含む方法によって形成される。この方法はまた、第２のハードマスク層上にトリミングされたフォトレジストマスクを形成するステップと、トリミングされたフォトレジストマスクを用いて第２のハードマスク層の部分を除去して、第２のハードマスク層内にパターニングされたハードマスクを形成するステップとを含み、パターニングされたハードマスクは第１の寸法を有する。この方法はさらに、パターニングされたハードマスクに隣接した第１のハードマスク層の部分を除去することにより、第１のハードマスク層内に選択的にエッチングされたハードマスクを形成するステップを含み、選択的にエッチングされたハードマスクは、第１の寸法よりも小さな第２の寸法を有し、この方法はさらに、選択的にエッチングされたハードマスクを用いてゲート誘電体層上のゲート導電層の部分を除去して、ゲート構造を形成するステップを含む。
【００１３】
この発明は、参照番号の最も左の有効数字がそれぞれの参照番号が現われる最初の図面を示す添付の図面とともに、以下の説明を参照することによって理解され得る。
【００１４】
この発明はさまざまな変形および代替的形態が可能であるが、その特定の実施例が図面で例として示され、この明細書に詳細に説明される。しかしながら、この明細書での特定の実施例の説明が、この発明を、開示された特定の形態に限定することを意図するものではなく、反対に、前掲の請求項によって規定されるこの発明の精神および範囲内にある変形物、等価物、および代替物のすべてを包含することを意図するものであると理解されるべきである。
【００１５】
【発明を実施するためのモード】
この発明の例示的実施例を以下に説明する。不明瞭にならないように、この明細書は、実際の実現化例のすべての特徴を記載しない。任意のこのような実際の実施例の開発において、開発者の特定の目標、たとえば、実現化例ごとに異なるシステム関連およびビジネス関連の制約との整合等を達成するために、実現化例に特有の判断を多数行なわれなければならないことが、当然ながら認識されるであろう。さらに、このような開発努力は複雑で時間を消費するものであるが、この開示の恩恵を受ける当業者にとっては慣例の作業であることが認識されるであろう。
【００１６】
この発明に従った半導体デバイス製造のための方法の例示的実施例が図５〜図１３に示される。半導体デバイスのさまざまな領域および構造は、極めて精密で、鮮明な構成およびプロファイルを有しているように図面に示されているが、当業者には、実際に、これらの領域および構造が図面で示されるほど精密ではないことが分かる。しかしながら、この発明の実施例を提供するために、添付の図面が含まれる。
【００１７】
一般に、この発明は、半導体デバイスの製造に向けられる。本願を完全に読むと、当業者にとっては容易に明らかになるように、この方法はさまざまな技術、たとえば、ＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳ等に適用することができ、また、論理デバイス、メモリデバイス等を含むがこれらに限定されないさまざまなデバイスに容易に適用することができる。
【００１８】
図５〜図１３は、この発明に従った、ＭＯＳトランジスタ１３００（図１３）を形成する方法を示す。図５に示されるように、ドープされたシリコン等の半導体基板５０５の上面５５０上に誘電体層５１０が形成され得る。誘電体層５１０は、このような層を形成するためのさまざまな公知の技術、たとえば、化学気相成長法（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、物理気相成長法（ＰＶＤ）、熱成長等によって形成されてよい。誘電体層５１０は、上面５５０上に、たとえば約２０〜５０Åの範囲の厚さを有してよく、さまざまな誘電体材料で形成することができ、たとえば、酸化物、オキシナイトライド、二酸化シリコン（ＳｉＯ２）、窒素含有酸化物（窒素含有ＳｉＯ２等）、窒素ドープされた酸化物（Ｎ２注入ＳｉＯ２等）、シリコンオキシナイトライド（ＳｉｘＯｙＮｘ）等であってよい。
【００１９】
誘電体層５１０はまた、任意の好適な、「高誘電率」または「高Ｋ」の、Ｋが約８以上である材料、たとえば、酸化チタン（ＴｉＯ２等のＴｉｘＯｙ）、酸化タンタル（Ｔａ２Ｏ５等のＴａｘＯｙ）、バリウムストロンチウムチタン酸塩（ＢＳＴ、ＢａＴｉＯ３／ＳｒＴｉＯ３）等で形成されてよい。誘電体層５１０は、たとえば約２０〜５０Åの範囲の等価酸化物厚さｔｏｘ−ｅｑを有し得る。等価酸化物厚さｔｏｘ−ｅｑは、厚さｔｏｘ−ｅｑの二酸化シリコン（ＳｉＯ２）が有するであろう単位面積当りのキャパシタンスＣｏｘとほぼ同じ単位面積当りのキャパシタンスＣを有する、（誘電率Ｋの）誘電体材料の厚さｔであるよう規定され得る。ＳｉＯ２の誘電率Ｋｏｘは約４であり、さらに、Ｃ＝Ｋ／ｔおよびＣｏｘ＝Ｋｏｘ／ｔｏｘ−ｅｑであるために、ほぼ、ｔ＝Ｋ／Ｃ＝Ｋ／Ｃｏｘ＝Ｋｔｏｘ−ｅｑ／Ｋｏｘ＝Ｋｔｏｘ−ｅｑ／４である。誘電体層５１０は、たとえば誘電率ＫＴａＯが約２４の酸化タンタル（Ｔａ２Ｏ５等のＴａｘＯｙ）で形成されてよい。このとき、ほぼ、ｔ＝ＫＴａＯ／Ｃ＝ＫＴａＯ／Ｃｏｘおよびｔ＝ＫＴａＯｔｏｘ−ｅｑ／Ｋｏｘ＝２４ｔｏｘ−ｅｑ／４であることを用い、約２０〜５０Åの範囲の等価酸化物厚さｔｏｘ−ｅｑは、約１２０〜３００Åの範囲のＴａ２Ｏ５の厚さｔＴａＯに対応する。
【００２０】
図５に示されるように、誘電体層５１０上に導電層５１５が形成され得る。導電層５１５はさまざまな公知の技術、たとえば高密度イオン化金属プラズマ（ＩＭＰ）堆積、高密度誘導結合プラズマ（ＩＣＰ）堆積、スパッタリング、ＰＶＤ、ＣＶＤ、ＬＰＣＶＤ、ＰＥＣＶＤ等によって形成されてよく、約５００〜５０００Åの範囲の厚さであってよい。導電層５１５は、さまざまな金属、たとえばアルミニウム（Ａｌ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）等で形成されてよい。
【００２１】
さまざまな別の例示的な実施例において、導電層５１５は、ドープされたポリ導電層５１５であってよい。ドープされたポリ導電層５１５は、このような層を形成するためのさまざまな公知の技術、たとえば、ＣＶＤ、ＬＰＣＶＤ、ＰＥＣＶＤ、ＰＶＤ等によって形成されてよく、約５００〜５０００Åの範囲の厚さであってよい。例示的な一実施例において、ドープされたポリ導電層５１５の厚さは約２０００Åであり、より高いスループットを目指し、ＬＰＣＶＤプロセスによって形成される。
【００２２】
ドープされたポリ導電層５１５は、たとえばＮＭＯＳトランジスタ用にはヒ素（Ａｓ）でドープされ、ＰＭＯＳトランジスタ用にはホウ素（Ｂ）でドープされ、ポリに一層の導電性を与えることができる。ポリは、たとえば約１０００〜２０００Åの範囲の厚さとなるように、より高いスループットを目指し、ＬＰＣＶＤプロセスによってドープされずに形成され得る。ポリのドーピングは、ポリの上面を通じてドーパント原子および／または分子を拡散または注入することによって適宜達成されてよい。ドープされたポリ導電層５１５は、次に、約５〜６０秒の範囲の時間だけ、約８００〜１１００℃の範囲の温度で行なわれる急速熱アニール（ＲＴＡ）であってよい熱処理のプロセスにかけることができる。
【００２３】
図５に示されるように、導電層５１５上に第１のハードマスク層５４０を形成することができ、第１のハードマスク層５４０上に第２のハードマスク層５５０を形成することができる。好ましくは、第１のハードマスク層５４０および第２のハードマスク層５５０は、以下により詳しく説明するように、第１のハードマスク層５４０および第２のハードマスク層５５０を異なった態様でパターニングするために選択的エッチングを用いることができるように、異なった材料で形成される。
【００２４】
第１のハードマスク層５４０および第２のマスク層５５０は、さまざまな誘電体材料で形成されてよく、それらの一方または両方は、たとえば、酸化物（Ｇｅ酸化物等）、オキシナイトライド（ＧａＰオキシナイトライド等）、二酸化シリコン（ＳｉＯ２）、窒素含有酸化物（窒素含有ＳｉＯ２等）、窒素ドープされた酸化物（Ｎ２注入ＳｉＯ２等）、窒化シリコン（Ｓｉ３Ｎ４）、シリコンオキシナイトライド（ＳｉｘＯｙＮｚ）等であってよい。第１のハードマスク層５４０および第２のハードマスク層５５０はまた、任意の好適な、「高誘電率」または「高Ｋ」の、Ｋが約８以上である材料、たとえば、酸化チタン（ＴｉＯ２等のＴｉｘＯｙ）、酸化タンタル（Ｔａ２Ｏ５等のＴａｘＯｙ）、バリウムストロンチウムチタン酸塩（ＢＳＴ、ＢａＴｉＯ３／ＳｒＴｉＯ３）等で形成されてもよい。
【００２５】
第１のハードマスク層５４０および第２のハードマスク層５５０は、このような層を形成するためのさまざまな公知の技術、たとえば、化学気相成長法（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、物理気相成長法（ＰＶＤ）、熱成長等によって形成され得る。第１のハードマスク層５４０および第２のハードマスク層５５０は、各々が約５００〜５５００Åの範囲の厚さであってよい。例示的な一実施例において、第１のハードマスク層５４０は、ＬＰＣＶＤプロセスによってブランケット堆積されることにより形成される、厚さが約１０００Åの窒化シリコン（Ｓｉ３Ｎ４）から成り、第２のハードマスク層５５０は、同じくＬＰＣＶＤプロセスによってブランケット堆積されることにより形成される、厚さが同じく約１０００Åである二酸化シリコン（ＳｉＯ２）から成る。
【００２６】
図５に示されるように、第２のハードマスク層５５０上に、非ＤＵＶリソグラフィを用いてパターニングされた、非ＤＵＶでパターニングされたフォトレジスト層５６０（点線で図示）が形成される。非ＤＵＶでパターニングされたフォトレジスト層５６０は、制御されたフォトレジストトリミングを用いてトリミングされ、トリミングされたフォトレジストマスク５７０を形成する。非ＤＵＶでパターニングされたフォトレジスト層５６０は、たとえば酸素プラズマ（Ｏ２プラズマ）を用いてトリミングされてよい。トリミングされたフォトレジストマスク５７０は、典型的に、Ｎ＋にドープされたポリ（Ｐ＋にドープされたポリ）ゲート１１０およびゲート酸化物１１５のサイズを決定する、約１１００Åであり得る臨界寸法δｔｒｉｍを有する。さまざまな別の例示的実施例において、ＤＵＶリソグラフィおよび／または高エネルギ電子ビームリソグラフィを用いてパターニングされた、より高価な、パターニングされたフォトレジスト層（図示せず）を、非ＤＵＶでパターニングされたフォトレジスト層５６０の代わりに用いて、後にトリミングすることができる。さまざまな他の例示的な代替的実施例において、ＤＵＶリソグラフィおよび／または高エネルギ電子ビームリソグラフィを用いてパターニングされた、より高価な、パターニングされたフォトレジストマスク（図示せず）を、トリミングされたフォトレジストマスク５７０の代わりに用いることもできる。
【００２７】
図６に示されるように、次に、臨界寸法δｔｒｉｍを有するトリミングされたフォトレジストマスク５７０をマスクとして用い、たとえば異方性エッチングプロセスを用い、トリミングされたフォトレジストマスク５７０によって保護されない第２のハードマスク層５５０の部分６５５（点線で図示）を除去することによって、パターニングされたハードマスク６５０を形成する。パターニングされたハードマスク６５０は、トリミングされたフォトレジストマスク５７０によって規定される臨界寸法δｔｒｉｍを有する。
【００２８】
図５〜図６に示されるように、パターニングされたハードマスク６５０は、さまざまな公知のエッチング技術、たとえば異方性エッチングプロセスを用いて形成されてよい。選択的異方性エッチング技術、たとえば、オクタフルオロシクロブタン（Ｃ４Ｆ８）および／またはテトラフルオロメタン（四フッ化炭素、ＣＦ４）、およびアルゴン（Ａｒ）をエッチャントガスとして用いる反応性イオンエッチング（ＲＩＥ）プロセスを用いてよい。代替的に、たとえば、エッチャントガスとしてトリフルオロメタン（フルオロフォーム、ＣＨＦ３）およびアルゴン（Ａｒ）を用いる反応性イオンエッチング（ＲＩＥ）プロセスを用いてよい。さまざまな例示的実施例において、プラズマエッチングを用いてもよい。
【００２９】
図７に示されるように、臨界寸法δｔｒｉｍを有するトリミングされたフォトレジストマスク５７０（図５〜図６）は、たとえばストリッピングされることによって除去されてよい。図７に示されるように、導電層５１５およびパターニングされたハードマスク６５０に対する選択的なエッチングプロセスを用いることにより、パターニングされたハードマスク６５０に隣接した第１のハードマスク層５４０の部分７４５（点線で図示）を除去することによって、選択的にエッチングされたハードマスク７４５を形成することができる。選択的にエッチングされたハードマスク７４０は、さまざまな公知の選択的等方性ウェットエッチング技術を用いること、たとえばリン酸（Ｈ３ＰＯ４）を用いることによって形成されてよい。たとえば、窒化シリコン（Ｓｉ３Ｎ４）の第１のハードマスク層５４０を選択的にエッチングするために熱水性リン酸（Ｈ３ＰＯ４）を用いると、二酸化シリコン（ＳｉＯ２）の第２のハードマスク層５５０のエッチング速度の少なくとも約１０倍の速度で、Ｓｉ３Ｎ４はほぼ確実にエッチングによって除去される。
【００３０】
図７に示されるように、選択的にエッチングされたハードマスク７４０は、パターニングされたハードマスク６５０の臨界寸法δｔｒｉｍよりも小さい、約３００〜９００Åであり得る臨界寸法Δを有し得る。好ましくは、臨界寸法Δは、パターニングされたハードマスク６５０の臨界寸法δｔｒｉｍよりも実質的に小さい。パターニングされたハードマスク６５０は、トリミングされたフォトレジストマスク５７０から臨界寸法δｔｒｉｍを受け継ぐ。この発明の任意のさまざまな例示的実施例により、選択的にエッチングされたハードマスク７４０の選択的エッチングは、トリミングされたフォトレジストマスク５７０のさらなるトリミングよりも制御可能であり、信頼することができ、実用可能である。したがって、この発明の任意のさまざまな例示的実施例により、選択的にエッチングされたハードマスク７４０の選択的エッチングは、サブ１００ナノメートルのスケール等のより縮小されたスケールで、整合性を有して、頑丈に、再現可能な態様で、セルフアライメント式に、ゲート導体およびゲート誘電体等の構成要素を形成してパターニングするために用いるのに、十分に制御可能であり、信頼することができ、実用可能である。
【００３１】
図８に示されるように、たとえばエッチャントガスとしてトリフルオロメタン（フルオロフォーム、ＣＨＦ３）およびアルゴン（Ａｒ）を用いる反応性イオンエッチング（ＲＩＥ）プロセス等の等方性および／または異方性エッチング技術によって、パターニングされたハードマスク６５０（図６〜図７）を除去することができる。代替的に、たとえばウェットエッチング技術を用いてもよい。さまざまな例示的実施例において、プラズマエッチングを用いることもできる。
【００３２】
図８に示されるように、選択的にエッチングされたハードマスク７４０によって保護されていない導電層５１５（図５〜図７）のそれぞの部分８２０（点線で図示）は、たとえばエッチングされることによって除去されて、構造８００を形成することができる。構造８００は縁８２５を有し得る。構造８００は、後のエッチングおよび／または処理の後に最終的にゲート誘電体９１０（図９）となるゲート誘電体層５１０の一部およびゲート導体８１５を含む。図８に示されるように、構造８００は、たとえばエッチャントガスとして臭化水素（ＨＢｒ）および／または塩素（Ｃｌ２）およびアルゴン（Ａｒ）を用いる異方性エッチングプロセス等の、さまざまな公知のフォトリソグラフィおよびエッチングの技術を用いて形成されてよい。
【００３３】
図９に示されるように、選択的にエッチングされたハードマスク７４０（図７〜図８）は、等方性および／または異方性エッチング技術によって除去され得る。図９に示されるように、半導体基板５００の上面５５０上に、かつ、構造８００の上におよびそれに隣接して、たとえばフォトレジストで形成されたマスキング層９００が形成され得る。マスキング層９００は、上面５５０上に、たとえば約５００〜５０００Åの範囲の厚さτを有してよい。さまざまな例示的実施例において、上面５５０上の厚さτは約５０００Åである。さまざまな別の例示的実施例において、上面５５０上の厚さτは、約５００〜１０００Åの範囲にある。
【００３４】
図１０に示されるように、マスキング層９００をパターニングして、浅いトレンチアイソレーション（ＳＴＩ）１４０の少なくとも一部上にマスク１０７５を形成することができる。さまざまな公知のフォトリソグラフィおよび／またはエッチング技術を用いてマスキング層９００をパターニングし、マスク１０７５を形成することができる。マスク１０７５は、たとえば約１０００〜５５００Åの範囲の距離ωだけ構造８００の縁８２５から離された縁１０２０を有し得る。
【００３５】
ＮＭＯＳ（ＰＭＯＳ）トランジスタ領域が、たとえばＮ−にドープされた（Ｐ−にドープされた）領域１０３０を形成するために注入されている間に、ＰＭＯＳ（ＮＭＯＳ）トランジスタ領域を保護するために、従来のＣＭＯＳ製造方法におけるように、マスク１０７５がＳＴＩ領域１４０上に形成され得る。図１０に示されるように、ドーパント注入１０００（矢印で図示）が行なわれて、Ｎ−にドープされた（Ｐ−にドープされた）領域１０３０を形成することができる。活性化の後に、Ｎ−にドープされた（Ｐ−にドープされた）領域１０３０は、Ｎ−にドープされた（Ｐ−にドープされた）ＳＤＥ領域１１３０となる（図１１）。
【００３６】
さまざまな例示的実施例において、Ｎ−にドープされた（Ｐ−にドープされた）領域１０３０は、（図１３のＮＭＯＳトランジスタ１３００に適切なＮ−ドーピング用の）Ａｓまたは（図１３のＰＭＯＳトランジスタ１３００に適切なＰ−ドーピング用の）ＢＦ２のＳＤＥドーズ量で注入されることによって形成され得る。ＳＤＥドーズ量は、約３〜５０ｋｅＶの範囲の注入エネルギで、約１．０×１０１４〜１．０×１０１５イオン／ｃｍ２の範囲にあってよい。Ｎ−にドープされた（Ｐ−にドープされた）領域１０３０は、約５〜６０秒の範囲の時間だけ、約８００〜１１００℃の範囲の温度で行なわれるＲＴＡプロセスにかけることができる。このＲＴＡプロセスは、注入を活性化することができ、可動性のより高い、（ＮＭＯＳトランジスタ１３００に適切なＮ−ドーピング用の）Ｐまたは（ＰＭＯＳトランジスタ１３００に適切なＰ−ドーピング用の）ＢのＳＤＥドーズ量で注入した後にＲＴＡプロセスを行なった場合よりも、より鮮明に規定されかつそれほど平坦化されずに活性化された（ｌｅｓｓ ｇｒａｄｅｄ ａｃｔｉｖａｔｅｄ）、基板５０５との注入接合を形成することができる。
【００３７】
図１１に示されるように、Ｎ−にドープされた（Ｐ−にドープされた）領域１０３０が活性化されてＮ−にドープされた（Ｐ−にドープされた）ＳＤＥ領域１１３０となる前または後のいずれかに、構造８００に隣接して誘電体スペーサ１１２５が形成され得る。図１１に示されるように、誘電体スペーサ１１２５は、Ｎ−にドープされた（Ｐ−にドープされた）ＳＤＥ領域１１３０上に、および構造８００に隣接して、さまざまな技術によって形成されてよい。たとえば、誘電体スペーサ１１２５は、構造８００の上およびそれに隣接して、適切な材料のコンフォーマル層（図示せず）を堆積してから、コンフォーマルにブランケット堆積された層上に異方性ＲＩＥプロセスを行なうことによって形成されてよい。誘電体スペーサ１１２５の各々は、構造８００の縁８２５から測定されると、たとえば約３００〜１５００Åの範囲のベース厚を有し得る。
【００３８】
誘電体スペーサ１１２５は、ゲート誘電体５１５と同様に、さまざまな誘電体材料で形成されてよく、たとえば、酸化物、窒化物、オキシナイトライド、二酸化シリコン（ＳｉＯ２）、窒素含有ＳｉＯ２、窒化シリコン（Ｓｉ３Ｎ４）、シリコンオキシナイトライド（ＳｉｘＯｙＮｘ）等であってよい。誘電体スペーサ１１２５はまた、任意の好適な、「低誘電率」または「低Ｋ」の、Ｋが約４以下である材料で形成されてよい。加えて、誘電体スペーサ１１２５は、フッ素にドープされた酸化物、フッ素にドープされた窒化物、フッ素にドープされたオキシナイトライド、フッ素にドープされた低Ｋ材料等を含んでよい。例示的な一実施例において、誘電体スペーサ１１２５は、ベース厚が約３００ÅのＳｉＯ２を含む。
【００３９】
図１２に示されるように、ドーパント１２００（矢印で図示）が注入されて、ドーパント原子および／または分子を導入してＮ＋にドープされた（Ｐ＋にドープされた）領域１２２０を形成することができる。活性化の後に、Ｎ＋にドープされた（Ｐ＋にドープされた）領域１２２０は、Ｎ＋にドープされた（Ｐ＋にドープされた）ソース／ドレイン領域１３２０となる（図１３）。例示的な一実施例において、ドーパント１２００の原子および／または分子のドーズ量は、適切なドーパント１２００の原子および／または分子、たとえば、例示的ＮＭＯＳトランジスタ用のＰまたは例示的ＰＭＯＳトランジスタ用のＢの、約１．０×１０１５〜５．０×１０１５イオン／ｃｍ２の範囲にあり得る。ドーパント１２００の原子および／または分子の注入エネルギは、約３０〜１００ｋｅＶの範囲であってよい。別の例示的実施例において、ドーパント１２００原子のドーズ量は、約３０ｋｅＶの注入エネルギにおいて、ＮＭＯＳトランジスタ用にＰ、ＰＭＯＳトランジスタ用にＢの、約１．０×１０１５イオン／ｃｍ２である。
【００４０】
ドーパント１２００は、Ｐ、Ａｓ、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）等のＮ＋注入であってよく、濃くドープされたＮ＋ソース／ドレイン領域１３２０を形成することができる。Ｎ＋注入は、たとえばＮＭＯＳトランジスタ１３００の製造に適切である。代替的に、ドーパント１２００は、Ｂ、フッ化ホウ素（ＢＦ、ＢＦ２）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）等のＰ＋注入であってよく、濃くドープされたＰ＋ソース／ドレイン領域１３２０を形成することができる。Ｐ＋注入は、たとえばＰＭＯＳトランジスタ１３００の製造に適切である。
【００４１】
図１３に示されるように、Ｎ＋にドープされた（Ｐ＋にドープされた）領域１２２０を、約５〜６０秒の範囲の時間だけ、約８００〜１１００℃の範囲の温度で行なわれるＲＴＡプロセスにかけて、Ｎ＋にドープされた（Ｐ＋にドープされた）ソース／ドレイン領域１３２０を形成することができる。このＲＴＡプロセスは、より可動性の高い、（ＮＭＯＳトランジスタ１３００に適切なＮ＋ドーピング用の）Ｐまたは（ＰＭＯＳトランジスタ１３００に適切なＰ＋ドーピング用の）Ｂの注入を活性化することができ、より可動性の低い、（ＮＭＯＳトランジスタ１３００に適切なＮ＋ドーピング用の）Ａｓまたは（ＰＭＯＳトランジスタ１３００に適切なＰ＋ドーピング用の）ＢＦ２のソース／ドレインドーズ量で注入した後にＲＴＡプロセスを行なった場合よりも、より鮮明でなく規定されかつより平坦化されて活性化された、構造５０５との注入接合を形成することができる。
【００４２】
代替的に、Ｎ＋にドープされた（Ｐ＋にドープされた）ソース／ドレイン領域１３２０を形成するための、Ｎ＋にドープされた（Ｐ＋にドープされた）領域１２２０を拡散して活性化するためのＲＴＡプロセスが、サリサイド化の前、最中、または後のいずれかに、セルフアライメント式のシリサイド化（サリサイド化）プロセス（図示せず）とともに行われてよい。このようなサリサイド化が組合されたＲＴＡプロセスは、約１０〜６０秒の範囲の時間だけ、約８００〜１０００℃の範囲の温度で行なわれてよい。
【００４３】
臨界寸法の縮小された半導体デバイスを製造する方法の、上に開示されたどの実施例によっても、より縮小されたスケールで、整合性を有して、頑丈に、再現可能な態様で、セルフアライメント式に、ゲート導体およびゲート誘電体等の構成要素を形成してパターニングすることができる。臨界寸法の縮小された半導体デバイスを製造する方法の、上に開示されたどの実施例によっても、高価なＤＵＶフォトリソグラフィおよび／または高エネルギ電子ビームリソグラフィに頼ることなく臨界寸法の縮小を達成することができる。この発明のさまざまな任意の例示的な実施例に従った、選択的にエッチングれたハードマスク７４０（図７）の選択的エッチングにより、ＭＯＳトランジスタ１３００の構造８００は、約５００〜１０００Åであり得るＭＯＳトランジスタ１３００のチャネル長Λを効果的に決定する、約６００〜１１００Åであり得る臨界寸法Δを有することができる。この発明のさまざまな任意の例示的実施例に従った、選択的にエッチングされたハードマスク７４０（図７）の選択的エッチングは、トリミングされたフォトレジストマスク５７０（図５）のさらなるトリミングよりも、より制御可能であり、信頼することができ、実用可能である。したがって、この発明のさまざまな任意の例示的な実施例に従った、選択的にエッチングされたハードマスク７４０の選択的エッチングは、より縮小されたスケールで、たとえばサブ１００ナノメートルのスケールで、整合性を有して、頑丈に、再現可能な態様で、セルフアライメント式に、ゲート導体およびゲート誘電体等の構成要素を形成してパターニングするために用いるのに、十分に制御可能であり、信頼することができ、実用可能である。
【００４４】
上に開示された特定の実施例は例示にすぎない。なぜなら、この発明が、この明細書の教示の恩恵を受ける当業者にとっては明らかな、異なるが等価の態様で、変更されかつ実施され得るためである。さらに、前掲の請求項に記載される以外には、この明細書に示された構成または設計の詳細に対し、何ら限定は意図されない。したがって、上に開示された特定の実施例を変更または変形することができ、さらに、これらのすべての変形物が、この発明の範囲および精神の内にあると考えられることは明らかである。特に、この明細書に開示された（「約ａから約ｂ」、または等価に「約ａからｂ」、または等価に「約ａ−ｂ」の形態のうちの）値の各範囲は、ゲオルグ・カントール（Ｇｅｏｒｇ Ｃａｎｔｏｒ）の意味において、値のそれぞれの範囲の冪集合（すべてのサブセットの組）を指すものとして理解されるべきである。したがって、この明細書において求められる保護は、上述の請求項に述べられるとおりである。
【図面の簡単な説明】
【図１】高価なＤＵＶフォトリソグラフィおよび／または高エネルギ電子ビームリソグラフィに頼った、臨界寸法の縮小を達成するための従来のアプローチを概略的に示す図である。
【図２】高価なＤＵＶフォトリソグラフィおよび／または高エネルギ電子ビームリソグラフィに頼った、臨界寸法の縮小を達成するための従来のアプローチを概略的に示す図である。
【図３】高価なＤＵＶフォトリソグラフィおよび／または高エネルギ電子ビームリソグラフィに頼った、臨界寸法の縮小を達成するための従来のアプローチを概略的に示す図である。
【図４】高価なＤＵＶフォトリソグラフィおよび／または高エネルギ電子ビームリソグラフィに頼った、臨界寸法の縮小を達成するための従来のアプローチを概略的に示す図である。
【図５】この発明のさまざまな実施例に従った、半導体デバイス製造のための方法を概略的に示す図である。
【図６】この発明のさまざまな実施例に従った、半導体デバイス製造のための方法を概略的に示す図である。
【図７】この発明のさまざまな実施例に従った、半導体デバイス製造のための方法を概略的に示す図である。
【図８】この発明のさまざまな実施例に従った、半導体デバイス製造のための方法を概略的に示す図である。
【図９】この発明のさまざまな実施例に従った、半導体デバイス製造のための方法を概略的に示す図である。
【図１０】この発明のさまざまな実施例に従った、半導体デバイス製造のための方法を概略的に示す図である。
【図１１】この発明のさまざまな実施例に従った、半導体デバイス製造のための方法を概略的に示す図である。
【図１２】この発明のさまざまな実施例に従った、半導体デバイス製造のための方法を概略的に示す図である。
【図１３】この発明のさまざまな実施例に従った、半導体デバイス製造のための方法を概略的に示す図である。
Claims (10)
- 基板層（５０５）上にゲート誘電体層（５１０）を形成するステップと、
前記ゲート誘電体層（５１０）上にゲート導電層（５１５）を形成するステップと、
前記ゲート導電層（５１５）上に第１のハードマスク層（５４０）を形成するステップと、
前記第１のハードマスク層（５４０）上に第２のハードマスク層（５５０）を形成するステップと、
前記第２のハードマスク層（５５０）上にトリミングされたフォトレジストマスク（５７０）を形成するステップと、
前記トリミングされたフォトレジストマスク（５７０）を用いて前記第２のハードマスク層（５５０）の部分（６５５）を除去して、前記第２のハードマスク層（５５０）内にパターニングされたハードマスク（６５０）を形成するステップとを含み、前記パターニングされたハードマスク（６５０）は第１の寸法（δｔｒｉｍ）を有し、前記方法はさらに、
前記パターニングされたハードマスク（６５０）に隣接した前記第１のハードマスク層（５４０）の部分（７４５）を除去することにより、前記第１のハードマスク層（５４０）内に選択的にエッチングされたハードマスク（７４０）を形成するステップを含み、前記選択的にエッチングされたハードマスク（７４０）は、前記第１の寸法（δｔｒｉｍ）よりも小さな第２の寸法（Δ）を有し、前記方法はさらに、
前記選択的にエッチングされたハードマスク（７４０）を用いて前記ゲート誘電体層（５１０）上の前記ゲート導電層（５１５）の部分を除去して、構造（８００）を形成するステップを含む、方法。 - 前記ゲート誘電体層（５１０）を形成するステップは、酸化物、オキシナイトライド、二酸化シリコン、窒素含有酸化物、窒素ドープされた酸化物、シリコンオキシナイトライド、高誘電率（高Ｋ）の、Ｋが少なくとも約８である、酸化チタン、酸化タンタル、およびバリウムストロンチウムチタン酸塩のうちの１つで前記ゲート誘電体層（５１０）を形成するステップを含み、前記ゲート誘電体層（５１０）を形成するステップは、化学気相成長法（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、物理気相成長法（ＰＶＤ）、および熱成長のうちの１つを用いて前記ゲート誘電体層（５１０）を形成するステップを含む、請求項１に記載の方法。
- 前記ゲート誘電体層（５１０）を形成するステップは、約２０〜５０Åの範囲の等価酸化物厚さｔｏｘ−ｅｑを有するように、前記ゲート誘電体層（５１０）を形成するステップを含む、請求項１に記載の方法。
- 前記ゲート導電層（５１５）を形成するステップは、ドープされたポリ、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、およびコバルト（Ｃｏ）のうちの１つで前記ゲート導電層（５１５）を形成するステップを含み、前記ゲート導電層（５１５）を形成するステップは、化学気相成長法（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、物理気相成長法（ＰＶＤ）、高密度イオン化金属プラズマ（ＩＭＰ）堆積、および高密度誘導結合プラズマ（ＩＣＰ）堆積のうちの１つを用いて前記ゲート導電層（５１５）を形成するステップを含む、請求項１に記載の方法。
- 前記ゲート導電層（５１５）を形成するステップは、約５００〜５０００Åの範囲の厚さを有するように、前記ゲート導電層（５１５）を形成するステップを含む、請求項１に記載の方法。
- 前記第１および第２のハードマスク層（５４０，５５０）を形成するステップは、酸化物、オキシナイトライド、二酸化シリコン、窒化シリコン、窒素含有酸化物、窒素ドープされた酸化物、シリコンオキシナイトライド、高誘電率（高Ｋ）の、Ｋが少なくとも約８である、酸化チタン、酸化タンタル、およびバリウムストロンチウムチタン酸塩のうちの異なる２つのもので前記第１および第２のハードマスク層（５４０，５５０）を形成するステップと、化学気相成長法（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、物理気相成長法（ＰＶＤ）、および熱成長のうちの１つを用いて前記第１および第２のハードマスク層（５４０，５５０）を形成するステップとを含む、請求項１に記載の方法。
- 前記第１のハードマスク層（５４０）を形成するステップは、窒化シリコンで前記第１のハードマスク層（５４０）を形成するステップを含み、前記第２のハードマスク層（５５０）を形成するステップは、二酸化シリコンで前記第２のハードマスク層（５５０）を形成するステップを含む、請求項８に記載の方法。
- 前記選択的にエッチングされたハードマスク（７４０）を形成するステップは、最大で約１０００Åの臨界寸法Δを有するように、前記選択的にエッチングされたハードマスク（７４０）を形成するステップを含む、請求項１に記載の方法。
- 基板層（５０５）上にゲート誘電体層（５１０）を形成するステップと、
前記ゲート誘電体層（５１０）上にゲート導電層（５１５）を形成するステップと、
前記ゲート導電層（５１５）上に第１のハードマスク層（５４０）を形成するステップと、
前記第１のハードマスク層（５４０）上に第２のハードマスク層（５５０）を形成するステップと、
前記第２のハードマスク層（５５０）上にフォトレジストマスク（５６０）を形成してパターニングするステップと、
前記フォトレジストマスク（５６０）をトリミングすることによってトリミングされたフォトレジストマスク（５７０）を形成するステップと、
前記トリミングされたフォトレジストマスク（５７０）を用いて前記第２のハードマスク層（５５０）の部分（６５５）を除去して、前記第２のハードマスク層（５５０）内にパターニングされたハードマスク（６５０）を形成するステップとを含み、前記パターニングされたハードマスク（６５０）は第１の寸法（δｔｒｉｍ）を有し、さらに、
前記トリミングされたフォトレジストマスク（５７０）を除去するステップと、
前記パターニングされたハードマスク（６５０）に隣接した前記第１のハードマスク層（５４０）の部分（７４５）を除去することによって、前記第１のハードマスク層（５４０）内に選択的にエッチングされたハードマスク（７４０）を形成するステップとを含み、前記選択的にエッチングされたハードマスク（７４０）は、前記第１の寸法（δｔｒｉｍ）よりも小さな第２の寸法（Δ）を有し、さらに、
前記選択的にエッチングされたハードマスク（７４０）を用いて前記ゲート誘電体層（５１０）上の前記ゲート導電層（５１５）の部分を除去して、構造（８００）を形成するステップとを含み、前記ゲート誘電体層（５１０）を形成するステップは、酸化物、オキシナイトライド、二酸化シリコン、窒素含有酸化物、窒素ドープされた酸化物、シリコンオキシナイトライド、高誘電率（高Ｋ）の、Ｋが少なくとも約８である、酸化チタン、酸化タンタル、およびバリウムストロンチウムチタン酸塩のうちの１つで前記ゲート誘電体層（５１０）を形成するステップを含み、前記ゲート誘電体層（５１０）を形成するステップは、化学気相成長法（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、物理気相成長法（ＰＶＤ）、および熱成長のうちの１つを用いて前記ゲート誘電体層（５１０）を形成するステップをさらに含み、前記ゲート誘電体層（５１０）を形成するステップは、約２０〜５０Åの範囲の等価酸化物厚さｔｏｘ−ｅｑを有するように前記ゲート誘電体層（５１０）を形成するステップをさらに含み、前記ゲート導電層（５１５）を形成するステップは、ドープされたポリ、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、およびコバルト（Ｃｏ）のうちの１つで前記ゲート導電層（５１５）を形成するステップを含み、前記ゲート導電層（５１５）を形成するステップは、化学気相成長法（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、物理気相成長法（ＰＶＤ）、高密度イオン化金属プラズマ（ＩＭＰ）堆積、および高密度誘導結合プラズマ（ＩＣＰ）堆積のうちの１つを用いて前記ゲート導電層（５１５）を形成するステップをさらに含み、前記ゲート導電層（５１５）を形成するステップは、約５００〜５０００Åの範囲の厚さを有するように、前記ゲート導電層（５１５）を形成するステップをさらに含み、前記第１および第２のハードマスク層（５４０，５５０）を形成するステップは、酸化物、オキシナイトライド、二酸化シリコン、窒化シリコン、窒素含有酸化物、窒素ドープされた酸化物、シリコンオキシナイトライド、高誘電率（高Ｋ）の、Ｋが少なくとも約８である、酸化チタン、酸化タンタル、およびバリウムストロンチウムチタン酸塩のうちの異なる２つのもので前記第１および第２のハードマスク層（５４０，５５０）を形成するステップと、化学気相成長法（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、物理気相成長法（ＰＶＤ）、および熱成長のうちの１つを用いて前記第１および第２のハードマスク層（５４０，５５０）を形成するステップとを含み、前記選択的にエッチングされたハードマスク（７４０）を形成するステップは、最大で約１０００Åの臨界寸法を有するように、前記選択的にエッチングされたハードマスク（７４０）を形成するステップを含む、方法。 - 方法によって形成される半導体デバイスであって、前記方法は、
基板層（５０５）上にゲート誘電体層（５１０）を形成するステップと、
前記ゲート誘電体層（５１０）上にゲート導電層（５１５）を形成するステップと、
前記ゲート導電層（５１５）上に第１のハードマスク層（５４０）を形成するステップと、
前記第１のハードマスク層（５４０）上に第２のハードマスク層（５５０）を形成するステップと、
前記第２のハードマスク層（５５０）上にトリミングされたフォトレジストマスク（５７０）を形成するステップと、
前記トリミングされたフォトレジストマスク（５７０）を用いて前記第２のハードマスク層（５５０）の部分（６５５）を除去して、前記第２のハードマスク層（５５０）内にパターニングされたハードマスク（６５０）を形成するステップとを含み、前記パターニングされたハードマスク（６５０）は第１の寸法（δｔｒｉｍ）を有し、前記方法はさらに、
前記パターニングされたハードマスク（６５０）に隣接した前記第１のハードマスク層（５４０）の部分（７４５）を除去することにより、前記第１のハードマスク層（５４０）内に選択的にエッチングされたハードマスク（７４０）を形成するステップを含み、前記選択的にエッチングされたハードマスク（７４０）は、前記第１の寸法（δｔｒｉｍ）よりも小さな第２の寸法（Δ）を有し、前記方法はさらに、
前記選択的にエッチングされたハードマスク（７４０）を用いて前記ゲート誘電体層（５１０）上の前記ゲート導電層（５１５）の部分を除去して、構造（８００）を形成するステップを含み、前記ゲート誘電体層（５１０）を形成するステップは、酸化物、オキシナイトライド、二酸化シリコン、窒素含有酸化物、窒素ドープされた酸化物、シリコンオキシナイトライド、高誘電率（高Ｋ）の、Ｋが少なくとも約８である、酸化チタン、酸化タンタル、およびバリウムストロンチウムチタン酸塩のうちの１つで前記ゲート誘電体層（５１０）を形成するステップを含み、前記ゲート誘電体層（５１０）を形成するステップは、化学気相成長法（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、物理気相成長法（ＰＶＤ）、および熱成長のうちの１つを用いて前記ゲート誘電体層（５１０）を形成するステップをさらに含み、前記ゲート誘電体層（５１０）を形成するステップは、約２０〜５０Åの範囲の等価酸化物厚さｔｏｘ−ｅｑを有するように、前記ゲート誘電体層（５１０）を形成するステップをさらに含み、前記ゲート導電層（５１５）を形成するステップは、ドープされたポリ、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、およびコバルト（Ｃｏ）のうちの１つで前記ゲート導電層（５１５）を形成するステップを含み、前記ゲート導電層（５１５）を形成するステップは、化学気相成長法（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、物理気相成長法（ＰＶＤ）、高密度イオン化金属プラズマ（ＩＭＰ）堆積、および高密度誘導結合プラズマ（ＩＣＰ）堆積のうちの１つを用いて前記ゲート導電層（５１５）を形成するステップをさらに含み、前記ゲート導電層（５１５）を形成するステップは、約５００〜５０００Åの範囲の厚さを有するように、前記ゲート導電層（５１５）を形成するステップをさらに含み、前記第１および第２のハードマスク層（５４０，５５０）を形成するステップは、酸化物、オキシナイトライド、二酸化シリコン、窒化シリコン、窒素含有酸化物、窒素ドープされた酸化物、シリコンオキシナイトライド、高誘電率（高Ｋ）の、Ｋが少なくとも約８である、酸化チタン、酸化タンタル、およびバリウムストロンチウムチタン酸塩のうちの異なる２つのもので前記第１および第２のハードマスク層（５４０，５５０）を形成するステップと、化学気相成長法（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ増速ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、物理気相成長法（ＰＶＤ）、および熱成長のうちの１つを用いて前記第１および第２のハードマスク層（５４０，５５０）を形成するステップとを含み、前記選択的にエッチングされたハードマスク（７４０）を形成するステップは、最大で約１０００Åの臨界寸法を有するように、前記選択的にエッチングされたハードマスク（７４０）を形成するステップを含む、半導体デバイス。
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