JPH11289043A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11289043A JPH11289043A JP8879098A JP8879098A JPH11289043A JP H11289043 A JPH11289043 A JP H11289043A JP 8879098 A JP8879098 A JP 8879098A JP 8879098 A JP8879098 A JP 8879098A JP H11289043 A JPH11289043 A JP H11289043A
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 リードを結線する配線層や、ＧＮＤライン・
電源ラインの発振、電位ドロップを抑制するための強化
ラインが内部に形成された、実装密度向上を可能とする
半導体集積回路装置を提供する。 【解決手段】 第一の外部リード６と第二の外部リード
７との間に、プリント基板層１０と、これを上下から挟
む絶縁層８、９とを配置する。絶縁層８、９には、それ
ぞれ金属膜１１、１２を形成する。プリント基板層１０
には配線層（不図示）を形成する。金属膜１１、１２お
よび前記配線層により、第一の外部リード６と第二の外
部リード７とを接続する。さらに、プリント基板層１０
に不図示の強化パターン層を設ける。
電源ラインの発振、電位ドロップを抑制するための強化
ラインが内部に形成された、実装密度向上を可能とする
半導体集積回路装置を提供する。 【解決手段】 第一の外部リード６と第二の外部リード
７との間に、プリント基板層１０と、これを上下から挟
む絶縁層８、９とを配置する。絶縁層８、９には、それ
ぞれ金属膜１１、１２を形成する。プリント基板層１０
には配線層（不図示）を形成する。金属膜１１、１２お
よび前記配線層により、第一の外部リード６と第二の外
部リード７とを接続する。さらに、プリント基板層１０
に不図示の強化パターン層を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関する。
に関する。
【０００２】
【従来の技術】近年、半導体集積回路に搭載される半導
体素子数は増加し、それに伴いその端子数も増大してい
ることから、その端子に対応すべくパッケージ面積を増
大させることなく実装密度向上させるために多数の外部
へ引き出すリードを持った半導体集積回路装置に対する
要望が強まっている。このような要望に応えるものとし
て、図７〜９に示すような絶縁物を介してリードフレー
ムを多層にした半導体集積回路装置が提案されている。
図７は従来用いられている半導体集積回路装置の平面図
で、図８は図７のＥ−Ｆ部における断面図である。さら
に図９は図７のＧ−Ｈ部における内部構造が理解できる
ように描いた断面図である。これらの図によればアイラ
ンド部３に半導体チップ２をマウントし互いに絶縁物５
で絶縁された第一の外部リード６及び第二の外部リード
７に半導体チップ２のボンディングパッド１４からボン
ディング線４で結線し、封止材１により樹脂封入されて
いる。
体素子数は増加し、それに伴いその端子数も増大してい
ることから、その端子に対応すべくパッケージ面積を増
大させることなく実装密度向上させるために多数の外部
へ引き出すリードを持った半導体集積回路装置に対する
要望が強まっている。このような要望に応えるものとし
て、図７〜９に示すような絶縁物を介してリードフレー
ムを多層にした半導体集積回路装置が提案されている。
図７は従来用いられている半導体集積回路装置の平面図
で、図８は図７のＥ−Ｆ部における断面図である。さら
に図９は図７のＧ−Ｈ部における内部構造が理解できる
ように描いた断面図である。これらの図によればアイラ
ンド部３に半導体チップ２をマウントし互いに絶縁物５
で絶縁された第一の外部リード６及び第二の外部リード
７に半導体チップ２のボンディングパッド１４からボン
ディング線４で結線し、封止材１により樹脂封入されて
いる。
【０００３】
【発明が解決しようとする課題】ところが、この半導体
集積回路装置では、第一の外部リード６と第二の外部リ
ード７が絶縁物５によって互いに絶縁されている。この
ため半導体チップ以外で互いのリードを結線したりＧＮ
Ｄライン、電源ラインの発振や電位ドロップを抑制する
ための強化ラインを半導体集積回路装置上で実現するの
は不可能であった。従って、実装ボード上で端子間の結
線やＧＮＤライン、電源ラインの強化を行うことが必要
となり、実装密度向上の阻害要因となっていた。
集積回路装置では、第一の外部リード６と第二の外部リ
ード７が絶縁物５によって互いに絶縁されている。この
ため半導体チップ以外で互いのリードを結線したりＧＮ
Ｄライン、電源ラインの発振や電位ドロップを抑制する
ための強化ラインを半導体集積回路装置上で実現するの
は不可能であった。従って、実装ボード上で端子間の結
線やＧＮＤライン、電源ラインの強化を行うことが必要
となり、実装密度向上の阻害要因となっていた。
【０００４】
【課題を解決するための手段】本発明はこのような従来
の半導体集積回路装置の構造に改良を加え、リードを結
線する配線層や、ＧＮＤライン・電源ラインの発振、電
位ドロップを抑制するための強化ラインが内部に形成さ
れた、実装密度向上を可能とする半導体集積回路装置を
提供するものである。
の半導体集積回路装置の構造に改良を加え、リードを結
線する配線層や、ＧＮＤライン・電源ラインの発振、電
位ドロップを抑制するための強化ラインが内部に形成さ
れた、実装密度向上を可能とする半導体集積回路装置を
提供するものである。
【０００５】すなわち本発明によれば、半導体チップを
備えた絶縁性基板と、該半導体チップに接続する第一の
外部リードおよび第二の外部リードとを備えた半導体集
積回路装置であって、第一の外部リードと第二の外部リ
ードとの間に、プリント基板層と、該プリント基板層を
挟む絶縁層とを有し、該絶縁層には、それぞれ該絶縁層
の表面から裏面に貫通する金属膜が形成され、該プリン
ト基板層には配線層が形成され、該金属膜および該配線
層により、第一の外部リードと第二の外部リードとが接
続されたことを特徴とする半導体集積回路装置が提供さ
れる。
備えた絶縁性基板と、該半導体チップに接続する第一の
外部リードおよび第二の外部リードとを備えた半導体集
積回路装置であって、第一の外部リードと第二の外部リ
ードとの間に、プリント基板層と、該プリント基板層を
挟む絶縁層とを有し、該絶縁層には、それぞれ該絶縁層
の表面から裏面に貫通する金属膜が形成され、該プリン
ト基板層には配線層が形成され、該金属膜および該配線
層により、第一の外部リードと第二の外部リードとが接
続されたことを特徴とする半導体集積回路装置が提供さ
れる。
【０００６】本発明の半導体集積回路装置は、第一、第
二の外部リード間を分離するプリント基板層中に、第
一、第二の外部リード間を結線する配線層が形成されて
いる。第一、第二の外部リードは通常、図１に示すよう
に四辺形の各辺に多数配列されており、図２のように多
層断面構造を有している。これら複数の第一、第二の外
部リードのうち、所望のリード間が配線層により結線さ
れる。配線層は通常、複数設けられ、複数の外部リード
間が結線される。
二の外部リード間を分離するプリント基板層中に、第
一、第二の外部リード間を結線する配線層が形成されて
いる。第一、第二の外部リードは通常、図１に示すよう
に四辺形の各辺に多数配列されており、図２のように多
層断面構造を有している。これら複数の第一、第二の外
部リードのうち、所望のリード間が配線層により結線さ
れる。配線層は通常、複数設けられ、複数の外部リード
間が結線される。
【０００７】本発明によれば、配線層を半導体集積回路
装置の外部の実装ボード上に形成する必要がなくなり、
実装密度の向上を図ることができる。また、プリント基
板層中に配線層が設けられているため、任意の外部リー
ド間を、レイアウト上の大きな制約を受けることなく容
易に結線することができる。
装置の外部の実装ボード上に形成する必要がなくなり、
実装密度の向上を図ることができる。また、プリント基
板層中に配線層が設けられているため、任意の外部リー
ド間を、レイアウト上の大きな制約を受けることなく容
易に結線することができる。
【０００８】また本発明によれば、一方の面に第一の半
導体チップを備え、他方の面に第二の半導体チップを備
えた絶縁性基板と、該第一の半導体チップに接続する第
一の外部リードおよび該第二の半導体チップに接続する
第二の外部リードを備えた半導体集積回路装置であっ
て、第一の外部リードと第二の外部リードとの間に、プ
リント基板層と、該プリント基板層を挟む絶縁層とを有
し、該絶縁層には、それぞれ該絶縁層の表面から裏面に
貫通する金属膜が形成され、該プリント基板層には配線
層が形成され、該金属膜および該配線層により、第一の
外部リードと第二の外部リードとが接続されたことを特
徴とする半導体集積回路装置が提供される。
導体チップを備え、他方の面に第二の半導体チップを備
えた絶縁性基板と、該第一の半導体チップに接続する第
一の外部リードおよび該第二の半導体チップに接続する
第二の外部リードを備えた半導体集積回路装置であっ
て、第一の外部リードと第二の外部リードとの間に、プ
リント基板層と、該プリント基板層を挟む絶縁層とを有
し、該絶縁層には、それぞれ該絶縁層の表面から裏面に
貫通する金属膜が形成され、該プリント基板層には配線
層が形成され、該金属膜および該配線層により、第一の
外部リードと第二の外部リードとが接続されたことを特
徴とする半導体集積回路装置が提供される。
【０００９】この発明によれば、一つの半導体集積回路
装置に２種の半導体チップを搭載し、互いの端子間を半
導体集積回路装置内部で任意に結線することが可能なた
め、従来のように実装ボード上に２種の半導体集積回路
装置を搭載する必要がなくなる。このため、実装層密度
をより一層、向上させることができる。
装置に２種の半導体チップを搭載し、互いの端子間を半
導体集積回路装置内部で任意に結線することが可能なた
め、従来のように実装ボード上に２種の半導体集積回路
装置を搭載する必要がなくなる。このため、実装層密度
をより一層、向上させることができる。
【００１０】上述した半導体集積回路装置において、前
記プリント基板層は複数の層からなり、これらの層にそ
れぞれ第一の外部リードと第二の外部リードとを接続す
る配線層が設けられた構成とすることもできる。これに
より、外部リード間を結線する際のレイアウト上の自由
度がさらに向上する。
記プリント基板層は複数の層からなり、これらの層にそ
れぞれ第一の外部リードと第二の外部リードとを接続す
る配線層が設けられた構成とすることもできる。これに
より、外部リード間を結線する際のレイアウト上の自由
度がさらに向上する。
【００１１】また本発明によれば、上記半導体集積回路
装置において、前記プリント基板層に、さらに強化パタ
ーン層が設けられたことを特徴とする半導体集積回路装
置が提供される。
装置において、前記プリント基板層に、さらに強化パタ
ーン層が設けられたことを特徴とする半導体集積回路装
置が提供される。
【００１２】強化パターン層とは、ＧＮＤラインもしく
は電源ラインの発振、または電位ドロップを抑制するた
めの強化ラインをいう。本発明によれば、このような強
化ラインを半導体集積回路装置の外部の実装ボード上に
形成する必要がなくなり、さらに実装密度の向上を図る
ことができる。
は電源ラインの発振、または電位ドロップを抑制するた
めの強化ラインをいう。本発明によれば、このような強
化ラインを半導体集積回路装置の外部の実装ボード上に
形成する必要がなくなり、さらに実装密度の向上を図る
ことができる。
【００１３】強化パターンを設けた上記半導体集積回路
装置において、前記プリント基板層は複数の層からな
り、これらの層にそれぞれ、（ａ）第一の外部リードと
第二の外部リードとを接続する配線層、および／または
（ｂ）強化パターン層が設けられた構成とすることもで
きる。このような構成とすれば、レイアウト上の自由度
がさらに向上する。
装置において、前記プリント基板層は複数の層からな
り、これらの層にそれぞれ、（ａ）第一の外部リードと
第二の外部リードとを接続する配線層、および／または
（ｂ）強化パターン層が設けられた構成とすることもで
きる。このような構成とすれば、レイアウト上の自由度
がさらに向上する。
【００１４】
【発明の実施の形態】以下、本発明の好ましい実施形態
を実施例により説明する。図１〜５は、本発明の一実施
例を示した図であり、図１は半導体集積回路装置の平面
図であり図２は図１のＡ−Ｂ部分における断面図であ
る。図３〜５は図１のＣ−Ｄ部分における内部構造が理
解できるように描いた断面図である。すなわち、図３は
封止樹脂を取り除いて上方から見た場合の平面図であ
り、図４はプリント基板層部分の断面図である。また、
図５は封止樹脂を取り除いて下方から見た場合の平面図
である。
を実施例により説明する。図１〜５は、本発明の一実施
例を示した図であり、図１は半導体集積回路装置の平面
図であり図２は図１のＡ−Ｂ部分における断面図であ
る。図３〜５は図１のＣ−Ｄ部分における内部構造が理
解できるように描いた断面図である。すなわち、図３は
封止樹脂を取り除いて上方から見た場合の平面図であ
り、図４はプリント基板層部分の断面図である。また、
図５は封止樹脂を取り除いて下方から見た場合の平面図
である。
【００１５】まず図２を参照して説明する。本実施例で
は、アイランド部３に異種の第一の半導体チップ２及び
第二の半導体チップ１３を搭載している。それぞれの半
導体チップは、ボンディングパッド１４よりアルミニウ
ムまたは金からなるボンディング線４によって第一の外
部リード６または第二の外部リード７に結線している。
なお、第一の外部リード６及び第二の外部リード７はそ
れぞれ複数設けられ、図１のように半導体集積回路装置
の各辺に多数配置されている。
は、アイランド部３に異種の第一の半導体チップ２及び
第二の半導体チップ１３を搭載している。それぞれの半
導体チップは、ボンディングパッド１４よりアルミニウ
ムまたは金からなるボンディング線４によって第一の外
部リード６または第二の外部リード７に結線している。
なお、第一の外部リード６及び第二の外部リード７はそ
れぞれ複数設けられ、図１のように半導体集積回路装置
の各辺に多数配置されている。
【００１６】図２に示すように、第一の外部リード６と
第二の外部リード７との間には、プリント基板層１０
と、これを上下から挟む第一の絶縁基板層８および第二
の絶縁基板層９が配置されている。プリント基板層１０
は、エポキシ樹脂、ポリイミド樹脂などの絶縁体を基材
とする。第一の絶縁基板層８の所定箇所には表面から裏
面に貫通する第一の金属膜１１が設けられ、同様に第二
の絶縁基板層９にも第二の金属膜１２が設けられてい
る。金属膜１１、１２の材料は、導電性の良好なもので
あれば特に制限はなく、たとえば銅、銅合金などを用い
ることができる。
第二の外部リード７との間には、プリント基板層１０
と、これを上下から挟む第一の絶縁基板層８および第二
の絶縁基板層９が配置されている。プリント基板層１０
は、エポキシ樹脂、ポリイミド樹脂などの絶縁体を基材
とする。第一の絶縁基板層８の所定箇所には表面から裏
面に貫通する第一の金属膜１１が設けられ、同様に第二
の絶縁基板層９にも第二の金属膜１２が設けられてい
る。金属膜１１、１２の材料は、導電性の良好なもので
あれば特に制限はなく、たとえば銅、銅合金などを用い
ることができる。
【００１７】さらに、図４に示すようにプリント基板層
１０にプリント配線１５が形成されており、これによっ
て前述の第一の金属膜１１および第二の金属膜１２を介
し第一の外部リード６と第二の外部リード７とが接続さ
れている。また、プリント基板層１０にはＧＮＤライン
もしくは電源ラインの発振、または電位ドロップを抑制
するための強化パターン１６が形成されている。
１０にプリント配線１５が形成されており、これによっ
て前述の第一の金属膜１１および第二の金属膜１２を介
し第一の外部リード６と第二の外部リード７とが接続さ
れている。また、プリント基板層１０にはＧＮＤライン
もしくは電源ラインの発振、または電位ドロップを抑制
するための強化パターン１６が形成されている。
【００１８】以上のように、半導体チップ２と半導体チ
ップ１３それぞれのボンディングパッド１４からアルミ
ニウム又は金のボンディング線４を介し第一の外部リー
ド６、第二の外部リード７に接続される。さらに第一の
金属膜１１、第二の金属膜１２、およびプリント配線１
５を介して、第一の外部リード６および第二の外部リー
ド７が接続される。ＧＮＤ端子または電源端子も同様
に、強化パターン１６に接続される（図４）。なお本実
施例の半導体集積回路装置は、通常の半導体集積回路装
置の製造方法と同様の方法により作製することができ
る。第一の外部リード６と第二の外部リード７の間の積
層部分は、まずプリント基板層１０に所定の回路パター
ンを形成した後、その上部および下部に絶縁層８、９を
形成し、これらを挟むように外部リードを配置すること
により作製することができる。
ップ１３それぞれのボンディングパッド１４からアルミ
ニウム又は金のボンディング線４を介し第一の外部リー
ド６、第二の外部リード７に接続される。さらに第一の
金属膜１１、第二の金属膜１２、およびプリント配線１
５を介して、第一の外部リード６および第二の外部リー
ド７が接続される。ＧＮＤ端子または電源端子も同様
に、強化パターン１６に接続される（図４）。なお本実
施例の半導体集積回路装置は、通常の半導体集積回路装
置の製造方法と同様の方法により作製することができ
る。第一の外部リード６と第二の外部リード７の間の積
層部分は、まずプリント基板層１０に所定の回路パター
ンを形成した後、その上部および下部に絶縁層８、９を
形成し、これらを挟むように外部リードを配置すること
により作製することができる。
【００１９】本実施例の半導体集積回路装置は上述のよ
うな構造を有するため、装置外部で端子間の結線を行っ
たり強化ラインを設ける必要がないため、従来のものに
比べ実装密度の向上を図ることができる。
うな構造を有するため、装置外部で端子間の結線を行っ
たり強化ラインを設ける必要がないため、従来のものに
比べ実装密度の向上を図ることができる。
【００２０】上記実施例では、２種類の異種の半導体チ
ップを搭載しているが、外部リードが多層になっている
ものであれば、一種類の半導体チップ搭載型の半導体集
積回路装置にも適用できる。図６にその断面構造を示
す。
ップを搭載しているが、外部リードが多層になっている
ものであれば、一種類の半導体チップ搭載型の半導体集
積回路装置にも適用できる。図６にその断面構造を示
す。
【００２１】また上記実施例では、プリント基板層を挟
む絶縁層として、第一の絶縁基板層８及び第二の絶縁基
板層９を用いているが、プリント基板層１０表面に形成
されたエポキシ樹脂、ポリイミド樹脂などの絶縁樹脂等
を絶縁層とすることもできる。すなわちプリント基板層
１０に直接絶縁樹脂等をコーティングし、この絶縁樹脂
中に金属膜を設けた構造とすることもできる。
む絶縁層として、第一の絶縁基板層８及び第二の絶縁基
板層９を用いているが、プリント基板層１０表面に形成
されたエポキシ樹脂、ポリイミド樹脂などの絶縁樹脂等
を絶縁層とすることもできる。すなわちプリント基板層
１０に直接絶縁樹脂等をコーティングし、この絶縁樹脂
中に金属膜を設けた構造とすることもできる。
【００２２】さらに、本発明ではプリント基板層１０は
一層のみの構造となっているが、これらを電源パターン
層、ＧＮＤパターン層、配線パターン層に分離して多層
にした構造とすることもできる。
一層のみの構造となっているが、これらを電源パターン
層、ＧＮＤパターン層、配線パターン層に分離して多層
にした構造とすることもできる。
【００２３】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置は、内部に配線層や強化パターン層が設けら
れている。このため、従来、半導体実装ボード上で端子
間を接続するために設けていたプリント配線及び半導体
集積回路装置の発振や電位ドロップを抑制するために設
けた強化パターン等が不要となり、実装層密度を大幅に
向上させることができる。
積回路装置は、内部に配線層や強化パターン層が設けら
れている。このため、従来、半導体実装ボード上で端子
間を接続するために設けていたプリント配線及び半導体
集積回路装置の発振や電位ドロップを抑制するために設
けた強化パターン等が不要となり、実装層密度を大幅に
向上させることができる。
【００２４】また、一つの半導体集積回路装置に２種の
半導体チップを搭載し、互いの端子間を半導体集積回路
装置内部で任意に結線することが可能なため、従来のよ
うに実装ボード上に２種の半導体集積回路装置を搭載す
る必要がなくなる。このため、実装層密度をより一層、
向上させることができる。
半導体チップを搭載し、互いの端子間を半導体集積回路
装置内部で任意に結線することが可能なため、従来のよ
うに実装ボード上に２種の半導体集積回路装置を搭載す
る必要がなくなる。このため、実装層密度をより一層、
向上させることができる。
【図１】本発明の半導体装置の平面図である。
【図２】本発明の半導体装置のＡ−Ｂ断面図である。
【図３】本発明の半導体装置のＣ−Ｄ部分の内部構造を
示す図（１）である。
示す図（１）である。
【図４】本発明の半導体装置のＣ−Ｄ部分の内部構造を
示す図（２）である。
示す図（２）である。
【図５】本発明の半導体装置のＣ−Ｄ部分の内部構造を
示す図（３）である。
示す図（３）である。
【図６】本発明の半導体装置の縦断面図である。
【図７】従来の半導体装置の平面図である。
【図８】従来の半導体装置のＥ−Ｆ断面図である。
【図９】従来の半導体装置のＧ−Ｈ部分の内部構造を示
す図である。
す図である。
１ 封止材 ２ 第一の半導体チップ ３ アイランド部 ４ ボンディング線 ５ 絶縁物 ６ 第一の外部リード ７ 第二の外部リード ８ 第一の絶縁基板層 ９ 第二の絶縁基板層 １０ プリント基板層 １１ 第一の金属膜 １２ 第二の金属膜 １３ 第二の半導体チップ １４ ボンディングパッド １５ プリント配線 １６ 強化パターン
Claims (8)
- 【請求項１】 半導体チップを備えた絶縁性基板と、該
半導体チップに接続する第一の外部リードおよび第二の
外部リードとを備えた半導体集積回路装置であって、第
一の外部リードと第二の外部リードとの間に、プリント
基板層と、該プリント基板層を挟む絶縁層とを有し、該
絶縁層には、それぞれ該絶縁層の表面から裏面に貫通す
る金属膜が形成され、該プリント基板層には配線層が形
成され、該金属膜および該配線層により、第一の外部リ
ードと第二の外部リードとが接続されたことを特徴とす
る半導体集積回路装置。 - 【請求項２】 前記プリント基板層は複数の層からな
り、これらの層にそれぞれ第一の外部リードと第二の外
部リードとを接続する配線層が設けられたことを特徴と
する請求項１に記載の半導体集積回路装置。 - 【請求項３】 前記プリント基板層に、さらに強化パタ
ーン層が設けられたことを特徴とする請求項１に記載の
半導体集積回路装置。 - 【請求項４】 前記プリント基板層は複数の層からな
り、これらの層にそれぞれ、（ａ）第一の外部リードと
第二の外部リードとを接続する配線層、および／または
（ｂ）強化パターン層が設けられたことを特徴とする請
求項３に記載の半導体集積回路装置。 - 【請求項５】 一方の面に第一の半導体チップを備え、
他方の面に第二の半導体チップを備えた絶縁性基板と、
該第一の半導体チップに接続する第一の外部リードおよ
び該第二の半導体チップに接続する第二の外部リードを
備えた半導体集積回路装置であって、第一の外部リード
と第二の外部リードとの間に、プリント基板層と、該プ
リント基板層を挟む絶縁層とを有し、該絶縁層には、そ
れぞれ該絶縁層の表面から裏面に貫通する金属膜が形成
され、該プリント基板層には配線層が形成され、該金属
膜および該配線層により、第一の外部リードと第二の外
部リードとが接続されたことを特徴とする半導体集積回
路装置。 - 【請求項６】 前記プリント基板層は複数の層からな
り、これらの層にそれぞれ第一の外部リードと第二の外
部リードとを接続する配線層が設けられたことを特徴と
する請求項５に記載の半導体集積回路装置。 - 【請求項７】 前記プリント基板層に、さらに強化パタ
ーン層が設けられたことを特徴とする請求項５に記載の
半導体集積回路装置。 - 【請求項８】 前記プリント基板層は複数の層からな
り、これらの層にそれぞれ、（ａ）第一の外部リードと
第二の外部リードとを接続する配線層、および／または
（ｂ）強化パターン層が設けられたことを特徴とする請
求項７に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8879098A JP3053013B2 (ja) | 1998-04-01 | 1998-04-01 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8879098A JP3053013B2 (ja) | 1998-04-01 | 1998-04-01 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11289043A true JPH11289043A (ja) | 1999-10-19 |
| JP3053013B2 JP3053013B2 (ja) | 2000-06-19 |
Family
ID=13952648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8879098A Expired - Lifetime JP3053013B2 (ja) | 1998-04-01 | 1998-04-01 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3053013B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006086454A (ja) * | 2004-09-17 | 2006-03-30 | Fujitsu Ltd | 半導体装置及び半導体装置ユニット |
| JP2010114401A (ja) * | 2008-11-04 | 2010-05-20 | Powertech Technology Inc | リードフレームの内部接続構造、及び、その接続方法 |
| US7777350B2 (en) | 2007-07-31 | 2010-08-17 | Elpida Memory, Inc. | Semiconductor stack package having wiring extension part which has hole for wiring |
-
1998
- 1998-04-01 JP JP8879098A patent/JP3053013B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006086454A (ja) * | 2004-09-17 | 2006-03-30 | Fujitsu Ltd | 半導体装置及び半導体装置ユニット |
| JP4545537B2 (ja) * | 2004-09-17 | 2010-09-15 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置ユニット |
| US7777350B2 (en) | 2007-07-31 | 2010-08-17 | Elpida Memory, Inc. | Semiconductor stack package having wiring extension part which has hole for wiring |
| JP2010114401A (ja) * | 2008-11-04 | 2010-05-20 | Powertech Technology Inc | リードフレームの内部接続構造、及び、その接続方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3053013B2 (ja) | 2000-06-19 |
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