JP2002016182A - 配線基板、半導体装置およびパッケージスタック半導体装置 - Google Patents

配線基板、半導体装置およびパッケージスタック半導体装置

Info

Publication number
JP2002016182A
JP2002016182A JP2000194732A JP2000194732A JP2002016182A JP 2002016182 A JP2002016182 A JP 2002016182A JP 2000194732 A JP2000194732 A JP 2000194732A JP 2000194732 A JP2000194732 A JP 2000194732A JP 2002016182 A JP2002016182 A JP 2002016182A
Authority
JP
Japan
Prior art keywords
semiconductor device
wiring board
semiconductor
terminal
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000194732A
Other languages
English (en)
Other versions
JP3916854B2 (ja
Inventor
Hiroyuki Juso
博行 十楚
Yasuki Fukui
靖樹 福井
Yuji Yano
祐司 矢野
Seiji Ishihara
誠治 石原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=18693508&utm_source=***_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP2002016182(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2000194732A priority Critical patent/JP3916854B2/ja
Priority to US09/873,338 priority patent/US6731013B2/en
Priority to TW090114157A priority patent/TW516194B/zh
Priority to KR10-2001-0033941A priority patent/KR100430861B1/ko
Publication of JP2002016182A publication Critical patent/JP2002016182A/ja
Application granted granted Critical
Publication of JP3916854B2 publication Critical patent/JP3916854B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1052—Wire or wire-like electrical connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 ワイヤボンドやフリップチップ接続等の接続
時での接続不良を軽減できる配線基板およびそれを用い
た半導体装置並びにそれを用いたパッケージスタック半
導体装置を提供する。 【解決手段】 絶縁基板１３の一面に、上記接続のため
のターミナル部５を設ける。外部接続用端子のランド部
６を絶縁基板１３に設ける。絶縁基板１３の両面に、そ
れぞれ、ターミナル部５とランド部６とを電気的に接続
するための各配線パターン４、４’を設ける。配線パタ
ーン４’が設置された絶縁基板１３上の、ターミナル部
５に対応した位置に、ワイヤボンド性を向上させるため
の支持パターン９を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、特に、高密度実装
に適した、ほぼチップサイズにまで小型化された半導体
装置、およびそのための配線基板、並びに、上記半導体
装置を複数有するパッケージスタック半導体装置に関す
るものである。
【０００２】
【従来の技術】近年、電子機器の小型化の要求に対応す
るものとして、また、組立工程の自動化に適合するもの
として、ＱＦＰ（Quad Flat Package)型やＢＧＡ（Ball
GridAllay)型のＣＳＰ（Chip Size Package)式半導体
装置が広く用いられている。
【０００３】これらの半導体装置においては、その中に
搭載されている半導体チップ（半導体素子）の信号処理
の高速化・高機能化により、外部接続用端子の数がより
多く必要になってきている。このような場合、各外部接
続用端子を半導体装置の底面に２次元的にそれぞれ配置
したＢＧＡ型が多く採用されている。
【０００４】このＢＧＡ型の半導体装置の一つに、半導
体チップの回路形成面を上にして、半導体チップと配線
基板とをワイヤボンド方式にて結線し、上記配線基板上
の配線パターンを経由して、上記半導体チップを外部接
続用端子と導通させているものが、従来、知られてい
る。
【０００５】そのような従来の樹脂封止型半導体装置と
しては、特開平９−１２１００２号公報に開示されたも
のが知られている。このような構造の半導体装置は、図
２０に示すように、Ｃｕ箔により配線パターンが形成さ
れた、配線基板６７上に半導体チップ５２を搭載し、半
導体チップ５２と配線基板６７とをＡｕワイヤ５３によ
り接続し、トランスファーモールド法により封止して樹
脂封止部６１を形成し、外部接続用端子６０として、は
んだボールをリフロー処理によりランド部５６上に形成
したものである。
【０００６】また、このような半導体装置の内、携帯機
器等へのメモリ等の付加価値や容量の増大のために、１
つの半導体装置内に複数の半導体チップを搭載した半導
体装置が知られている。例えば、複数個の半導体チップ
を横に配列し搭載したマルチチップモジュールがある
が、半導体チップを横に並べて配列するために搭載する
半導体チップの総面積よりも小さな半導体装置の作製は
不可能である。
【０００７】そこで、複数個の半導体チップを積層さ
せ、１つの半導体装置内に搭載することにより実装密度
を高めている構造の半導体装置（以下、スタックドパッ
ケージという）が知られている。
【０００８】このようなスタックドパッケージとして
は、特開平１１−５２２１号公報に開示されたものが挙
げられる。上記スタックドパッケージは、図２１に示す
ように、電気絶縁性を有する配線基板６７上に各半導体
チップ５２ａ、５２ｂを表面側に搭載し、上記配線基板
６７の裏面側のランド部５６上にマトリックス状に外部
接続用端子６０をそれぞれ備えた、半導体チップ５２
ａ、５２ｂとほぼ同サイズのＣＳＰ構造を有するもので
ある。
【０００９】このような構造の半導体装置の製造方法は
以下の通りである。まず、配線基板６７上に第一の半導
体チップ５２ｂを、その回路形成面を上にしてダイボン
ドし、その上に第二の半導体チップ５２ａをダイボンド
する。その後、各半導体チップ５２ａ、５２ｂと配線基
板６７のターミナル部５５とをワイヤボンド法によるＡ
ｕワイヤ５３で接続する。さらに、各半導体チップ５２
ａ、５２ｂおよびＡｕワイヤ５３をトランスファーモー
ルド法による樹脂封止部６１により封止し、外部接続用
端子６０として、はんだボールをリフローによりランド
部５６上に形成して、前記半導体装置が得られる。
【００１０】上記の半導体装置に搭載する半導体チップ
５２ａ、５２ｂの種類および外部接続用端子６０の引き
出し位置等から、前述の半導体装置のように１層の配線
パターンを有する配線基板６７では、配線引回しが不可
能になることがあるから、図２２に示すように、両面に
Ｃｕからなる配線パターンをそれぞれ有する、多層の配
線基板６８が使用されることがある。
【００１１】多層の配線基板６８では、基材である絶縁
基板６３の半導体チップ２の搭載面（以下、Ａ面とい
う）側だけではなく、外部接続用端子６０の形成面（以
下、Ｂ面という）にも配線パターンが形成され、通常、
ソルダーレジスト５７によって保護されている。
【００１２】
【発明が解決しようとする課題】ところが、上記従来で
は、図２３に示すように、半導体チップ５２とターミナ
ル部５５とをワイヤボンドにより接続する時に、上記タ
ーミナル部５５に対し絶縁基板６３の厚さ方向に接続の
ために荷重を印加すると、上記絶縁基板６３が変形する
ことにより、十分な荷重を上記ターミナル部５５に印加
できず、ワイヤボンド性が低下して、半導体チップ５２
とターミナル部５５との間において電気的な接続不良を
生じ易いという問題を生じている。
【００１３】すなわち、図２０に示すように、片面のみ
に配線パターンを有する配線基板６７の場合、通常、配
線基板６７のＢ面は、配線パターンおよび配線パターン
の保護のためのソルダーレジストが形成されていないの
で、平坦なものである。
【００１４】よって、片面のみに配線パターンを有する
配線基板６７の場合、上記Ｂ面が、平坦であるから、ワ
イヤボンドを行うときに、ワイヤボンダーのステージ上
に上記Ｂ面を下にして置き、ターミナル部５５に対し荷
重を印加しても、荷重が十分にステージにて支持される
ので、荷重位置の配線基板６７が変形することは防止さ
れている。
【００１５】一方、図２２に示す半導体装置に用いる多
層の配線基板６８の場合には、配線基板６８のＢ面にも
配線パターンが形成され、その上にソルダーレジスト５
７が塗布されている。このような場合、Ｂ面上には配線
パターンの有無、ソルダーレジスト５７の有無により凸
部が生じる。
【００１６】配線基板６８における絶縁基板６３の基板
厚が０．２ｍｍ以上程度と比較的厚い場合には、この凸
部の形成は何ら問題にならない。しかし、基板厚が０．
２ｍｍ未満、特に０．１ｍｍ以下になると、絶縁基板６
３の剛性が低下してくるために、半導体装置の組立時に
以下のような問題が生じる。
【００１７】具体的には、絶縁基板６３上に半導体チッ
プ５２をダイボンドして搭載した後、ワイヤボンド法に
よって、半導体チップ５２と配線基板６８のターミナル
部５５との間の電気的接続を行う。
【００１８】このとき、この絶縁基板６３のＡ面に配置
された半導体チップ５２の裏面となる、Ｂ面上に凸部が
あると、図２３に示すように、ワイヤボンド時に矢印
（絶縁基板６３の厚さ方向）の方向に荷重をワイヤボン
ド用のターミナル部５５に印加すると、絶縁基板６３が
厚さ方向に変形する。これにより、上記従来では、ワイ
ヤボンド時に十分な荷重を印加できなくなり、ワイヤボ
ンド性が低下して、半導体チップ５２と配線基板６８間
の電気的な接続不良を生じ易いという問題を招来してい
る。
【００１９】
【課題を解決するための手段】本発明の配線基板は、以
上の課題を解決するために、絶縁基板の第一面に、ワイ
ヤボンド法により接続されるターミナル部と、絶縁基板
に、外部接続用端子のランド部と、上記第一面と第一面
の反対面である第二面とに、ターミナル部とランド部と
を電気的に接続するためにそれぞれ設けられた配線パタ
ーンとを有し、上記第二面における、ターミナル部に対
応した位置に、ワイヤボンド性を向上させるための支持
パターンが形成されていることを特徴としている。
【００２０】本発明の他の配線基板は、以上の課題を解
決するために、絶縁基板の第一面に、ワイヤボンド法に
より接続されるターミナル部と、上記第一面に、外部接
続用端子のランド部と、上記第一面の反対面である第二
面に半導体装置間接続用ランド部と、上記第一面と第二
面とに、ターミナル部とランド部および半導体装置間接
続用ランド部とを電気的に接続するためにそれぞれ設け
られた配線パターンとを有し、上記第二面における、タ
ーミナル部に対応した位置に、ワイヤボンド性を向上さ
せるための支持パターンが形成されていることを特徴と
している。
【００２１】本発明のさらに他の配線基板は、以上の課
題を解決するために、絶縁基板の第一面に、フリップチ
ップ接続用のターミナル部と、上記第一面に、外部接続
用端子のランド部と、上記第一面の反対面である第二面
に、半導体装置間接続用ランド部と、上記第一面と第二
面とに、ターミナル部とランド部および半導体装置間接
続用ランド部とを電気的に接続するためにそれぞれ設け
られた配線パターンとを有し、上記第二面における、タ
ーミナル部に対応した位置に、接続信頼性を向上させる
ための支持パターンが形成されていることを特徴として
いる。
【００２２】本発明のさらに他の配線基板は、以上の課
題を解決するために、絶縁基板の中央部に半導体チップ
搭載用の貫通孔部と、絶縁基板の第一面に、半導体チッ
プに対しワイヤボンド法により接続されるターミナル部
と、上記第一面に、外部接続用端子のランド部と、上記
第一面の反対面である第二面に半導体装置間接続用ラン
ド部と、上記第一面と第二面とに、ターミナル部とラン
ド部および半導体装置間接続用ランド部とを電気的に接
続するためにそれぞれ設けられた配線パターンとを有
し、上記第二面における、ターミナル部に対応した位置
に、ワイヤボンド性を向上させるための支持パターンが
形成されていることを特徴としている。
【００２３】上記構成によれば、ターミナル部とランド
部とを電気的に接続するための配線パターンを第一面と
第二面とにそれぞれ設けたことにより、例えば、入出力
端子の数が多い半導体チップを搭載した場合でも、ター
ミナル部とランド部とを、上記各配線パターンにより確
実に接続できて、その上、上記構成では、ターミナル部
へのワイヤボンド時やフリップチップ接続時にターミナ
ル部が絶縁基板の厚さ方向に荷重されて押圧されても、
ターミナル部に対応した位置に設けられた支持パターン
により支持されて、上記絶縁基板の変形を軽減できるの
で、ワイヤボンド時やフリップチップ接続時の荷重を確
保でき、従来より、ワイヤボンドやフリップチップ接続
での接続信頼性を向上できる。
【００２４】上記の貫通孔部を有する配線基板において
は、半導体チップ搭載用に、耐熱性のフィルムが、貫通
孔部における第二面側の開口を覆うように設けられてい
てもよい。上記構成によれば、上記フィルムにより、半
導体チップを貫通孔部に搭載し易くなる。
【００２５】上記の貫通孔部を有する配線基板において
は、半導体チップ搭載用に、金属箔が、貫通孔部におけ
る第二面側の開口を覆うように設けられていてもよい。
上記構成によれば、上記金属箔により、半導体チップを
貫通孔部に搭載し易くなると共に、上記金属箔によっ
て、半導体チップの裏面側の保護、電磁波遮蔽および放
熱性向上を図れる。
【００２６】上記配線基板においては、支持パターンの
形状は、ターミナル部の形状に対応していることが望ま
しい。上記構成によれば、ワイヤボンド時やフリップチ
ップ接続時における、支持パターンによる絶縁基板の変
形を、より確実に回避することが可能となる。
【００２７】上記配線基板では、支持パターンは、ラン
ド部と接続されていてもよい。上記構成によれば、支持
パターンを配線パターンとしても用いることができて、
配線基板の作製を簡素化できる。
【００２８】上記配線基板においては、配線パターンを
多層にて有していてもよい。上記構成によれば、配線パ
ターンを多層にて有することにより、例えば、半導体チ
ップの入出力端子の数が増大化しても、ターミナル部と
ランド部との間での配線パターンでの接続を確保でき
る。
【００２９】上記配線基板では、支持パターンは、第二
面上の配線パターンの絶縁基板上での高さに基づいて設
定されていることが望ましい。上記構成によれば、ワイ
ヤボンド時やフリップチップ接続時における、絶縁基板
の支持パターンでの支持をより確実化できて、ワイヤボ
ンドやフリップチップ接続での接続信頼性を向上でき
る。
【００３０】本発明の半導体装置は、前記の課題を解決
するために、ワイヤボンド法により接続されるターミナ
ル部を備えた上記配線基板に対し半導体チップが搭載さ
れ、配線基板と半導体チップとの間の電気的接続を行う
ボンディングワイヤ部が設けられ、上記半導体チップの
回路形成面および上記ボンディングワイヤ部を封止する
樹脂封止部が設けられ、半導体チップを外部と接続する
ための導電部材がランド部上に形成されていることを特
徴としている。
【００３１】上記の構成によれば、ターミナル部に対応
した位置に支持パターンを有する配線基板を用いたこと
により、ボンディングワイヤ部によるワイヤボンドの接
続信頼性を向上できて、信頼性を改善することができ
る。
【００３２】本発明の他の半導体装置は、前記の課題を
解決するために、フリップチップ接続される上記配線基
板に対し、半導体チップが、配線基板と半導体チップと
の間をフリップチップ接続により電気的に接続して搭載
され、上記半導体チップの回路形成面を封止する樹脂封
止部が設けられ、半導体チップを外部と接続するための
導電部材がランド部上に形成されていることを特徴とし
ている。
【００３３】上記の構成によれば、ターミナル部に対応
した位置に支持パターンを有する配線基板を用いたこと
により、フリップチップ接続の接続信頼性を向上でき
て、信頼性を改善することができる。
【００３４】上記半導体装置においては、半導体チップ
が複数個、平面的にまたは立体的に配線基板上に搭載さ
れていてもよい。上記構成によれば、絶縁基板の両面に
配線パターンを有しているので、半導体チップを複数備
えて、上記各半導体チップの入出力端子の数が増大して
も、容易に対応でき、かつ、上記各半導体チップの外部
との電気的接続に関する信頼性を向上できる。
【００３５】上記半導体装置では、外部接続用端子に対
応した、補強用突出部が、配線基板上に形成されていて
もよい。
【００３６】上記構成によれば、複数の半導体装置を互
いに、配線基板の厚さ方向に積層して、隣り合う各半導
体装置間を外部接続用端子により互いに電気的に接続し
たとき、上記補強用突出部を設けたことにより、上記両
者間での電気的接続を維持できるので、各半導体装置間
での接続信頼性を向上できる。
【００３７】本発明のパッケージスタック半導体装置
は、前記の課題を解決するために、上記半導体装置が、
複数、はんだ接合により互いに積層されていることを特
徴としている。
【００３８】上記構成によれば、半導体装置を、複数、
例えば、配線基板の厚さ方向に互いに重ね合わせ、各半
導体装置の外部接続用端子をはんだ接合により接続する
ことにより、各半導体装置を互いに積層させて接続する
ことができる。
【００３９】その上、上記構成では、ワイヤボンドの接
続信頼性が向上した配線基板を有する半導体装置を用い
ているので、接続信頼性を向上できる。
【００４０】上記パッケージスタック半導体装置におい
ては、外部に露出する半導体装置の外部接続用端子にお
ける、はんだの融点は、他の半導体装置の外部接続用端
子における、はんだの融点より低く設定されていてもよ
い。
【００４１】上記構成によれば、各半導体装置を積層し
て互いに電気的に接続するときには、他の半導体装置の
外部接続用端子における、はんだの融点に合わせてリフ
ロー処理することにより、上記接続が可能となる。一
方、外部接続用端子が外部に露出する半導体装置の外部
接続用端子を、例えば外部の実装基板との電気的な接続
には、他の半導体装置の外部接続用端子における、はん
だの融点より低い温度設定でできるので、他の各半導体
装置間でのはんだの溶融を抑制できて、それらの間での
電気的接続を確保できる。
【００４２】上記パッケージスタック半導体装置では、
互いに隣り合う半導体装置間の空隙に、固定用樹脂が注
入されていてもよい。上記構成によれば、固定用樹脂に
より、各半導体装置の変形や振動を抑制できて、より信
頼性を改善できる。
【００４３】上記パッケージスタック半導体装置におい
ては、各半導体装置の外部接続用端子の配置は、少なく
とも共通する外部接続用端子については互いの位置を考
慮して設定されていることが望ましい。
【００４４】上記構成によれば、少なくとも共通する外
部接続用端子については互いの位置を考慮して設定する
ことにより、互いに積層される各半導体装置間の電気的
な接続を確実化でき、かつ、作製を容易化できる。
【００４５】上記パッケージスタック半導体装置におい
ては、少なくとも２つの各半導体装置の外形寸法は、互
いに異なるように設定されていてもよい。
【００４６】上記構成によれば、外形寸法の大きな半導
体装置には、入出力端子数の多いロジック回路用の半導
体チップを配し、上記半導体装置より外形寸法の小さい
半導体装置には、入出力端子数の少ないメモリー回路用
の半導体チップを配することができる。
【００４７】上記パッケージスタック半導体装置では、
外部接続用端子が外部に露出する半導体装置の外形寸法
は、他の半導体装置の外形寸法より大きいことが好まし
い。
【００４８】上記構成によれば、外部接続用端子が外部
に露出する半導体装置には、入出力端子数が多い、ロジ
ック回路用の半導体チップを配し、他の半導体装置に
は、入出力端子数がロジック回路用の半導体チップより
少ないメモリー回路用の半導体チップを配することがで
きる。
【００４９】これにより、上記構成では、端子数を多く
設定できる、外形寸法の大きい半導体装置を外部に露出
して配置できるので、互いに積層された各半導体装置と
外部との電気的接続を確実できる。
【００５０】
【発明の実施の形態】本発明の実施の各形態について図
１ないし図１９に基づいて説明すれば、以下の通りであ
る。
【００５１】〔第一の実施の形態〕図１に本発明の第一
の実施の形態に係る半導体装置の断面図、図２に上記半
導体装置に用いた、本発明に係る第一の実施の形態の配
線基板のＡ面〔図２（ａ）を参照〕、およびＢ面〔図２
（ｂ）を参照〕の配線パターンを示す。
【００５２】本第一の実施の形態に係る半導体装置は、
図１に示すように、上記配線基板１と、半導体チップ２
と、Ａｕワイヤ（ボンディングワイヤ部）３と、ソルダ
ーレジスト７と、外部接続用端子部１０と、樹脂封止部
１１とを有するものである。上記半導体チップ２として
は、例えば、ＣＰＵ（Central Processing Unit)やメモ
リ等の集積回路（ＬＳＩ:Large Scaled Integrated cir
cuit）が挙げられる。
【００５３】上記半導体チップ２は、配線基板１上にダ
イボンドにより搭載されている。Ａｕワイヤ３は、ワイ
ヤボンド法により配線基板１上のターミナル部５と半導
体チップ２とを電気的接続を行うものである。樹脂封止
部１１は、トランスファーモールド法により、上記半導
体チップ２およびＡｕワイヤ３を封止樹脂によって覆う
ことにより保護するためのものである。
【００５４】外部接続用端子部（導電部材）１０は、半
導体チップ２の搭載部位の面（以下、Ａ面１３ａとい
う）とは反対面（以下、Ｂ面１３ｂという）に形成され
た、後述するランド部６上に、はんだボールをリフロー
処理により形成してなるものである。
【００５５】上記配線基板１には、図１および図２に示
すように、例えば、基材厚０．０６ｍｍのガラスエポキ
シ材からなる絶縁基板１３に対し、半導体チップ２を外
部と接続するための、導電性のランド部６が複数、上記
半導体チップ２の入出力端子の数に合わせて、例えばマ
トリクス状に、それぞれ、Ｂ面１３ｂ上に形成されてい
る。
【００５６】また、配線基板１には、半導体チップ２の
搭載部位の面である、Ａ面１３ａの周辺部に、半導体チ
ップ２の上面端子と電気的に接続される、ワイヤボンド
用の導電性、例えばＣｕ箔からなるターミナル部５が、
複数、半導体チップ２の入出力端子の数に合わせて、そ
れぞれ、並設されている。
【００５７】さらに、配線基板１のＡ面１３ａ上には、
ランド部６と、それに対応するターミナル部５とをそれ
ぞれ電気的に接続するための配線パターン４が、導電性
金属箔、例えばＣｕ箔により形成されている。このた
め、配線パターン４の先端部と、ランド部６とを電気的
に接続するために、上記先端部とランド部との間の絶縁
基板１３にスルーホール部８が形成されており、そのス
ルーホール部８に、銀や金等によるメッキまたは導電性
ペーストが充填された接続部１７が形成されている。
【００５８】また、配線基板１における、Ａ面１３ａの
反対面であるＢ面１３ｂ上には、Ａ面１３ａ上での配線
パターン４では配線しきれない、ランド部６と、それに
対応するターミナル部５とをそれぞれ電気的に接続する
ための配線パターン４’が、導電性金属箔、例えばＣｕ
箔により形成されている。
【００５９】この配線パターン４’を、Ａ面１３ａ上の
配線パターン４を介して、対応するランド部６に接続す
るために、絶縁基板１３には、スルーホール部８ａが、
上記配線パターン４’に応じて穿設されている。このス
ルーホール部８ａでは、図示しないが、導電体、例えば
Ｃｕからなるハトメや、上記メッキや導電性ペースト等
により、スルーホール部８ａに達する配線パターン４お
よび配線パターン４’を互いに電気的に接続するように
なっている。よって、Ａ面１３ａの配線パターン４は、
前記ターミナル部５から、上記スルーホール部８ａを介
して対応するランド部６への配線パターンも含むものと
なっている。
【００６０】そして、配線基板１では、絶縁基板１３の
Ｂ面１３ｂ上における、各ターミナル部５が形成されて
いる位置に相対する位置（対面する位置）に、ランド部
６や配線パターン４’の高さに基づく高さ、より好まし
くは同じ高さを有する支持パターン９が、二辺部の全タ
ーミナル部５と一辺部毎にそれぞれ相対する略帯状のダ
ミーパターンとして形成されている。また、上記支持パ
ターン９を、Ｂ面１３ｂ上に形成された凸部の内、最も
Ｂ面１３ｂ上にて高いものに応じて、より好ましくは合
わせて形成してもよい。
【００６１】このような支持パターン９は、配線パター
ン４’をエッチング等により形成するときに、Ａ面１３
ａ上のターミナル部５を形成するためのエッチングパタ
ーンを援用して、同時に作製でき、かつ、高さを合わせ
ることも容易にできることから、ランド部６や配線パタ
ーン４’と同様な素材であることが好ましい。
【００６２】このような配線基板１は、絶縁基板１３の
Ａ面１３ａ上に、半導体チップ２を搭載し、その半導体
チップ２の上面（下面は絶縁基板１３にダイボンドされ
る）の回路形成面の各入出力端子（図示せず）と、絶縁
基板１３の各ターミナル部５とがワイヤボンド法を用い
たＡｕワイヤ３によりそれぞれ電気的に接続されるもの
である。
【００６３】通常、ワイヤボンド法は、ワイヤボンダー
のステージ上に配線基板１を吸着により固定したり、ク
ランパーによる挟持によって配線基板１を押圧して固定
したりすることにて行われる。配線基板１が十分な剛性
を有しているときは、配線基板１のＢ面１３ｂに配線パ
ターン４’等による凹凸があり十分な固定ができなくと
も、ワイヤボンド接続のときに配線基板１に対し荷重を
印加した場合に、上記配線基板１が変位することは防止
されており、十分に電気的接続信頼性の高いワイヤボン
ド接続が得られる。
【００６４】一方、本第一の実施の形態に記載の配線基
板１のように、絶縁基板１３の基板厚が、例えば０．０
６ｍｍと薄く、上記絶縁基板１３の剛性が小さい場合に
は、各ターミナル部５の部分を十分に固定できないと、
ワイヤボンド法により荷重を絶縁基板１３上の各ターミ
ナル部５に対し印加したとき、上記絶縁基板１３が厚さ
方向に変位し、荷重不良のため十分なワイヤボンド接続
が得られない。
【００６５】このような配線基板１でも、片面つまりＡ
面１３ａにのみ配線パターン４が形成されている場合、
Ｂ面１３ｂが平坦であるため、上記配線基板１の絶縁基
板１３の厚さが薄い場合でも、ワイヤボンダーへの絶縁
基板１３の固定が十分にできるため、ワイヤボンド性の
低下は回避されている。
【００６６】しかしながら、本第一の実施の形態では、
配線基板１の基板厚は薄く、かつ、Ｂ面１３ｂ上にも配
線パターン４’等が形成されているため、配線基板１の
Ｂ面１３ｂ上に凹凸が生じている。仮に、配線基板１の
全域を固定できないとしても、ワイヤボンドされるター
ミナル部５に相対するＢ面１３ｂは最低限固定する必要
がある。
【００６７】そこで、本発明に係る配線基板１は、各タ
ーミナル部５に相対する位置のＢ面１３ｂに、Ｂ面１３
ｂ上に形成された配線パターン４’等の高さを考慮して
形成された支持パターン９を有しているので、上記のよ
うなワイヤボンド時において、上記荷重を上記支持パタ
ーン９にて支えることができて、荷重時の絶縁基板１３
の変形（弾性変形または塑性変形）を防止できる。
【００６８】このことから、上記配線基板１では、ワイ
ヤボンド時に荷重を、設定値に正確に印加できるので、
Ａｕワイヤ３とターミナル部５との電気的な接続を確実
化できる。
【００６９】なお、配線基板１において、ターミナル部
５に相対するＢ面１３ｂの位置に形成される支持パター
ン９は、押圧位置での絶縁基板１３の変形を防止するよ
うに上記絶縁基板１３をワイヤボンダーのステージ上で
支持できるものであればよく、前述のダミーパターンに
限定されるものではなく、ランド部６と接続させた配線
パターン４’を用いてもよく、また、図２（ｃ）に示す
ように、形成された支持パターン９は、複数に、例え
ば、各ターミナル部５の配列に応じて分割されて形成さ
れていてもよい。
【００７０】〔第二の実施の形態〕図３に、本発明に係
る第二の実施の形態の半導体装置の断面図（ａ）、上面
図（ｂ）、下面図（ｃ）を示す。本第二の実施の形態の
半導体装置は、図３に示すように、配線基板１上の各タ
ーミナル部５に対し、半導体チップ２を、例えば異方性
導電膜１９により、フリップチップ接続して、配線基板
１と半導体チップ２との間を電気的に接続し、かつ互い
に固定したものである。
【００７１】上記半導体装置では、外部接続用端子部１
０は、半導体チップ２の搭載面と同一面つまりＡ面１３
ａの外部接続用端子の各ランド部６上に、はんだボール
をリフロー接続して形成されている。このため、Ａ面１
３ａには、各ターミナル部５と、各ランド部６とを電気
接続するための各配線パターン４が形成されている。
【００７２】本第二の実施の形態に係る配線基板１に
は、例えば０．１ｍｍ以下のガラスエポキシ材からなる
絶縁基板１３のＢ面１３ｂ上に、半導体装置間の接続用
に、半導体装置間接続用ランド部６’が、上記各ランド
部６の対面する位置に、それぞれ形成されている。上記
の対面する、ランド部６と、半導体装置間接続用ランド
部６’とは、スルーホール部８の接続部１７を介して、
電気的に互いに接続されている。よって、相対する位置
にある各ランド部６、６’は、それぞれ、同じ電気信号
を有するように配線されている。
【００７３】また、配線基板１では、絶縁基板１３にお
ける、半導体チップ２をフリップチップ接続する領域の
反対側の面であるＢ面１３ｂに、フリップチップ接続時
の圧力が半導体チップ２と配線基板１の各ターミナル部
５との間の各接続点に十分にかかるように、前述と同様
な支持パターン９が、半導体装置間接続用ランド部６’
を考慮、つまりその高さを考慮して形成されており、よ
って、フリップチップ接続時における、上記Ｂ面１３ｂ
の平坦性を確保している。
【００７４】これにより、上記構成は、上記支持パター
ン９を設けたことによって、半導体チップ２と配線基板
１の各ターミナル部５との電気的な接続を確実化できる
ものとなっている。
【００７５】〔第三の実施の形態〕図４に、本発明の第
三の実施の形態に係る半導体装置の断面図（ａ）、上面
図（ｂ）、下面図（ｃ）を示す。なお、上記の第二およ
び第三の各実施の形態と同様な機能を有する部材につい
ては、同一の部材番号を付与して、それらの説明を必要
がないかぎり省いた。
【００７６】本第三の実施の形態の半導体装置では、図
４、図６および図７に示すように、半導体チップ２の搭
載用としての、貫通孔部１３ｃが形成された配線基板１
と、半導体チップ２をＡｕワイヤ３により接続され、Ａ
ｕワイヤ３および半導体チップ２の回路形成面が樹脂封
止部１１により封止され、外部接続用端子部１０は、樹
脂封止面と同一面に形成されている。
【００７７】図４に示す第三の実施の形態に係る半導体
装置の製造方法を以下に図５に基づいて説明する。ま
ず、絶縁基板１３のほぼ中央部に、半導体チップ２の搭
載用の、略矩形に穿設された貫通孔部１３ｃを形成した
配線基板１を用いる。このような貫通孔部１３ｃを有す
る配線基板１の片面に対し、接着剤面を備えたフィルム
１２を上記接着剤面により貼り付ける。
【００７８】続いて、上記貫通孔部１３ｃの部分のフィ
ルム１２上に半導体チップ２を搭載する。このとき、半
導体チップ２の各入出力端子の形成面の反対面（以下、
背面という）が上記接着面に接着されている。
【００７９】その後、ワイヤボンド法により、半導体チ
ップ２と絶縁基板１３のターミナル部５との間をＡｕワ
イヤ３によって電気的に接続し、半導体チップ２の回路
形成面とＡｕワイヤ３とを覆うように樹脂封止した樹脂
封止部１１を形成する。
【００８０】外部接続用端子のランド部６上に、はんだ
ペースト印刷後、リフローを実施し、外部接続用端子部
１０を形成する。次に、ダイシング切断装置を用いて、
個々の半導体装置に分割する。個片に分割後、ピックア
ップしてトレイに収納する。
【００８１】以下、上記工法をさらに具体的に説明す
る。図５に本第三の実施の形態に係る半導体装置の製造
工程の各工程を示す。図６に上記半導体装置に用いる両
面配線の配線基板１の断面図を、図７に両面の配線パタ
ーン４の例を示す。
【００８２】配線基板１の絶縁基板１３は、厚さ０．０
６ｍｍ〜０．１ｍｍのガラスクロス入りエポキシ材で、
半導体チップ搭載部分である貫通孔部１３ｃをルーター
・金型等で穴あけ加工する。
【００８３】上記配線基板１は、Ｃｕからなる各配線パ
ターン４、４’を両面に有し、両面の、互いに対応する
各配線パターン４、４’はスルーホール部８の接続部１
７によって接続されている。さらに、絶縁基板１３にお
ける、各ターミナル部５の形成面に、外部接続用端子で
あるランド部６が、その反対面に、半導体装置間接続用
ランド部６’がそれぞれ形成されている。
【００８４】そして、ワイヤボンド用の各ターミナル部
５が形成されている反対側の面には、前述と同様な支持
パターン９を配置し、ワイヤボンド性を向上させてい
る。
【００８５】ランド部６は、例えば、０．５ｍｍピッチ
で配列され、その径が０．２ｍｍ〜０．３ｍｍである。
両面の各ランド部６、６’間の接続を行うスルーホール
部８は、図６中に示すように、ランド部６下にあるパッ
ドオン構造でもよいし、ランド部６と別の位置に配置し
配線パターン４により接続を行った構造でもよい。上記
各ランド部６、６’およびワイヤボンド用のターミナル
部５以外の配線は、ソルダーレジスト７が塗布され保護
されている。配線基板１の仕上がり厚さは、０．１ｍｍ
〜０．２ｍｍ程度となる。
【００８６】次に、上記半導体装置の製造方法について
説明すると、図５に示すように、上記絶縁基板１３の両
面に各配線パターン４、４’を有する配線基板１の、半
導体チップ搭載用の貫通孔部１３ｃに、半導体チップ２
を搭載できるように予めフィルム１２を貼り付けてお
き、上記貫通孔部１３ｃ内のフィルム１２上に半導体チ
ップ２を搭載する。フィルム１２は、半導体装置の組立
の各工程での熱履歴に対して十分な耐熱性を有するもの
が望ましい。また、フィルム１２は、半導体チップ２を
固定し、また、絶縁基板１３に容易に貼り付けるため
に、片面に接着成分を備えたものが望ましい〔図５
（ａ）参照〕。
【００８７】次に、配線基板１と、半導体チップ２との
間をワイヤボンド法すなわちＡｕワイヤ３により接続す
る。半導体装置を薄型にするために、超低ループのワイ
ヤボンド法を用いる。ワイヤボンド法を用いると半導体
チップ２と配線基板１との接続に柔軟性を備えさせるこ
とができる。
【００８８】フリップチップボンディング法やシングル
ポイントボンディング法等の他の接続方法を用いたとき
は、半導体チップ２の種類毎に配線基板１の設計を行う
必要があるが、ワイヤボンド法を用いるとチップシュリ
ンク等による半導体チップ２のパッドピッチの変更や、
メモリ等の端子配列が標準化された半導体チップ２等
で、新たな基板設計を行う必要が無い〔図５（ｂ）参
照〕。
【００８９】次に、半導体チップ２およびＡｕワイヤ３
を樹脂封止して樹脂封止部１１を形成する。従来より用
いられているトランスファーモールド法を用いて、半導
体チップ２の回路形成面を片面封止する。封止方法は特
にトランスファーモールド法でなくてもよく、ポッティ
ングにより描画法やスクリーンマスクを用いた印刷法で
実施してもよい〔図５（ｃ）参照〕。
【００９０】外部接続用端子部１０の形成は、配線基板
１のモールド封止面と同一の面上のランド部６上に、は
んだペーストを印刷後、リフローにより半球状に形成さ
せて成される。また、外部接続用端子部１０の形成は、
はんだペーストの代わりに、はんだボールを用いて、通
常のＢＧＡと同様のボール搭載法で実施してもよい〔図
５（ｄ）参照〕。
【００９１】外部接続用端子部１０の形成後、ダイシン
グにより半導体装置を個片化する〔図５（ｅ）参照〕。
半導体装置を個片化する方法は、ダイシング法に限定さ
れるものではなく、ルーターや金型による切断も可能で
ある。また、配線基板１の個々の半導体装置装置間に予
めスリットを形成しておき、そのスリットから切断する
方法も有効である。本第三の実施の形態の半導体装置に
おいては、外部接続用端子部１０の厚みを０．１ｍｍ〜
０．１５ｍｍ程度に設定することで、厚み約０．２ｍｍ
〜０．３ｍｍでの製造が可能である。
【００９２】〔第四の実施の形態〕本発明に係る第四の
実施の形態としての積層半導体装置（以下、パッケージ
スタック半導体装置という）について以下に説明する。
【００９３】本第二および第三の実施の各形態に係る半
導体装置は、ランド部６や半導体装置間接続用ランド部
６’を配線基板１の両面に露出してそれぞれ有するため
に、半導体チップ２のサイズや種類に関係なく、半導体
装置の外形サイズおよび外部接続用端子部１０の配置
を、互いに考慮して、例えば統一することにより、各半
導体装置を互いに積層し、各半導体装置間を電気的に接
続することで、２個以上の各半導体装置を、１個の前記
パッケージスタック半導体装置として使用することがで
きる。
【００９４】上記パッケージスタック半導体装置は、図
８に示すように、最上段に位置する半導体装置２１1 か
ら順に外部接続用端子部１０を上（投入口に向けて）に
して、各半導体装置２１1 〜２１3 をパッケージスタッ
ク化用トレイ１４に収納し、リフロー処理により、互い
に、はんだ接続されたものである。このようなパッケー
ジスタック半導体装置は、このまま１個の積層半導体装
置として使用してもよいし、リフロー接続後に、はんだ
接続部以外の半導体装置２１1 〜２１3 間の空隙部に、
後述する固定用の樹脂を注入することで、より信頼性の
高いものとすることが可能になる。
【００９５】また、予め、各半導体装置２１1 …の組立
時、パッケージスタック半導体装置の何段目として使用
されるかが決まっている場合には、最下段（つまり、外
部接続用端子部１０が露出していて、外部と接続される
半導体装置）に使用される半導体装置２１N （Ｎは積層
数）の外部接続用端子部１０には通常用いられるＳｎ−
Ｐｂのはんだを使用し、２段目以上に使用される各半導
体装置２１1 〜２１N- 1 には、上記Ｓｎ−Ｐｂのはんだ
の融点より、高融点のはんだを使用するのが好ましい。
【００９６】これにより、各半導体装置２１…を積層し
て互いに電気的に接続するときのリフロー処理を、高融
点のはんだに合わせた温度条件で実施し、最下段の半導
体装置２１N への実装基板搭載時のリフロー処理を通常
の条件で実施することで、各半導体装置２１1 〜２１
N-1 間の接続を行っているはんだの溶融・流失を最小限
に抑制できる。
【００９７】また、図９に示すように、半導体装置２１
…を個片化する前にフレーム状態の集合半導体装置２２
のまま、半導体装置２１…の積層を行うこともできる。
このまま個片に、図９中破線にて示した切断線にて切断
してもよいし、個片化を行う前に各フレーム間に固定用
の樹脂の注入を行うと、切断部分に各半導体装置２１…
間の空隙が無くなり、より安定した切断に効果的であ
る。
【００９８】上記半導体装置２１を４個使用し、パッケ
ージスタックを行ったパッケージスタック半導体装置の
断面図を図１０（ａ）に示す。また、図１０（ｂ）に固
定用樹脂１５を注入した形態の断面図を示す。同じ半導
体チップ２を搭載した半導体装置２１を互いに積層した
場合、各半導体装置２１…の外部接続用端子部１０の配
列を、チップセレクト用端子を除いて、同じ位置に設定
しておくと、上段の半導体装置２１の信号を下段の半導
体装置２１の半導体装置間接続用ランド部６’を介して
外部基板と接続できる。
【００９９】パッケージスタック半導体装置として使用
するとき、それぞれの半導体装置２１を識別するため
に、各半導体装置２１…にチップセレクト用端子をそれ
ぞれ設けることが望ましい。
【０１００】配線基板１に、互いに積層する半導体装置
２１…の数と同じ数以上のチップセレクト用端子を、配
線基板１に配置しておくと、ワイヤ接続の変更のみで同
一の配線基板１を用いて製造した半導体装置２１同士で
の積層が可能である。図１１（ｂ）に４段の積層の場合
の一例を示す（仮に、最下段の半導体装置２１より順に
第１段、第２段…とする）。
【０１０１】同じタイプの半導体チップ２を有する半導
体装置２１をパッケージスタックする場合は積層毎に新
たな基板設計を行う必要が無く、ワイヤボンド位置の変
更のみで積層位置を変えることができる。ワイヤボンド
法以外のフリップチップ接続法やインナーリードボンド
法等を用いて半導体チップ２と配線基板１との間の電気
的接続を行う方法では、ワイヤボンド法のように同じ配
線基板１を用いて接続端子を変更することはできない。
【０１０２】一方、配線基板１側のチップセレクト端子
接続用のターミナル部５付近の配線２３を、図１１
（ａ）のように設定すると、各半導体装置２１…の配線
基板１に切欠部や貫通穴部を設け、配線２３を切断する
ことで、パッケージスタック位置を設定することができ
る。
【０１０３】半導体装置２１をチップセレクトＡとして
使用するときには、図中のターミナル部５Ａにワイヤボ
ンドを行い、Ｃ部の配線２３を切断する。一方、チップ
セレクトＢとして使用するときにも、ターミナル部５Ａ
に接続し、Ｄ部の配線２３を切断する。これにより、同
一の半導体チップ２と配線基板１を用いて作製した半導
体装置２１同士を積層させても、電気的、外観的共に判
別可能になる。配線基板１への切欠部や貫通穴部の加工
は、配線基板１への加工時に行ってもよいし、半導体装
置２１を個片化させるときに行ってもよいし、半導体装
置２１の個片化後に行ってもよい。
【０１０４】このような配線基板１を用いると、積層す
る各半導体装置２１の個数より少ない端子数でチップの
識別が可能になり、ワイヤボンドのためのターミナル部
５の数を減らすことが可能になる。また、半導体装置２
１の外観も異なるために容易に識別が可能になる。
【０１０５】チップサイズが大きく異なるが、端子の配
列が似通ったチップが存在するとき、図１２に示すよう
な配線基板１を用い、チップ搭載部の貫通孔部１３ｃの
大きさを変えることにより、新たな基板設計を省いて、
同一の配線基板１に対する、用いることができる半導体
チップ２の種類を増加させることが可能となる。
【０１０６】半導体チップ２のサイズが小さいときは、
図中の中央の実線内を、貫通孔部１３ｃとして穴あけ加
工し、配線基板１の内側のワイヤボンド用のターミナル
部５を用いる。一方、半導体チップ２のサイズが大きい
場合には、上記実線で示した貫通孔部１３ｃの外形寸法
より大きい外形寸法を有する、破線内を貫通孔部１３ｃ
として穴あけ加工し外側のターミナル部５を用いればよ
い。
【０１０７】図１３に示すように、配線基板１におい
て、外部接続用端子部１０のためのランド部６を配置し
ていない外周辺部に、ランド部６上に形成される外部接
続用端子部１０による接続部の、設定された大きさ（高
さ）に基づく、大きさの補強用端子（補強用突出部）１
６を、１個または複数個配置しておくと、積層後の半導
体装置２１間および半導体装置２１と実装基板との間の
接続信頼性の向上に有効である。
【０１０８】次に、ロジック回路のための半導体チップ
２と、メモリー回路のための半導体チップ２のように、
外部接続用端子部１０の数が大きく異なり、それらの外
形寸法も相違する場合の積層形態を図１４（ａ）ないし
図１４（ｃ）に示す。上記積層形態に関する、図１４
（ａ）は正面図、図１４（ｂ）は側面図、図１４（ｃ）
は上面図である。
【０１０９】ロジック回路のための半導体チップ２と、
メモリー回路のための半導体チップ２との組み合わせの
ように、端子配列や端子数が大きく異なる各半導体チッ
プ２を互いに積層するときは、例えば図７に示す配線基
板１と、それより外形寸法の大きな、例えば図１６に示
すような配線基板１を組み合わせて用いればよい。
【０１１０】ロジック回路のための半導体チップ２は、
外部接続用端子部１０の数が、メモリー回路のための半
導体チップ２と比較して多くなるために、図１５に示す
ように、上記半導体チップ２を有する半導体装置におい
ては、四辺部にそれぞれ外部接続用端子部１０が有する
配線基板１が用いられる。四辺部の内、二辺部の各外部
接続用端子部１０は、ロジック回路専用の端子として、
残りの二辺部の各外部接続用端子部１０は、メモリー回
路とロジック回路の共通の外部接続用端子部１０および
メモリー回路専用の外部接続用端子部１０とする。
【０１１１】パッケージスタック後の半導体装置の構造
は、図１４（ａ）ないし図１４（ｃ）に示すように、最
下段にロジック回路のための半導体チップ２を有する配
線基板１の半導体装置２１4 を、２段目以上は、メモリ
ー回路のための半導体チップ２を有する配線基板１の各
半導体装置２１1 〜２１3 を、互いに積層させて有する
ものとなる。メモリー回路のための配線基板１の外部接
続用端子部１０は、ロジック回路の配線基板１を介して
外部の実装基板と接続される。
【０１１２】本発明に係る半導体装置の他の製造方法と
して、配線基板１の、半導体チップ搭載部の貫通孔部１
３ｃの片側（Ｂ面１３ｂ側）の開口を、配線パターン４
に用いるのと同じＣｕ箔２０でふさいだ配線基板１を用
いたものが挙げられる。この配線基板１の断面図を図１
６（ｂ）に示す。上述した製造方法で使用したフィルム
１２に代えて、Ｃｕ箔２０を用いる。また、このＣｕ箔
２０は、ワイヤボンド用のターミナル部５の裏面にも配
置され、ワイヤボンド性向上のための役割も果たしてい
る。
【０１１３】まず、貫通孔部１３ｃのＣｕ箔２０上に半
導体チップ２を搭載し、半導体チップ２と配線基板１の
ターミナル部５とをワイヤボンド法であるＡｕワイヤ３
により接続した後、半導体チップ２の回路形成面および
Ａｕワイヤ３を樹脂により封止する。続いて、前述と同
様に外部接続用端子であるランド部６に対し、リフロー
処理により、外部接続用端子部１０を形成する。
【０１１４】その後、フレーム状の配線基板１をダイシ
ング接続用のフィルムに貼り付け、切断を行う。ダイシ
ング切断により個片化された半導体装置の半導体チップ
２の裏面には、Ｃｕ箔２０が残ることになる。このよう
なＣｕ箔２０は、フィルム１２の取り付けを省けるとい
う、半導体装置の組み立て上のメリットだけではなく、
半導体チップ２の裏面側の保護、電磁波遮蔽および放熱
性向上等の効果を発揮するものである。
【０１１５】本発明に係る半導体装置のさらに他の製造
方法として、チップ供給装置付きワイヤボンダーを用い
る方法を例えば図５に基づいて説明する以下の通りであ
る。まず、上記製造方法では、ワイヤボンダーのステー
ジ部に固定された配線基板１の、半導体チップ搭載位置
の貫通孔部１３ｃのステージ露出部分に半導体チップ２
を供給し、真空吸着により半導体チップ２をステージに
固定し、ワイヤボンドを実施する。上記半導体装置に用
いる半導体チップ２の厚さは、例えば１５０μｍ以下と
薄いため、ワイヤボンド以降の樹脂封止までの工程での
搬送は、Ａｕワイヤ３による支持のみで可能である。
【０１１６】上記の第一ないし第三の実施の各形態にお
いては、配線基板１の材質として、ガラスエポキシ材を
用いた例を挙げたが、これに限定されるものではなく、
例えばポリイミド、ＢＴ（ビスマレイド・トリアジン）
レジン、アラミド等の樹脂を用いることもできる。
【０１１７】〔第五の実施の形態〕図１７に、本発明の
第五の実施の形態に係る半導体装置の断面図を示す。上
記半導体装置は、上記の第三の実施の形態に係る半導体
装置内に、２つの各半導体チップ２ａ、２ｂを搭載した
構造を有するものである。上記半導体装置では、用いる
各半導体チップ２ａ、２ｂの厚さは、上記第三の実施の
形態に示した半導体チップ２の厚さより薄いものを用い
ている。
【０１１８】第五の実施の形態に係る半導体装置では、
前記第三の実施の形態と同様に、第一の半導体チップ２
ａをフィルム１２上に搭載した後、裏面に熱圧着タイプ
のフィルムを貼り付けた第二の半導体チップ２ｂを、第
一の半導体チップ２ａの回路形成面にダイボンドした
後、各半導体チップ２ａ、２ｂをワイヤボンド法のＡｕ
ワイヤ３により配線基板１と接続を行い、樹脂封止、外
部接続用端子部１０の取り付け、切断を行う。
【０１１９】第二の半導体チップ２ｂは、配線基板１に
対し直接ワイヤボンドしてもよいし、第二の半導体チッ
プ２ｂから第一の半導体チップ２ａにワイヤボンドし、
第一の半導体チップ２ａを介して配線基板１との電気的
接続を行ってもよい。このような積層は、２段に限定さ
れず、３段目以降も同等な方法で実施可能である。
【０１２０】また、半導体チップ２は積層するのではな
く、図１８のように２次元的に平面上に並設するように
配置してもよいし、図１９のように、平面上に並設され
た各半導体チップ２ａ、２ｃに対し、さらに他の半導体
チップ２ｂ、２ｄを積層してもよい。また、本発明で用
いる配線基板１において、配線パターン４の層数は、２
層に限定されることはなく、それ以上の多層になってい
る配線基板１を用いてもよい。
【０１２１】
【発明の効果】本発明の配線基板は、以上のように、絶
縁基板上に、ワイヤボンドやフリップチップ接続用のタ
ーミナル部が設けられ、上記ターミナル部の形成面とは
反対面の、上記ターミナル部に対応した位置に、ワイヤ
ボンド時等の接続信頼性を向上させるための支持パター
ンが形成されている構成である。
【０１２２】それゆえ、上記構成は、ワイヤボンド時等
にターミナル部が押圧されても、支持パターンにより絶
縁基板の変形が軽減されるので、従来より、ワイヤボン
ド等での接続信頼性を向上できるという効果を奏する。
【０１２３】本発明の半導体装置は、以上のように、上
記配線基板を有する構成である。それゆえ、上記構成
は、従来より、ワイヤボンドやフリップチップ接続での
接続信頼性を向上できる薄型の半導体装置を提供できる
という効果を奏する。
【０１２４】本発明のパッケージスタック半導体装置
は、以上のように、上記半導体装置を積層した構成であ
る。それゆえ、上記構成は、露出しているランド部上に
形成された外部接続用端子を用いて、各半導体装置を互
いに積層しても、各半導体装置間の電気的な接続を確実
化できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明に係る第一の実施の形態に関する配線基
板およびそれを用いた半導体装置の断面図である。
【図２】上記配線基板の両面に関する説明図であって、
（ａ）は、Ａ面での配置の説明図を示し、（ｂ）は、Ｂ
面での配置の説明図を示し、（ｃ）は、Ｂ面での配置の
変形例を示す説明図を示す。
【図３】本発明に係る第二の実施の形態の配線基板およ
びそれを用いた半導体装置の説明図であって、（ａ）は
断面図、（ｂ）は上面図、（ｃ）は下面図を示す。
【図４】本発明に係る第三の実施の形態の配線基板およ
びそれを用いた半導体装置の説明図であって、（ａ）は
断面図、（ｂ）は上面図、（ｃ）は下面図を示す。
【図５】上記半導体装置の製造工程を示す各工程図であ
る。
【図６】上記半導体装置に用いる配線基板の概略断面図
である。
【図７】上記配線基板の説明図であって、（ａ）は上面
図、（ｂ）は下面図である。
【図８】本発明に係るパッケージスタック半導体装置の
説明図である。
【図９】上記パッケージスタック半導体装置の製造方法
を示す説明図である。
【図１０】上記パッケージスタック半導体装置の他の例
を示す説明図であって、（ａ）は半導体装置を４層に積
層したものの概略断面図であり、（ｂ）は上記各半導体
装置間に固定用樹脂を注入したもの概略断面図である。
【図１１】上記パッケージスタック半導体装置におい
て、各半導体装置のチップセレクトの様子を示す説明図
であって、（ａ）は、半導体装置にセレクト用の配線を
示す、上記半導体装置の要部平面図であり、（ｂ）は、
上記半導体装置においてターミナル部にチップセレクト
機能を付与した例を示す上記半導体装置の要部平面図で
ある。
【図１２】上記配線基板の他の変形例を示す概略平面図
である。
【図１３】上記配線基板のさらに他の変形例を示す概略
平面図である。
【図１４】上記パッケージスタック半導体装置の他の変
形例を示す説明図であって、（ａ）は正面図、（ｂ）は
側面図、（ｃ）は平面図である。
【図１５】上記パッケージスタック半導体装置に用いる
配線基板の平面図である。
【図１６】上記配線基板のさらに他の変形例を示す説明
図であって、（ａ）は正面図、（ｂ）は、上記（ａ）の
矢視断面図である。
【図１７】上記半導体装置のさらに他の変形例の断面図
である。
【図１８】上記半導体装置のさらに他の変形例の断面図
である。
【図１９】上記半導体装置のさらに他の変形例の断面図
である。
【図２０】従来の半導体装置の断面図である。
【図２１】従来の他の半導体装置の断面図である。
【図２２】従来のさらに他の半導体装置の断面図であ
る。
【図２３】上記半導体装置のワイヤボンド時の絶縁基板
の変形を示す断面図である。
【符号の説明】
１ 配線基板 ２ 半導体チップ ３ Ａｕワイヤ ４ 配線パターン ４’ 配線パターン ５ ターミナル部 ６ ランド部 ６’ 半導体装置間接続用ランド部 ７ ソルダーレジスト ８ スルーホール部 ９ 支持パターン １０ スタックドパッケージ １１ 樹脂封止部 １２ フィルム １３ 絶縁基板 １３ａ Ａ面（第一面） １３ｂ Ｂ面（第二面） １３ｃ 貫通孔部 １４ パッケージスタック化用トレイ ２０ Ｃｕ箔
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/18 25/10 25/11 (72)発明者 矢野 祐司 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 石原 誠治 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F044 AA05

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】絶縁基板の第一面に、ワイヤボンド法によ
    り接続されるターミナル部と、 絶縁基板に、外部接続用端子のランド部と、 上記第一面と第一面の反対面である第二面とに、ターミ
    ナル部とランド部とを電気的に接続するためにそれぞれ
    設けられた配線パターンとを有し、 上記第二面における、ターミナル部に対応した位置に、
    ワイヤボンド性を向上させるための支持パターンが形成
    されていることを特徴とする配線基板。
  2. 【請求項２】絶縁基板の第一面に、ワイヤボンド法によ
    り接続されるターミナル部と、 上記第一面に、外部接続用端子のランド部と、 上記第一面の反対面である第二面に、半導体装置間接続
    用ランド部と、 上記第一面と第二面とに、ターミナル部とランド部およ
    び半導体装置間接続用ランド部とを電気的に接続するた
    めにそれぞれ設けられた配線パターンとを有し、 上記第二面における、ターミナル部に対応した位置に、
    ワイヤボンド性を向上させるための支持パターンが形成
    されていることを特徴とする配線基板。
  3. 【請求項３】絶縁基板の第一面に、フリップチップ接続
    用のターミナル部と、 上記第一面に、外部接続用端子のランド部と、 上記第一面の反対面である第二面に、半導体装置間接続
    用ランド部と、 上記第一面と第二面とに、ターミナル部とランド部およ
    び半導体装置間接続用ランド部とを電気的に接続するた
    めにそれぞれ設けられた配線パターンとを有し、 上記第二面における、ターミナル部に対応した位置に、
    接続信頼性を向上させるための支持パターンが形成され
    ていることを特徴とする配線基板。
  4. 【請求項４】絶縁基板の中央部に半導体チップ搭載用の
    貫通孔部と、 絶縁基板の第一面に、半導体チップに対しワイヤボンド
    法により接続されるターミナル部と、 上記第一面に、外部接続用端子のランド部と、 上記第一面の反対面である第二面に半導体装置間接続用
    ランド部と、 上記第一面と第二面とに、ターミナル部とランド部およ
    び半導体装置間接続用ランド部とを電気的に接続するた
    めにそれぞれ設けられた配線パターンとを有し、 上記第二面における、ターミナル部に対応した位置に、
    ワイヤボンド性を向上させるための支持パターンが形成
    されていることを特徴とする配線基板。
  5. 【請求項５】半導体チップ搭載用に、耐熱性のフィルム
    が、貫通孔部における第二面側の開口を覆うように設け
    られていることを特徴とする請求項４記載の配線基板。
  6. 【請求項６】半導体チップ搭載用に、金属箔が、貫通孔
    部における第二面側の開口を覆うように設けられている
    ことを特徴とする請求項４記載の配線基板。
  7. 【請求項７】支持パターンの形状は、ターミナル部の形
    状に対応していることを特徴とする請求項１ないし６の
    何れかに記載の配線基板。
  8. 【請求項８】支持パターンは、ランド部と接続されてい
    ることを特徴とする請求項１ないし７の何れかに記載の
    配線基板。
  9. 【請求項９】配線パターンを多層にて有していることを
    特徴とする請求項１ないし８の何れかに記載の配線基
    板。
  10. 【請求項１０】支持パターンは、第二面上の配線パター
    ンの絶縁基板上での高さに基づいて設定されていること
    を特徴とする請求項１ないし９の何れかに記載の配線基
    板。
  11. 【請求項１１】請求項１、２、４、５または６記載の配
    線基板に対し半導体チップが搭載され、 配線基板と半導体チップとの間の電気的接続を行うボン
    ディングワイヤ部が設けられ、 上記半導体チップの回路形成面および上記ボンディング
    ワイヤ部を封止する樹脂封止部が設けられ、 半導体チップを外部と接続するための導電部材がランド
    部上に形成されていることを特徴とする半導体装置。
  12. 【請求項１２】請求項３記載の配線基板に対し、半導体
    チップが、配線基板と半導体チップとの間をフリップチ
    ップ接続により電気的に接続して搭載され、 上記半導体チップの回路形成面を封止する樹脂封止部が
    設けられ、 半導体チップを外部と接続するための導電部材がランド
    部上に形成されていることを特徴とする半導体装置。
  13. 【請求項１３】半導体チップが複数個、平面的にまたは
    立体的に配線基板上に搭載されていることを特徴とする
    請求項１１または１２記載の半導体装置。
  14. 【請求項１４】外部接続用端子に対応した、補強用突出
    部が、配線基板上に形成されていることを特徴とする請
    求項１１ないし１３の何れかに記載の半導体装置。
  15. 【請求項１５】請求項１１ないし１４の何れかに記載の
    半導体装置が、複数、はんだ接合により互いに積層され
    ていることを特徴とするパッケージスタック半導体装
    置。
  16. 【請求項１６】外部に露出する半導体装置の外部接続用
    端子における、はんだの融点は、他の半導体装置の外部
    接続用端子における、はんだの融点より低く設定されて
    いることを特徴とする請求項１５記載のパッケージスタ
    ック半導体装置。
  17. 【請求項１７】互いに隣り合う半導体装置間の空隙に、
    固定用樹脂が注入されていることを特徴とする請求項１
    ５または１６記載のパッケージスタック半導体装置。
  18. 【請求項１８】各半導体装置の外部接続用端子の配置
    は、少なくとも共通する外部接続用端子については互い
    の位置を考慮して設定されていることを特徴とする請求
    項１５ないし１７の何れかに記載のパッケージスタック
    半導体装置。
  19. 【請求項１９】少なくとも２つの各半導体装置の外形寸
    法は、互いに異なるように設定されていることを特徴と
    する請求項１５ないし１８の何れかに記載のパッケージ
    スタック半導体装置。
  20. 【請求項２０】外部接続用端子が外部に露出する半導体
    装置の外形寸法は、他の半導体装置の外形寸法より大き
    いことを特徴とする請求項１９記載のパッケージスタッ
    ク半導体装置。
JP2000194732A 2000-06-28 2000-06-28 配線基板、半導体装置およびパッケージスタック半導体装置 Expired - Lifetime JP3916854B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000194732A JP3916854B2 (ja) 2000-06-28 2000-06-28 配線基板、半導体装置およびパッケージスタック半導体装置
US09/873,338 US6731013B2 (en) 2000-06-28 2001-06-05 Wiring substrate, semiconductor device and package stack semiconductor device
TW090114157A TW516194B (en) 2000-06-28 2001-06-12 Wiring substrate, semiconductor device and package stack semiconductor device
KR10-2001-0033941A KR100430861B1 (ko) 2000-06-28 2001-06-15 배선기판, 반도체장치 및 패키지 스택 반도체장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000194732A JP3916854B2 (ja) 2000-06-28 2000-06-28 配線基板、半導体装置およびパッケージスタック半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2005016156A Division JP2005150771A (ja) 2005-01-24 2005-01-24 配線基板、半導体装置およびパッケージスタック半導体装置

Publications (2)

Publication Number Publication Date
JP2002016182A true JP2002016182A (ja) 2002-01-18
JP3916854B2 JP3916854B2 (ja) 2007-05-23

Family

ID=18693508

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000194732A Expired - Lifetime JP3916854B2 (ja) 2000-06-28 2000-06-28 配線基板、半導体装置およびパッケージスタック半導体装置

Country Status (4)

Country Link
US (1) US6731013B2 (ja)
JP (1) JP3916854B2 (ja)
KR (1) KR100430861B1 (ja)
TW (1) TW516194B (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005026469A (ja) * 2003-07-02 2005-01-27 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2005072587A (ja) * 2003-08-20 2005-03-17 Samsung Electronics Co Ltd Ｂｇａパッケージ、パッケージ積層構造及びその製造方法
JP2005539403A (ja) * 2002-09-17 2005-12-22 チップパック，インク． 積み重ねられたパッケージ間のワイヤボンド相互接続を有する半導体マルチパッケージモジュール
JP2006303079A (ja) * 2005-04-19 2006-11-02 Akita Denshi Systems:Kk 積層型半導体装置及びその製造方法
JP2007103423A (ja) * 2005-09-30 2007-04-19 Renesas Technology Corp 半導体装置及びその製造方法
JP2008510304A (ja) * 2004-08-11 2008-04-03 インテル・コーポレーション ダイスタック型デバイスを提供するための方法及び装置
JP2008091222A (ja) * 2006-10-02 2008-04-17 National Institute Of Advanced Industrial & Technology 接続ソケット
JP2008171927A (ja) * 2007-01-10 2008-07-24 Renesas Technology Corp 半導体装置
JP2009506534A (ja) * 2005-08-25 2009-02-12 マイクロン テクノロジー， インク． ランドグリッドアレイ半導体装置パッケージ、同パッケージを含む組み立て体、および製造方法
US8143100B2 (en) 2002-09-17 2012-03-27 Chippac, Inc. Method of fabricating a semiconductor multi-package module having wire bond interconnect between stacked packages
KR20150043130A (ko) * 2013-10-14 2015-04-22 삼성전자주식회사 반도체 패키지
WO2017122449A1 (ja) * 2016-01-15 2017-07-20 ソニー株式会社 半導体装置および撮像装置

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3951091B2 (ja) * 2000-08-04 2007-08-01 セイコーエプソン株式会社 半導体装置の製造方法
US7042073B2 (en) 2001-06-07 2006-05-09 Renesas Technology Corp. Semiconductor device and manufacturing method thereof
JP2003007921A (ja) * 2001-06-19 2003-01-10 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP3925615B2 (ja) * 2001-07-04 2007-06-06 ソニー株式会社 半導体モジュール
JP2003204027A (ja) * 2002-01-09 2003-07-18 Matsushita Electric Ind Co Ltd リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法
US7262074B2 (en) * 2002-07-08 2007-08-28 Micron Technology, Inc. Methods of fabricating underfilled, encapsulated semiconductor die assemblies
JP4027820B2 (ja) * 2003-03-06 2007-12-26 シャープ株式会社 半導体装置及びその製造方法
JP4308608B2 (ja) * 2003-08-28 2009-08-05 株式会社ルネサステクノロジ 半導体装置
JP2005079365A (ja) * 2003-09-01 2005-03-24 Oki Electric Ind Co Ltd 基板フレーム及びこれを用いた半導体装置の製造方法
KR100547354B1 (ko) * 2003-09-04 2006-01-26 삼성전기주식회사 에지 본딩용 메탈 패턴이 형성된 반도체 칩을 구비한ｂｇａ 패키지 및 그 제조 방법
JP4471735B2 (ja) * 2004-05-31 2010-06-02 三洋電機株式会社 回路装置
JP2005347353A (ja) * 2004-05-31 2005-12-15 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP2006108284A (ja) * 2004-10-04 2006-04-20 Sharp Corp 半導体パッケージ
JP2006196709A (ja) * 2005-01-13 2006-07-27 Sharp Corp 半導体装置およびその製造方法
US7371676B2 (en) * 2005-04-08 2008-05-13 Micron Technology, Inc. Method for fabricating semiconductor components with through wire interconnects
US7589407B2 (en) * 2005-04-11 2009-09-15 Stats Chippac Ltd. Semiconductor multipackage module including tape substrate land grid array package stacked over ball grid array package
US7393770B2 (en) * 2005-05-19 2008-07-01 Micron Technology, Inc. Backside method for fabricating semiconductor components with conductive interconnects
US7307348B2 (en) * 2005-12-07 2007-12-11 Micron Technology, Inc. Semiconductor components having through wire interconnects (TWI)
TWI283056B (en) * 2005-12-29 2007-06-21 Siliconware Precision Industries Co Ltd Circuit board and package structure thereof
US7659612B2 (en) 2006-04-24 2010-02-09 Micron Technology, Inc. Semiconductor components having encapsulated through wire interconnects (TWI)
WO2007148782A1 (ja) * 2006-06-22 2007-12-27 Dai Nippon Printing Co., Ltd. 樹脂封止型半導体装置とその製造方法、半導体装置用基材および積層型樹脂封止型半導体装置
KR100871709B1 (ko) * 2007-04-10 2008-12-08 삼성전자주식회사 칩 스택 패키지 및 그 제조방법
KR20090041756A (ko) * 2007-10-24 2009-04-29 삼성전자주식회사 접착층을 갖는 프린트 배선 기판 및 이를 이용한 반도체패키지
KR101472900B1 (ko) * 2007-12-06 2014-12-15 페어차일드코리아반도체 주식회사 몰디드 리드리스 패키지 및 그 제조방법
US7855439B2 (en) * 2008-08-28 2010-12-21 Fairchild Semiconductor Corporation Molded ultra thin semiconductor die packages, systems using the same, and methods of making the same
US7829988B2 (en) * 2008-09-22 2010-11-09 Fairchild Semiconductor Corporation Stacking quad pre-molded component packages, systems using the same, and methods of making the same
US20100089578A1 (en) * 2008-10-10 2010-04-15 Nguyen Philip D Prevention of Water Intrusion Into Particulates
CN102132639A (zh) * 2008-11-06 2011-07-20 揖斐电株式会社 电子部件内置线路板及其制造方法
US8314499B2 (en) * 2008-11-14 2012-11-20 Fairchild Semiconductor Corporation Flexible and stackable semiconductor die packages having thin patterned conductive layers
US8623711B2 (en) 2011-12-15 2014-01-07 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
US9219029B2 (en) * 2011-12-15 2015-12-22 Stats Chippac Ltd. Integrated circuit packaging system with terminals and method of manufacture thereof
US8629567B2 (en) 2011-12-15 2014-01-14 Stats Chippac Ltd. Integrated circuit packaging system with contacts and method of manufacture thereof
KR101923535B1 (ko) * 2012-06-28 2018-12-03 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
US8916422B2 (en) * 2013-03-15 2014-12-23 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
KR20160014862A (ko) * 2014-07-29 2016-02-12 삼성전자주식회사 어레이 레지스터 및 반도체 메모리 모듈
CN206976318U (zh) * 2014-11-21 2018-02-06 株式会社村田制作所 模块
TWI804103B (zh) * 2021-12-14 2023-06-01 南茂科技股份有限公司 薄膜覆晶封裝結構

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5467252A (en) * 1993-10-18 1995-11-14 Motorola, Inc. Method for plating using nested plating buses and semiconductor device having the same
JPH07273243A (ja) * 1994-03-30 1995-10-20 Toshiba Corp 半導体パッケージ
KR100194130B1 (ko) * 1994-03-30 1999-06-15 니시무로 타이죠 반도체 패키지
US5581122A (en) * 1994-10-25 1996-12-03 Industrial Technology Research Institute Packaging assembly with consolidated common voltage connections for integrated circuits
JPH08288316A (ja) * 1995-04-14 1996-11-01 Citizen Watch Co Ltd 半導体装置
JP3176542B2 (ja) 1995-10-25 2001-06-18 シャープ株式会社 半導体装置及びその製造方法
US6127724A (en) * 1996-10-31 2000-10-03 Tessera, Inc. Packaged microelectronic elements with enhanced thermal conduction
JPH1139245A (ja) 1997-07-15 1999-02-12 Toshiba Corp 半導体デバイス制御装置および半導体デバイス制御方法
KR19990039245A (ko) * 1997-11-11 1999-06-05 유무성 다중 도금층을 가진 기판의 제조방법
JP3638771B2 (ja) * 1997-12-22 2005-04-13 沖電気工業株式会社 半導体装置
JP3481444B2 (ja) 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
JP3481117B2 (ja) * 1998-02-25 2003-12-22 富士通株式会社 半導体装置及びその製造方法
JP2002319648A (ja) * 2001-04-20 2002-10-31 Hitachi Ltd 半導体装置およびその製造方法

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005539403A (ja) * 2002-09-17 2005-12-22 チップパック，インク． 積み重ねられたパッケージ間のワイヤボンド相互接続を有する半導体マルチパッケージモジュール
US8143100B2 (en) 2002-09-17 2012-03-27 Chippac, Inc. Method of fabricating a semiconductor multi-package module having wire bond interconnect between stacked packages
JP4800625B2 (ja) * 2002-09-17 2011-10-26 スタッツ・チップパック・インコーポレイテッド 積み重ねられたパッケージ間のワイヤボンド相互接続を有する半導体マルチパッケージモジュール及びその形成方法
JP2005026469A (ja) * 2003-07-02 2005-01-27 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2005072587A (ja) * 2003-08-20 2005-03-17 Samsung Electronics Co Ltd Ｂｇａパッケージ、パッケージ積層構造及びその製造方法
US7867818B2 (en) 2004-08-11 2011-01-11 Daewoong Suh Methods and apparatuses for providing stacked-die devices
JP2008510304A (ja) * 2004-08-11 2008-04-03 インテル・コーポレーション ダイスタック型デバイスを提供するための方法及び装置
JP4704800B2 (ja) * 2005-04-19 2011-06-22 エルピーダメモリ株式会社 積層型半導体装置及びその製造方法
JP2006303079A (ja) * 2005-04-19 2006-11-02 Akita Denshi Systems:Kk 積層型半導体装置及びその製造方法
JP4919103B2 (ja) * 2005-08-25 2012-04-18 マイクロン テクノロジー， インク． ランドグリッドアレイ半導体装置パッケージ、同パッケージを含む組み立て体、および製造方法
US9355992B2 (en) 2005-08-25 2016-05-31 Micron Technology, Inc. Land grid array semiconductor device packages
US8796836B2 (en) 2005-08-25 2014-08-05 Micron Technology, Inc. Land grid array semiconductor device packages
JP2009506534A (ja) * 2005-08-25 2009-02-12 マイクロン テクノロジー， インク． ランドグリッドアレイ半導体装置パッケージ、同パッケージを含む組み立て体、および製造方法
JP2007103423A (ja) * 2005-09-30 2007-04-19 Renesas Technology Corp 半導体装置及びその製造方法
JP2008091222A (ja) * 2006-10-02 2008-04-17 National Institute Of Advanced Industrial & Technology 接続ソケット
JP2008171927A (ja) * 2007-01-10 2008-07-24 Renesas Technology Corp 半導体装置
KR20150043130A (ko) * 2013-10-14 2015-04-22 삼성전자주식회사 반도체 패키지
KR102108325B1 (ko) 2013-10-14 2020-05-08 삼성전자주식회사 반도체 패키지
WO2017122449A1 (ja) * 2016-01-15 2017-07-20 ソニー株式会社 半導体装置および撮像装置
JPWO2017122449A1 (ja) * 2016-01-15 2018-11-08 ソニー株式会社 半導体装置および撮像装置
US11024757B2 (en) 2016-01-15 2021-06-01 Sony Corporation Semiconductor device and imaging apparatus
US11728447B2 (en) 2016-01-15 2023-08-15 Sony Group Corporation Semiconductor device and imaging apparatus

Also Published As

Publication number Publication date
US6731013B2 (en) 2004-05-04
TW516194B (en) 2003-01-01
KR100430861B1 (ko) 2004-05-10
US20020000327A1 (en) 2002-01-03
JP3916854B2 (ja) 2007-05-23
KR20020001536A (ko) 2002-01-09

Similar Documents

Publication Publication Date Title
JP3916854B2 (ja) 配線基板、半導体装置およびパッケージスタック半導体装置
US7485490B2 (en) Method of forming a stacked semiconductor package
US7298033B2 (en) Stack type ball grid array package and method for manufacturing the same
US6414381B1 (en) Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board
KR100621991B1 (ko) 칩 스케일 적층 패키지
US7391105B2 (en) Unit semiconductor chip and multi chip package with center bonding pads and methods for manufacturing the same
US6982485B1 (en) Stacking structure for semiconductor chips and a semiconductor package using it
US6731014B2 (en) Semiconductor package substrate, semiconductor package
US20090045497A1 (en) Semiconductor device and method of manufacturing the same
US6781240B2 (en) Semiconductor package with semiconductor chips stacked therein and method of making the package
KR20020062820A (ko) 적층된 다수개의 칩모듈 구조를 가진 반도체장치
US20080157302A1 (en) Stacked-package quad flat null lead package
US20040188818A1 (en) Multi-chips module package
JPWO2003012863A1 (ja) 半導体装置及びその製造方法
US7307352B2 (en) Semiconductor package having changed substrate design using special wire bonding
US6753597B1 (en) Encapsulated semiconductor package including chip paddle and leads
KR100673379B1 (ko) 적층 패키지와 그 제조 방법
JP2005150771A (ja) 配線基板、半導体装置およびパッケージスタック半導体装置
KR100650049B1 (ko) 멀티 칩 패키지를 이용하는 적층 패키지
KR100437821B1 (ko) 반도체 패키지 및 그 제조방법
KR100788340B1 (ko) 반도체 패키지
JPH07326690A (ja) 半導体装置用パッケージおよび半導体装置
KR20010111659A (ko) 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조 및이를 이용한 반도체패키지, 그리고 그 반도체패키지의제조 방법
KR20210069754A (ko) 멀티칩 반도체 패키지
JP2001135781A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040513

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040824

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041021

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20041124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050124

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050124

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20050127

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20050218

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070207

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 3916854

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100216

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110216

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120216

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120216

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130216

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130216

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140216

Year of fee payment: 7

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term