JPH11288321A - Ｎｐｎデバイスを用いないｃｍｏｓ処理工程に対する正確なバンドギャップ回路 - Google Patents
Ｎｐｎデバイスを用いないｃｍｏｓ処理工程に対する正確なバンドギャップ回路Info
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- JPH11288321A JPH11288321A JP10360476A JP36047698A JPH11288321A JP H11288321 A JPH11288321 A JP H11288321A JP 10360476 A JP10360476 A JP 10360476A JP 36047698 A JP36047698 A JP 36047698A JP H11288321 A JPH11288321 A JP H11288321A
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
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Abstract
(57)【要約】
【課題】 ＣＭＯＳ処理工程で製造でき、および温度と
共に変化することのない正確でかつ単純なバンドギャッ
プ回路を備えた集積回路を提供する。 【解決手段】 １対のＰＮＰバイポーラ接合トランジス
タ７３、７２は、それらの中を８対１の比の大きさで流
れる電流を有する。差動段階はさらに別の対のＰＮＰバ
イポーラ接合トランジスタ６６、６７を有する。これら
のＰＮＰバイポーラ接合トランジスタ６６、６７は同等
であり、そして相互に接続されそして電源１１に接続さ
れたそれぞれのエミッタを有する。このさらに別の対の
トランジスタのおのおのは、第１対のそれぞれのトラン
ジスタのエミッタに接続されたベースを有する。差動段
階の出力は電流源８２を制御する。電流源８２により、
多数個の抵抗器８６、８７、８８およびダイオード３０
を通して電流が流れる。これらの抵抗器の中の１つの抵
抗器８７の１つの端部が第１対のトランジスタのベース
に接続される。
共に変化することのない正確でかつ単純なバンドギャッ
プ回路を備えた集積回路を提供する。 【解決手段】 １対のＰＮＰバイポーラ接合トランジス
タ７３、７２は、それらの中を８対１の比の大きさで流
れる電流を有する。差動段階はさらに別の対のＰＮＰバ
イポーラ接合トランジスタ６６、６７を有する。これら
のＰＮＰバイポーラ接合トランジスタ６６、６７は同等
であり、そして相互に接続されそして電源１１に接続さ
れたそれぞれのエミッタを有する。このさらに別の対の
トランジスタのおのおのは、第１対のそれぞれのトラン
ジスタのエミッタに接続されたベースを有する。差動段
階の出力は電流源８２を制御する。電流源８２により、
多数個の抵抗器８６、８７、８８およびダイオード３０
を通して電流が流れる。これらの抵抗器の中の１つの抵
抗器８７の１つの端部が第１対のトランジスタのベース
に接続される。
Description
【０００１】
【発明の属する技術分野】本発明は全体的に言えば、バ
ンドギャップ回路に関する。さらに詳細に言えば本発明
は、ＣＭＯＳ・Ｐエピタクシャル処理工程により作成さ
れる集積回路の中で実施するのに適切である単純でかつ
正確なバンドギャップ回路に関する。
ンドギャップ回路に関する。さらに詳細に言えば本発明
は、ＣＭＯＳ・Ｐエピタクシャル処理工程により作成さ
れる集積回路の中で実施するのに適切である単純でかつ
正確なバンドギャップ回路に関する。
【０００２】
【発明が解決しようとする課題】温度と共に変動するこ
とのない正確な基準電圧を発生する目的で、バンドギャ
ップ回路が広く用いられている。ＰＮＰバイポーラ・ト
ランジスタおよびＮＰＮバイポーラ・トランジスタの入
手が容易である状況では、既によく知られているよう
に、比較的に単純でかつ正確なバンドギャップ回路が存
在する。ＣＭＯＳ・Ｐエピタクシャル処理工程により作
成される集積回路に関連する分野では、ＣＭＯＳ処理工
程と両立する方式でおよび過度にコストを増大させるこ
となく、ＰＮＰ形バイポーラ接合トランジスタを製造す
ることができる。けれども、ＣＭＯＳ・Ｐエピタクシャ
ル処理工程の中でＮＰＮバイポーラ接合トランジスタを
製造することは、複雑でそのために処理工程全体のコス
トが大幅に付加されるような処理工程をさらに余分に実
行するのでなければ可能ではない。
とのない正確な基準電圧を発生する目的で、バンドギャ
ップ回路が広く用いられている。ＰＮＰバイポーラ・ト
ランジスタおよびＮＰＮバイポーラ・トランジスタの入
手が容易である状況では、既によく知られているよう
に、比較的に単純でかつ正確なバンドギャップ回路が存
在する。ＣＭＯＳ・Ｐエピタクシャル処理工程により作
成される集積回路に関連する分野では、ＣＭＯＳ処理工
程と両立する方式でおよび過度にコストを増大させるこ
となく、ＰＮＰ形バイポーラ接合トランジスタを製造す
ることができる。けれども、ＣＭＯＳ・Ｐエピタクシャ
ル処理工程の中でＮＰＮバイポーラ接合トランジスタを
製造することは、複雑でそのために処理工程全体のコス
トが大幅に付加されるような処理工程をさらに余分に実
行するのでなければ可能ではない。
【０００３】多くの応用では、コストは極めて重要な因
子である。そしてＣＭＯＳ・Ｐエピタクシャル処理工程
の中でＮＰＮ形バイポーラ接合トランジスタをも製造す
ることに伴って付加される複雑性とコストとのために、
その製造は実際的ではない。したがって、電界効果トラ
ンジスタとＰＮＰ形バイポーラ接合トランジスタとのみ
が実際問題として利用可能である。もしＮＰＮ形バイポ
ーラ・トランジスタを容易に製造することができる場合
に比べて、ＣＭＯＳ・Ｐエピタクシャル処理工程により
作成される集積回路の中のバンドギャップ回路は、さら
に複雑でありそして正確さが低いという結果になる。
子である。そしてＣＭＯＳ・Ｐエピタクシャル処理工程
の中でＮＰＮ形バイポーラ接合トランジスタをも製造す
ることに伴って付加される複雑性とコストとのために、
その製造は実際的ではない。したがって、電界効果トラ
ンジスタとＰＮＰ形バイポーラ接合トランジスタとのみ
が実際問題として利用可能である。もしＮＰＮ形バイポ
ーラ・トランジスタを容易に製造することができる場合
に比べて、ＣＭＯＳ・Ｐエピタクシャル処理工程により
作成される集積回路の中のバンドギャップ回路は、さら
に複雑でありそして正確さが低いという結果になる。
【０００４】正確さに関しては典型的には、ＣＭＯＳ処
理工程の中でのバンドギャップ回路は、１対のバイポー
ラ接合トランジスタまたはダイオードと、ＣＭＯＳトラ
ンジスタと共に作成された差動入力段階を備えた演算増
幅器と、を有する。この演算増幅器は利得が約10である
出力段階を有する。これらのダイオードは異なる面積領
域を有し、そして相互に接続された陰極を有する。これ
らのダイオードに等しい電流が流れるようにされる。そ
れぞれのダイオードの陽極は、演算増幅器の複数個の差
動入力のそれぞれの差動入力に結合される。
理工程の中でのバンドギャップ回路は、１対のバイポー
ラ接合トランジスタまたはダイオードと、ＣＭＯＳトラ
ンジスタと共に作成された差動入力段階を備えた演算増
幅器と、を有する。この演算増幅器は利得が約10である
出力段階を有する。これらのダイオードは異なる面積領
域を有し、そして相互に接続された陰極を有する。これ
らのダイオードに等しい電流が流れるようにされる。そ
れぞれのダイオードの陽極は、演算増幅器の複数個の差
動入力のそれぞれの差動入力に結合される。
【０００５】ダイオードの面積領域の比は、演算増幅器
の差動段階により検出される２個のダイオードの両端の
接合電圧の差が約55ｍＶであるように選定される。演算
増幅器の出力段階の利得は約10である。したがって演算
増幅器は、約0.55Ｖの電圧を出力する。次に、この電圧
が約 0.7Ｖのバイポーラ接合電圧に付加され、それによ
り1.25Ｖのバンドギャップ電圧が得られる。この1.25Ｖ
がバンドギャップ回路の出力である。
の差動段階により検出される２個のダイオードの両端の
接合電圧の差が約55ｍＶであるように選定される。演算
増幅器の出力段階の利得は約10である。したがって演算
増幅器は、約0.55Ｖの電圧を出力する。次に、この電圧
が約 0.7Ｖのバイポーラ接合電圧に付加され、それによ
り1.25Ｖのバンドギャップ電圧が得られる。この1.25Ｖ
がバンドギャップ回路の出力である。
【０００６】0.55Ｖの電圧を発生する回路の温度係数
は、 0.7Ｖの電圧を発生する回路の温度係数と大きさが
同じで符号が反対である。したがって、これらの電圧の
一方が温度の変化に応答して増大または減少する時、他
方の電圧は等しい量だけそれぞれ減少または増大する。
その結果、バンドギャップ電圧であるこれらの電圧の和
は、温度の変化にもかかわらず同じままである。
は、 0.7Ｖの電圧を発生する回路の温度係数と大きさが
同じで符号が反対である。したがって、これらの電圧の
一方が温度の変化に応答して増大または減少する時、他
方の電圧は等しい量だけそれぞれ減少または増大する。
その結果、バンドギャップ電圧であるこれらの電圧の和
は、温度の変化にもかかわらず同じままである。
【０００７】処理工程が変化すると、バイポーラ・ダイ
オードのおのおのの両端の電圧は、たとえこれらのダイ
オードが同じチップの上に同じ処理工程により作成され
そして相互に交差結合されるように配置されても、期待
された値から１ｍＶ程度変動することはあり得る。２個
のダイオードの変動が加算的である最悪の場合には、差
動段階の差電圧のオフセットは約２ｍＶであるであろ
う。このオフセット電圧が演算増幅器の増幅器部分の利
得10の作用を受けるならば、演算増幅器の出力に20ｍ
Ｖ、すなわち0.02Ｖ、のオフセット電圧すなわちエラー
電圧を生ずるであろう。演算増幅器の出力のこの0.02Ｖ
のオフセット電圧は、その目指している0.55Ｖの出力電
圧に比べて比較的に小さい。
オードのおのおのの両端の電圧は、たとえこれらのダイ
オードが同じチップの上に同じ処理工程により作成され
そして相互に交差結合されるように配置されても、期待
された値から１ｍＶ程度変動することはあり得る。２個
のダイオードの変動が加算的である最悪の場合には、差
動段階の差電圧のオフセットは約２ｍＶであるであろ
う。このオフセット電圧が演算増幅器の増幅器部分の利
得10の作用を受けるならば、演算増幅器の出力に20ｍ
Ｖ、すなわち0.02Ｖ、のオフセット電圧すなわちエラー
電圧を生ずるであろう。演算増幅器の出力のこの0.02Ｖ
のオフセット電圧は、その目指している0.55Ｖの出力電
圧に比べて比較的に小さい。
【０００８】他方、差動段階のＣＭＯＳトランジスタ
は、製造工程によりさらに大きな変動を受け、そして特
に、たとえこれらのＣＭＯＳトランジスタが相互に交差
結合されるように配置されても、差動入力のおのおのに
10ｍＶの変動、すなわち、エラーが注入されることがあ
る。これらの変動が加算的である最悪の場合には、差動
段階の出力のオフセットは20ｍＶであるであろう。増幅
器部分の利得10の作用を受ける時、演算増幅器の出力に
0.2Ｖのオフセット電圧すなわちエラー電圧を生ずるで
あろう。0.55Ｖの目指している出力に比べて、この値は
約36％のエラーが潜在していることを表す。この36％と
いう値は大きな値である。
は、製造工程によりさらに大きな変動を受け、そして特
に、たとえこれらのＣＭＯＳトランジスタが相互に交差
結合されるように配置されても、差動入力のおのおのに
10ｍＶの変動、すなわち、エラーが注入されることがあ
る。これらの変動が加算的である最悪の場合には、差動
段階の出力のオフセットは20ｍＶであるであろう。増幅
器部分の利得10の作用を受ける時、演算増幅器の出力に
0.2Ｖのオフセット電圧すなわちエラー電圧を生ずるで
あろう。0.55Ｖの目指している出力に比べて、この値は
約36％のエラーが潜在していることを表す。この36％と
いう値は大きな値である。
【０００９】また別の考察によれば、このようなバンド
ギャップ回路がＰＮＰ形バイポーラ接合トランジスタを
用いて２個のダイオードを設置する範囲では、スプリッ
ト・コレクタ電流比に対する補償を行う準備はされてい
なく、したがって処理工程の変動により特性に好ましく
ない変動をもたらすことになる。このことは、利用可能
なＰＮＰ形バイポーラ接合トランジスタが非常に強い基
板効果と弱い横方向作用を有し、そして基板と横型コレ
クタとの間のスプリット・コレクタ電流比が電流密度が
異なると大幅に変化する、という事実によるのである。
この特性は、ＮＰＮバイポーラ接合トランジスタを用い
ないＣＭＯＳ処理工程の中に正確なバンドギャップ回路
を設計することを妨げるものと考えることができる。
ギャップ回路がＰＮＰ形バイポーラ接合トランジスタを
用いて２個のダイオードを設置する範囲では、スプリッ
ト・コレクタ電流比に対する補償を行う準備はされてい
なく、したがって処理工程の変動により特性に好ましく
ない変動をもたらすことになる。このことは、利用可能
なＰＮＰ形バイポーラ接合トランジスタが非常に強い基
板効果と弱い横方向作用を有し、そして基板と横型コレ
クタとの間のスプリット・コレクタ電流比が電流密度が
異なると大幅に変化する、という事実によるのである。
この特性は、ＮＰＮバイポーラ接合トランジスタを用い
ないＣＭＯＳ処理工程の中に正確なバンドギャップ回路
を設計することを妨げるものと考えることができる。
【００１０】
【課題を解決するための手段】前記説明から、設計が比
較的単純であり、そして温度変化があっても正確なバン
ドギャップ電圧を発生することができ、ＣＭＯＳ処理工
程の中で容易に用いることができ、一方において付加さ
れる処理工程段階のためにコストと複雑性が増大しない
ために、ＮＰＮ形バイポーラ接合トランジスタを使用し
ないバンドギャップ回路が要請されていることが分かる
であろう。本発明により、この要請を満たす装置が得ら
れる。この装置は、バンドギャップ回路を含んでいるＣ
ＭＯＳ処理工程集積回路に関連している。このバンドギ
ャップ回路は、バイポーラ第１部品およびバイポーラ第
２部品と、出力と、第１部品および第２部品にそれぞれ
結合された第１入力および第２入力とを備えた、差動部
分を有する。このバンドギャップ回路はまた、差動部分
の出力に応答し、差動部分の第１入力および第２入力に
それぞれ結合されたバイポーラ第３部品およびバイポー
ラ第４部品を有する、さらに別の部分を有する。このさ
らに別の部分が動作することにより、はバンドギャップ
電圧を発生する。
較的単純であり、そして温度変化があっても正確なバン
ドギャップ電圧を発生することができ、ＣＭＯＳ処理工
程の中で容易に用いることができ、一方において付加さ
れる処理工程段階のためにコストと複雑性が増大しない
ために、ＮＰＮ形バイポーラ接合トランジスタを使用し
ないバンドギャップ回路が要請されていることが分かる
であろう。本発明により、この要請を満たす装置が得ら
れる。この装置は、バンドギャップ回路を含んでいるＣ
ＭＯＳ処理工程集積回路に関連している。このバンドギ
ャップ回路は、バイポーラ第１部品およびバイポーラ第
２部品と、出力と、第１部品および第２部品にそれぞれ
結合された第１入力および第２入力とを備えた、差動部
分を有する。このバンドギャップ回路はまた、差動部分
の出力に応答し、差動部分の第１入力および第２入力に
それぞれ結合されたバイポーラ第３部品およびバイポー
ラ第４部品を有する、さらに別の部分を有する。このさ
らに別の部分が動作することにより、はバンドギャップ
電圧を発生する。
【００１１】
【発明の実施の形態】添付図面を参照しての下記説明に
より、本発明をさらによく理解することができるであろ
う。
より、本発明をさらによく理解することができるであろ
う。
【００１２】図１は、本発明を実施する回路１０の概要
図である。回路１０は、集積回路１２および直流電源１
１を有する。直流電源１１は電池の記号で示されてい
る。開示されている実施例では、正規動作中の電源１１
の出力ＰＲＰＷＲは、５ＶＤＣである。
図である。回路１０は、集積回路１２および直流電源１
１を有する。直流電源１１は電池の記号で示されてい
る。開示されている実施例では、正規動作中の電源１１
の出力ＰＲＰＷＲは、５ＶＤＣである。
【００１３】集積回路１２はバンドギャップ回路１６を
有する。バンドギャップ回路１６は、電源１１から電圧
ＰＲＰＷＲを受け取り、そしてバンドギャップ電圧ＰＲ
１２５を送り出す出力端子１８を有する。このバンドギ
ャップ電圧は基準電圧である。開示されてた実施例で
は、この基準電圧は1.25ＶＤＣである。実際のバンドギ
ャップ電圧は、製造工程がチップ毎に変動するに、チッ
プ毎にわずかに異なるであろう。重要な因子は、特定の
チップにより発生される特定のバンドギャップ電圧では
なくて、温度の変動または電源１１から電圧ＰＲＰＷＲ
が変動しても、任意に与えられたチップのバンドギャッ
プ回路１６がバンドギャップ電圧を実質的に一定に保持
するという事実である。
有する。バンドギャップ回路１６は、電源１１から電圧
ＰＲＰＷＲを受け取り、そしてバンドギャップ電圧ＰＲ
１２５を送り出す出力端子１８を有する。このバンドギ
ャップ電圧は基準電圧である。開示されてた実施例で
は、この基準電圧は1.25ＶＤＣである。実際のバンドギ
ャップ電圧は、製造工程がチップ毎に変動するに、チッ
プ毎にわずかに異なるであろう。重要な因子は、特定の
チップにより発生される特定のバンドギャップ電圧では
なくて、温度の変動または電源１１から電圧ＰＲＰＷＲ
が変動しても、任意に与えられたチップのバンドギャッ
プ回路１６がバンドギャップ電圧を実質的に一定に保持
するという事実である。
【００１４】開示された実施例では、端子１８のバンド
ギャップ電圧は、集積回路１２の中の他の回路（図示さ
れていない）に送られる。けれどもそれとは異なって、
出力端子１８のバンドギャップ電圧は集積回路１２の外
部において用いるために、外部接続ピンを通して集積回
路１２の外に送り出すこともできる。例えば集積回路１
２の中の他の回路は、エンジンまたはアンチロック・ブ
レーキング・システムの制御のような自動車に対する応
用に用いるのに適切であるマイクロコントローラである
ことができる。
ギャップ電圧は、集積回路１２の中の他の回路（図示さ
れていない）に送られる。けれどもそれとは異なって、
出力端子１８のバンドギャップ電圧は集積回路１２の外
部において用いるために、外部接続ピンを通して集積回
路１２の外に送り出すこともできる。例えば集積回路１
２の中の他の回路は、エンジンまたはアンチロック・ブ
レーキング・システムの制御のような自動車に対する応
用に用いるのに適切であるマイクロコントローラである
ことができる。
【００１５】バンドギャップ回路１６は、スタートアッ
プおよびバイアス部分２１と、ベース電流補償部分２３
と、差動段階を備えた増幅器部分２６と、電圧増倍器部
分２８と、ダイオード３０とを有する。バンドギャップ
回路１６のこれらの部分はそれぞれ、下記で詳細に説明
される。
プおよびバイアス部分２１と、ベース電流補償部分２３
と、差動段階を備えた増幅器部分２６と、電圧増倍器部
分２８と、ダイオード３０とを有する。バンドギャップ
回路１６のこれらの部分はそれぞれ、下記で詳細に説明
される。
【００１６】さらに詳細に言えば、スタートアップおよ
びバイアス部分２１は、Ｐチヤンネル電解効果トランジ
スタ３６（ＦＥＴ）を有する。Ｐチヤンネル電解効果ト
ランジスタ３６のソース端子およびバルク端子は電源電
圧ＰＲＰＷＲに接続され、そしてそのゲート端子とドレ
イン端子は共通に接続される。また別のＰチヤンネルＦ
ＥＴ３７のソース端子およびバルク端子はトランジスタ
３６のドレイン端子に接続され、そしてそのゲート端子
およびドレイン端子はアースに接続される。トランジス
タ３６および３７のおのおのはそれらのゲート端子とド
レイン端子は共通に接続されるので、これらはいずれも
ダイオードとして機能する。開示された実施例では、ト
ランジスタ３６とトランジスタ３７は同等であり、そし
てそのおのおののチヤンネル長は30マイクロメートルで
あり、そしてそのチヤンネル幅は５マイクロメートルで
ある。
びバイアス部分２１は、Ｐチヤンネル電解効果トランジ
スタ３６（ＦＥＴ）を有する。Ｐチヤンネル電解効果ト
ランジスタ３６のソース端子およびバルク端子は電源電
圧ＰＲＰＷＲに接続され、そしてそのゲート端子とドレ
イン端子は共通に接続される。また別のＰチヤンネルＦ
ＥＴ３７のソース端子およびバルク端子はトランジスタ
３６のドレイン端子に接続され、そしてそのゲート端子
およびドレイン端子はアースに接続される。トランジス
タ３６および３７のおのおのはそれらのゲート端子とド
レイン端子は共通に接続されるので、これらはいずれも
ダイオードとして機能する。開示された実施例では、ト
ランジスタ３６とトランジスタ３７は同等であり、そし
てそのおのおののチヤンネル長は30マイクロメートルで
あり、そしてそのチヤンネル幅は５マイクロメートルで
ある。
【００１７】スタートアップおよびバイアス部分２１は
さらに、ＮチヤンネルＦＥＴ３８を有する。Ｎチヤンネ
ルＦＥＴ３８のゲートはトランジスタ３６のドレインに
接続され、そしてそのバルク端子はアースに接続され
る。トランジスタ３８のソースは抵抗器４２の１つの端
部に接続される。抵抗器４２の他の端部は、アースに接
続される。コンデンサ４１の両端部はそれぞれ、トラン
ジスタ３８のゲートおよびソースに接続される。付加さ
れる５個のトランジスタ４５〜４９のおのおのは、それ
らのソースおよびバルク端子が電源電圧ＰＲＰＷＲに接
続され、そしてそのゲートがトランジスタ３８のドレイ
ンに接続される。トランジスタ４５のドレインはまた、
トランジスタ３８のドレインに接続される。
さらに、ＮチヤンネルＦＥＴ３８を有する。Ｎチヤンネ
ルＦＥＴ３８のゲートはトランジスタ３６のドレインに
接続され、そしてそのバルク端子はアースに接続され
る。トランジスタ３８のソースは抵抗器４２の１つの端
部に接続される。抵抗器４２の他の端部は、アースに接
続される。コンデンサ４１の両端部はそれぞれ、トラン
ジスタ３８のゲートおよびソースに接続される。付加さ
れる５個のトランジスタ４５〜４９のおのおのは、それ
らのソースおよびバルク端子が電源電圧ＰＲＰＷＲに接
続され、そしてそのゲートがトランジスタ３８のドレイ
ンに接続される。トランジスタ４５のドレインはまた、
トランジスタ３８のドレインに接続される。
【００１８】トランジスタ４５は、トランジスタ４６、
４７、４８および４９のおのおのと共にそれぞれ、電流
ミラー回路を実効的に形成する。下記で詳細に説明され
るように、トランジスタ４６〜４９のおのおのは、バン
ドギャップ回路１６のそれぞれの部分に電流を供給す
る。
４７、４８および４９のおのおのと共にそれぞれ、電流
ミラー回路を実効的に形成する。下記で詳細に説明され
るように、トランジスタ４６〜４９のおのおのは、バン
ドギャップ回路１６のそれぞれの部分に電流を供給す
る。
【００１９】図１のトランジスタ４９は実際には、相互
に完全に並列に接続された８個の別々のトランジスタで
実施される。便宜上、これらの８個のトランジスタの全
部が図１では１個のトランジスタ記号４９で表されてい
る。８個のトランジスタ４９はすべて相互に同等であ
り、そしてトランジスタ４７に対してもすべて同等であ
る。
に完全に並列に接続された８個の別々のトランジスタで
実施される。便宜上、これらの８個のトランジスタの全
部が図１では１個のトランジスタ記号４９で表されてい
る。８個のトランジスタ４９はすべて相互に同等であ
り、そしてトランジスタ４７に対してもすべて同等であ
る。
【００２０】開示されている実施例では、トランジスタ
４５〜４９のおのおののチヤンネル長は５マイクロメー
トルであり、そしてチヤンネル幅はそれぞれ20マイクロ
メートル、10マイクロメートル、10マイクロメートル、
および 160マイクロメートルである。記号４９で表され
た８個の実際のトランジスタのおのおのは、チヤンネル
長は５マイクロメートルでありそしてチヤンネル幅は10
マイクロメートルである。したがって、トランジスタ４
６および４７を流れる電流はトランジスタ４５を流れる
電流の約半分であり、そしてトランジスタ４８を流れる
電流はトランジスタ４５を流れる電流の約８倍であるで
あろう。同様に、４９の８個のトランジスタを流れる全
電流は、トランジスタ４５を流れる電流の約４倍である
であろう。さらに下記で詳細に説明される理由により、
トランジスタ４９を流れる全電流は、トランジスタ４７
を流れる電流の約８倍であるであろう。
４５〜４９のおのおののチヤンネル長は５マイクロメー
トルであり、そしてチヤンネル幅はそれぞれ20マイクロ
メートル、10マイクロメートル、10マイクロメートル、
および 160マイクロメートルである。記号４９で表され
た８個の実際のトランジスタのおのおのは、チヤンネル
長は５マイクロメートルでありそしてチヤンネル幅は10
マイクロメートルである。したがって、トランジスタ４
６および４７を流れる電流はトランジスタ４５を流れる
電流の約半分であり、そしてトランジスタ４８を流れる
電流はトランジスタ４５を流れる電流の約８倍であるで
あろう。同様に、４９の８個のトランジスタを流れる全
電流は、トランジスタ４５を流れる電流の約４倍である
であろう。さらに下記で詳細に説明される理由により、
トランジスタ４９を流れる全電流は、トランジスタ４７
を流れる電流の約８倍であるであろう。
【００２１】バンドギャップ回路１６のベース電流補償
部分２３は、ＰＮＰバイポーラ接合トランジスタ（ＢＪ
Ｔ(bipolar junction transistor))５６を有する。ＰＮ
Ｐバイポーラ接合トランジスタ５６のエミッタはトラン
ジスタ４６のドレインに接続され、そしてその第１コレ
クタと第２コレクタとの両方がアースに接続され、そし
て第１コレクタと第２コレクタとの間のスプリット・コ
レクタ比は30対１である。ＮチヤンネルＦＥＴ５７のド
レインおよびゲートはトランジスタ５６のゲートに接続
され、そしてそのソースおよびバルク端子はアースに接
続される。また別のＮチヤンネルＦＥＴ５８のゲートは
トランジスタ５７のゲートに接続され、そしてそのソー
スおよびバルク端子はアースに接続される。トランジス
タ５７および５８の両方のチヤンネル長は５マイクロメ
ートルであり、トランジスタ５７のチヤンネル幅は20マ
イクロメートルであり、そしてトランジスタ５８のチヤ
ンネル幅は 130マイクロメートルである。トランジスタ
５７および５８は、電流ミラー回路を定める。この電流
ミラー回路では、トランジスタ５８を流れる電流はトラ
ンジスタ５７を流れる電流の約 6.5倍である。
部分２３は、ＰＮＰバイポーラ接合トランジスタ（ＢＪ
Ｔ(bipolar junction transistor))５６を有する。ＰＮ
Ｐバイポーラ接合トランジスタ５６のエミッタはトラン
ジスタ４６のドレインに接続され、そしてその第１コレ
クタと第２コレクタとの両方がアースに接続され、そし
て第１コレクタと第２コレクタとの間のスプリット・コ
レクタ比は30対１である。ＮチヤンネルＦＥＴ５７のド
レインおよびゲートはトランジスタ５６のゲートに接続
され、そしてそのソースおよびバルク端子はアースに接
続される。また別のＮチヤンネルＦＥＴ５８のゲートは
トランジスタ５７のゲートに接続され、そしてそのソー
スおよびバルク端子はアースに接続される。トランジス
タ５７および５８の両方のチヤンネル長は５マイクロメ
ートルであり、トランジスタ５７のチヤンネル幅は20マ
イクロメートルであり、そしてトランジスタ５８のチヤ
ンネル幅は 130マイクロメートルである。トランジスタ
５７および５８は、電流ミラー回路を定める。この電流
ミラー回路では、トランジスタ５８を流れる電流はトラ
ンジスタ５７を流れる電流の約 6.5倍である。
【００２２】増幅器部分２６は、２個のＰＮＰバイポー
ラ接合トランジスタ６６および６７を有する。これら２
個のＰＮＰバイポーラ接合トランジスタ６６および６７
のおのおののエミッタは、トランジスタ４８のドレイン
に接続される。これら２個のＰＮＰバイポーラ接合トラ
ンジスタ６６および６７のおのおのの第１コレクタはア
ースに接続され、そしてそれらの第２コレクタはそれぞ
れのＮチヤンネルＦＥＴ６８または６９のドレインに接
続され、そして第１コレクタと第２コレクタとの間のス
プリット・コレクタ比は30対１である。トランジスタ６
８のゲートはトランジスタ６９のゲートおよびドレイン
に接続され、そしてトランジスタ６８および６９のソー
スおよびバルク端子はすべてアースに接続される。トラ
ンジスタ６８および６９は一緒になって電流ミラーを定
める。開示されている実施例では、トランジスタ６８お
よび６９は同等であり、そしてそのおのおののチヤンネ
ル長は５マイクロメートルでありそしてチヤンネル幅は
20マイクロメートルである。トランジスタ６６〜６９は
増幅器部分２６の差動段階としての役割を果たす。
ラ接合トランジスタ６６および６７を有する。これら２
個のＰＮＰバイポーラ接合トランジスタ６６および６７
のおのおののエミッタは、トランジスタ４８のドレイン
に接続される。これら２個のＰＮＰバイポーラ接合トラ
ンジスタ６６および６７のおのおのの第１コレクタはア
ースに接続され、そしてそれらの第２コレクタはそれぞ
れのＮチヤンネルＦＥＴ６８または６９のドレインに接
続され、そして第１コレクタと第２コレクタとの間のス
プリット・コレクタ比は30対１である。トランジスタ６
８のゲートはトランジスタ６９のゲートおよびドレイン
に接続され、そしてトランジスタ６８および６９のソー
スおよびバルク端子はすべてアースに接続される。トラ
ンジスタ６８および６９は一緒になって電流ミラーを定
める。開示されている実施例では、トランジスタ６８お
よび６９は同等であり、そしてそのおのおののチヤンネ
ル長は５マイクロメートルでありそしてチヤンネル幅は
20マイクロメートルである。トランジスタ６６〜６９は
増幅器部分２６の差動段階としての役割を果たす。
【００２３】増幅器部分２６はさらに、ＰＮＰバイポー
ラ接合トランジスタ７２を有する。トランジスタ７２の
エミッタは、トランジスタ４７のドレインと、トランジ
スタ６６のベースと、トランジスタ５８のドレインとに
接続される。トランジスタ７２は、第１コレクタおよび
第２コレクタとを有する。第１コレクタと第２コレクタ
との両方はアースに接続され、そしてこれらの第１コレ
クタと第２コレクタとの間のスプリット・コレクタ比は
30対１である。トランジスタ７２のベースは抵抗器７４
の１つの端子に接続され、そして抵抗器７４の他の端子
は電圧増倍部分２８に接続される。増幅器部分２６はま
た、ＰＮＰバイポーラ接合トランジスタ７３を有する。
トランジスタ７３のエミッタは、トランジスタ４９のド
レインと、トランジスタ６７のベースとに接続される。
トランジスタ７３は、第１コレクタおよび第２コレクタ
とを有する。第１コレクタと第２コレクタとの両方はア
ースに接続され、そしてこれらの第１コレクタと第２コ
レクタとの間のスプリット・コレクタ比は５対１であ
る。トランジスタ７３のベースは、電圧増倍部分２８に
接続される。トランジスタ７２および７３は、増幅器部
分２６の入力段階としての役割を果たす。トランジスタ
５６、６６〜６７および７２〜７３はすべて、同じ面積
領域を有する。開示されている実施例では、この面積領
域は１平方マイクロメートルである。
ラ接合トランジスタ７２を有する。トランジスタ７２の
エミッタは、トランジスタ４７のドレインと、トランジ
スタ６６のベースと、トランジスタ５８のドレインとに
接続される。トランジスタ７２は、第１コレクタおよび
第２コレクタとを有する。第１コレクタと第２コレクタ
との両方はアースに接続され、そしてこれらの第１コレ
クタと第２コレクタとの間のスプリット・コレクタ比は
30対１である。トランジスタ７２のベースは抵抗器７４
の１つの端子に接続され、そして抵抗器７４の他の端子
は電圧増倍部分２８に接続される。増幅器部分２６はま
た、ＰＮＰバイポーラ接合トランジスタ７３を有する。
トランジスタ７３のエミッタは、トランジスタ４９のド
レインと、トランジスタ６７のベースとに接続される。
トランジスタ７３は、第１コレクタおよび第２コレクタ
とを有する。第１コレクタと第２コレクタとの両方はア
ースに接続され、そしてこれらの第１コレクタと第２コ
レクタとの間のスプリット・コレクタ比は５対１であ
る。トランジスタ７３のベースは、電圧増倍部分２８に
接続される。トランジスタ７２および７３は、増幅器部
分２６の入力段階としての役割を果たす。トランジスタ
５６、６６〜６７および７２〜７３はすべて、同じ面積
領域を有する。開示されている実施例では、この面積領
域は１平方マイクロメートルである。
【００２４】増幅器部分２６はさらに、ＮチヤンネルＦ
ＥＴ７７を有する。ＮチヤンネルＦＥＴ７７のゲートは
トランジスタ６８のドレインに接続され、そしてそのソ
ースおよびバルク端子はアースに接続される。トランジ
スタ７７のゲートに加えられる信号は、実効的に、トラ
ンジスタ６６〜６９を有する差動段階の出力である。ト
ランジスタ７７のゲートとアースとの間に、コンデンサ
７８が接続される。コンデンサ７８により、安定な回路
動作を行うためのＡＣ結合が得られる。
ＥＴ７７を有する。ＮチヤンネルＦＥＴ７７のゲートは
トランジスタ６８のドレインに接続され、そしてそのソ
ースおよびバルク端子はアースに接続される。トランジ
スタ７７のゲートに加えられる信号は、実効的に、トラ
ンジスタ６６〜６９を有する差動段階の出力である。ト
ランジスタ７７のゲートとアースとの間に、コンデンサ
７８が接続される。コンデンサ７８により、安定な回路
動作を行うためのＡＣ結合が得られる。
【００２５】ＰチヤンネルＦＥＴ８１および８２のおの
おののソースおよびバルク端子は電源電圧ＰＲＰＷＲに
接続され、そしてそれらのゲートはトランジスタ７７の
ドレインに接続される。トランジスタ７７のドレインは
また、トランジスタ８１のドレインに接続される。トラ
ンジスタ７７、８１および８２のおのおののチヤンネル
長は 1.5マイクロメートルであり、そしてそれぞれのチ
ヤンネル幅は25マイクロメートル、５マイクロメートル
および25マイクロメートルである。トランジスタ８１お
よび８２は一緒になって電流ミラー回路を定め、そして
下記で詳細に説明されるように、トランジスタ８２は電
流源としての役割を果たす。トランジスタ８２を流れる
電流は、標準的には、トランジスタ８１を流れる電流の
約５倍であるであろう。トランジスタ７７、８１および
８２は一緒になって増幅器部分２６の増幅段階または出
力としての役割を果たし、そして前記で説明したよう
に、トランジスタ８２は電流源としての役割を果たす。
おののソースおよびバルク端子は電源電圧ＰＲＰＷＲに
接続され、そしてそれらのゲートはトランジスタ７７の
ドレインに接続される。トランジスタ７７のドレインは
また、トランジスタ８１のドレインに接続される。トラ
ンジスタ７７、８１および８２のおのおののチヤンネル
長は 1.5マイクロメートルであり、そしてそれぞれのチ
ヤンネル幅は25マイクロメートル、５マイクロメートル
および25マイクロメートルである。トランジスタ８１お
よび８２は一緒になって電流ミラー回路を定め、そして
下記で詳細に説明されるように、トランジスタ８２は電
流源としての役割を果たす。トランジスタ８２を流れる
電流は、標準的には、トランジスタ８１を流れる電流の
約５倍であるであろう。トランジスタ７７、８１および
８２は一緒になって増幅器部分２６の増幅段階または出
力としての役割を果たし、そして前記で説明したよう
に、トランジスタ８２は電流源としての役割を果たす。
【００２６】電圧増倍器部分２８は、３個の抵抗器８６
〜８８を有する。これらの抵抗器は、ダイオード３０と
トランジスタ８２のドレインとの間に直列に接続され
る。出力端子１８がまた、トランジスタ８２のドレイン
に接続される。抵抗器８６と抵抗器８７との間の接続点
は、トランジスタ７２のベースから離れた位置の抵抗器
７４の端子に接続される。抵抗器８７と抵抗器８８との
間の接続点は、トランジスタ７３のベースに接続され
る。
〜８８を有する。これらの抵抗器は、ダイオード３０と
トランジスタ８２のドレインとの間に直列に接続され
る。出力端子１８がまた、トランジスタ８２のドレイン
に接続される。抵抗器８６と抵抗器８７との間の接続点
は、トランジスタ７２のベースから離れた位置の抵抗器
７４の端子に接続される。抵抗器８７と抵抗器８８との
間の接続点は、トランジスタ７３のベースに接続され
る。
【００２７】開示されてた実施例では、トランジスタ８
２に最も近い抵抗器８６の抵抗値は45.4Ｋであり、中間
の抵抗器８７の抵抗値は５Ｋであり、そしてダイオード
３０に最も近い抵抗器８８の抵抗値は 5.7Ｋである。３
個の抵抗器の合成抵抗値は56.1Ｋであり、そして下記で
詳細に説明されるように、抵抗器８７の抵抗値の約11.2
倍である。その結果、電流がこれらの３個の抵抗器を流
れる時、これらの３個の抵抗器８６〜８８の全体の両端
の電圧は常に、抵抗器８７の両端の電圧の約11.2倍であ
るであろう。この比は、電流の大きさが変動しても保持
されるであろう。これが、抵抗器８６〜８８が全体で電
圧増倍器部分２８と呼ばれる理由であり、その倍率因子
は11.2である。
２に最も近い抵抗器８６の抵抗値は45.4Ｋであり、中間
の抵抗器８７の抵抗値は５Ｋであり、そしてダイオード
３０に最も近い抵抗器８８の抵抗値は 5.7Ｋである。３
個の抵抗器の合成抵抗値は56.1Ｋであり、そして下記で
詳細に説明されるように、抵抗器８７の抵抗値の約11.2
倍である。その結果、電流がこれらの３個の抵抗器を流
れる時、これらの３個の抵抗器８６〜８８の全体の両端
の電圧は常に、抵抗器８７の両端の電圧の約11.2倍であ
るであろう。この比は、電流の大きさが変動しても保持
されるであろう。これが、抵抗器８６〜８８が全体で電
圧増倍器部分２８と呼ばれる理由であり、その倍率因子
は11.2である。
【００２８】ダイオード３０は、ＰＮＰバイポーラ接合
トランジスタ９１を有する。トランジスタ９１のエミッ
タは抵抗器８８の１つの端子に接続され、そしてそのベ
ースはアースに接続される。トランジスタ９１は、第１
コレクタおよび第２コレクタを有する。これらの第１コ
レクタおよび第２コレクタはいずれもアースに接続さ
れ、そして第１コレクタと第２コレクタとの間のスプリ
ット・コレクタ比は30対１である。開示されている実施
例では、トランジスタ９１は約１平方マイクロメートル
の面積領域を有する。トランジスタ８２と電圧増倍器部
分２８とダイオード３０とが一緒になって、１８におい
てバンドギャップ電圧ＰＲ１２５を発生する回路１６の
電圧発生部分としての役割を果たす。
トランジスタ９１を有する。トランジスタ９１のエミッ
タは抵抗器８８の１つの端子に接続され、そしてそのベ
ースはアースに接続される。トランジスタ９１は、第１
コレクタおよび第２コレクタを有する。これらの第１コ
レクタおよび第２コレクタはいずれもアースに接続さ
れ、そして第１コレクタと第２コレクタとの間のスプリ
ット・コレクタ比は30対１である。開示されている実施
例では、トランジスタ９１は約１平方マイクロメートル
の面積領域を有する。トランジスタ８２と電圧増倍器部
分２８とダイオード３０とが一緒になって、１８におい
てバンドギャップ電圧ＰＲ１２５を発生する回路１６の
電圧発生部分としての役割を果たす。
【００２９】図２は集積回路１２の一部分の平面概要図
である。図２には、４個のバイポーラ接合トランジスタ
６６〜６７および７２〜７３がどのように配置されてい
るかが示されている。さらに詳細に言えば、これらの４
個のトランジスタのおのおのが、点線９４で示された仮
想的な正方形の角に配置されるように、４個のトランジ
スタの位置が定められる。さらに詳細に言えば、増幅器
２６の差動段階の一方側のトランジスタ７２および６６
が、正方形の２つの対向する角に配置される。同様に、
差動段階の他方側のトランジスタ７３および６７が、正
方形の他の２つの対向する角に配置される。異なる見方
をするならば、トランジスタ６６と７２との間に引かれ
ている第１仮想線９６は、トランジスタ６７と７３との
間に引かれている第２仮想線９７と交差する。
である。図２には、４個のバイポーラ接合トランジスタ
６６〜６７および７２〜７３がどのように配置されてい
るかが示されている。さらに詳細に言えば、これらの４
個のトランジスタのおのおのが、点線９４で示された仮
想的な正方形の角に配置されるように、４個のトランジ
スタの位置が定められる。さらに詳細に言えば、増幅器
２６の差動段階の一方側のトランジスタ７２および６６
が、正方形の２つの対向する角に配置される。同様に、
差動段階の他方側のトランジスタ７３および６７が、正
方形の他の２つの対向する角に配置される。異なる見方
をするならば、トランジスタ６６と７２との間に引かれ
ている第１仮想線９６は、トランジスタ６７と７３との
間に引かれている第２仮想線９７と交差する。
【００３０】バンドギャップ回路１６はＮチヤンネルＦ
ＥＴとＰチヤンネルＦＥＴとの両方を有しているが、し
かし５６、７２、６６、６７、７３および９１に具体的
に示されているようにＰＮＰバイポーラ・トランジスタ
のみを有している。したがって図１のバンドギャップ回
路１６は、Ｐエピタクシャルを用いたＣＭＯＳ処理工程
のような処理工程で作成される集積回路に用いるのに特
に適している。ここでＰエピタクシャルを用いたＣＭＯ
Ｓ処理工程では、ＮＰＮトランジスタを利用しようとす
れば、余分の処理工程段階を実施しなければならない。
これらの余分の処理工程段階は、処理工程のコスト全体
を大幅に増大することをもたらす。したがって、回路１
６ではこの余分のコストを避けることができる。バンド
ギャップ回路１６は、ＮＰＮバイポーラ・トランジスタ
を利用できなかったＣＭＯＳ処理工程に対する従来のバ
ンドギャップ回路よりも、さらに単純でありかつさらに
性格である。
ＥＴとＰチヤンネルＦＥＴとの両方を有しているが、し
かし５６、７２、６６、６７、７３および９１に具体的
に示されているようにＰＮＰバイポーラ・トランジスタ
のみを有している。したがって図１のバンドギャップ回
路１６は、Ｐエピタクシャルを用いたＣＭＯＳ処理工程
のような処理工程で作成される集積回路に用いるのに特
に適している。ここでＰエピタクシャルを用いたＣＭＯ
Ｓ処理工程では、ＮＰＮトランジスタを利用しようとす
れば、余分の処理工程段階を実施しなければならない。
これらの余分の処理工程段階は、処理工程のコスト全体
を大幅に増大することをもたらす。したがって、回路１
６ではこの余分のコストを避けることができる。バンド
ギャップ回路１６は、ＮＰＮバイポーラ・トランジスタ
を利用できなかったＣＭＯＳ処理工程に対する従来のバ
ンドギャップ回路よりも、さらに単純でありかつさらに
性格である。
【００３１】次に、バンドギャップ回路１６の動作を簡
単に説明する。電源をオンにする時直流電源１１がオン
にされて、バンドギャップ回路１６を含む集積回路１２
にＰＲＰＷＲ（５ＶＤＣ）が供給される。電圧ＰＲＰＷ
Ｒが０ＶＤＣから５ＶＤＣに次第に上昇する時、電流が
トランジスタ３６および３７を流れ始める。前記で説明
したように、トランジスタ３６および３７はダイオード
として機能する。ＰＲＰＷＲが約２ＶTH（ここで、ＶTH
はＰＭＯＳの閾値電圧であって、約0.75ボルトである）
に到達する時、電流は動作を開始するであろう。トラン
ジスタ／ダイオード３６および３７は同等であるから、
それらの間の接続点の電圧は、すなわち換言すればトラ
ンジスタ３８のゲートの電圧は、任意に与えられた時点
においてＰＲＰＷＲに存在する電圧のほぼ半分にまで次
第に増大するであろう。したがって、ＰＲＰＷＲが２Ｖ
THである時、トランジスタ３８ベースの電圧は１ＶTHで
あろう。その結果、電流がトランジスタ４５および３８
を流れるであろう。Ｖbeをバイポーラ・ベース・エミッ
タ接合の電圧であるとして、ＰＲＰＷＲが約３ＶTHであ
る時、トランジスタ４６〜４９がオンになり、そして十
分な電流が流れてバンドギャップ回路１６の残りの部分
を開始させるであろう。前記で説明したように、トラン
ジスタ４５はトランジスタ４６〜４９のおのおのと共に
それぞれ電流ミラー回路を実効的に形成し、そしてトラ
ンジスタ４６〜４９のおのおのはバンドギャップ回路１
６のそれぞれの接続点に電流を供給する。
単に説明する。電源をオンにする時直流電源１１がオン
にされて、バンドギャップ回路１６を含む集積回路１２
にＰＲＰＷＲ（５ＶＤＣ）が供給される。電圧ＰＲＰＷ
Ｒが０ＶＤＣから５ＶＤＣに次第に上昇する時、電流が
トランジスタ３６および３７を流れ始める。前記で説明
したように、トランジスタ３６および３７はダイオード
として機能する。ＰＲＰＷＲが約２ＶTH（ここで、ＶTH
はＰＭＯＳの閾値電圧であって、約0.75ボルトである）
に到達する時、電流は動作を開始するであろう。トラン
ジスタ／ダイオード３６および３７は同等であるから、
それらの間の接続点の電圧は、すなわち換言すればトラ
ンジスタ３８のゲートの電圧は、任意に与えられた時点
においてＰＲＰＷＲに存在する電圧のほぼ半分にまで次
第に増大するであろう。したがって、ＰＲＰＷＲが２Ｖ
THである時、トランジスタ３８ベースの電圧は１ＶTHで
あろう。その結果、電流がトランジスタ４５および３８
を流れるであろう。Ｖbeをバイポーラ・ベース・エミッ
タ接合の電圧であるとして、ＰＲＰＷＲが約３ＶTHであ
る時、トランジスタ４６〜４９がオンになり、そして十
分な電流が流れてバンドギャップ回路１６の残りの部分
を開始させるであろう。前記で説明したように、トラン
ジスタ４５はトランジスタ４６〜４９のおのおのと共に
それぞれ電流ミラー回路を実効的に形成し、そしてトラ
ンジスタ４６〜４９のおのおのはバンドギャップ回路１
６のそれぞれの接続点に電流を供給する。
【００３２】このことに関してそして前記で説明したよ
うに、トランジスタ４９は実際には完全に並列に接続さ
れた８個のトランジスタであり、そしてこれらのトラン
ジスタはすべて相互に同等であり、そして４７の１個の
トランジスタに同等である。したがって、トランジスタ
４７が接続点１１２に供給する電流の約８倍の電流を、
トランジスタ４９が接続点１１１に供給する。開示され
てた実施例では、トランジスタ７２および７３はそれぞ
れ、約10μＡおよび80μＡの電流でバイアスされるであ
ろう。電流の正確な大きさはそれ程重要ではなく、電流
の間の一定の比を保持することがもっと重要である。電
流のこの差は増幅器２６の差動段階にオフセットを生ず
る。このオフセットは、トランジスタ７２とトランジス
タ７３との間のデルタＶbeである。このことについて
は、下記でさらに詳細に説明する。
うに、トランジスタ４９は実際には完全に並列に接続さ
れた８個のトランジスタであり、そしてこれらのトラン
ジスタはすべて相互に同等であり、そして４７の１個の
トランジスタに同等である。したがって、トランジスタ
４７が接続点１１２に供給する電流の約８倍の電流を、
トランジスタ４９が接続点１１１に供給する。開示され
てた実施例では、トランジスタ７２および７３はそれぞ
れ、約10μＡおよび80μＡの電流でバイアスされるであ
ろう。電流の正確な大きさはそれ程重要ではなく、電流
の間の一定の比を保持することがもっと重要である。電
流のこの差は増幅器２６の差動段階にオフセットを生ず
る。このオフセットは、トランジスタ７２とトランジス
タ７３との間のデルタＶbeである。このことについて
は、下記でさらに詳細に説明する。
【００３３】この電流の差により、接続点１１１は接続
点１１２よりも高い電圧にあるであろう。その結果、ト
ランジスタ６７はオフになり、そしてトランジスタ６６
はオンになるであろう。このことは次に、トランジスタ
７７はオンにし、したがって電流がトランジスタ８１お
よび７７を流れる。トランジスタ８１とトランジスタ８
２とは電流ミラーを形成するから、電流はまた、トラン
ジスタ８２と、電圧増倍器部分２８の３個の抵抗器８６
〜８８と、トランジスタ９１により定められるダイオー
ド３０とを流れるであろう。抵抗器８６〜８８を流れる
電流は抵抗器８７の両端に電圧を生じ、そしてこの電圧
はトランジスタ７２のベースの電圧を上昇させ、そして
このことは次に、トランジスタ６６のベースの電圧を上
昇させる。このことにより、トランジスタ６６がオフに
なることを開始する。したがってこのことにより、トラ
ンジスタ７７のゲートの電圧が変化し、そしてトランジ
スタ８１および７７を流れる電流が変化する。そして次
に、トランジスタ８２と抵抗器８６〜８８とダイオード
３０とを流れる電流が変化し、回路が１つの平衡状態に
向かって収束する。
点１１２よりも高い電圧にあるであろう。その結果、ト
ランジスタ６７はオフになり、そしてトランジスタ６６
はオンになるであろう。このことは次に、トランジスタ
７７はオンにし、したがって電流がトランジスタ８１お
よび７７を流れる。トランジスタ８１とトランジスタ８
２とは電流ミラーを形成するから、電流はまた、トラン
ジスタ８２と、電圧増倍器部分２８の３個の抵抗器８６
〜８８と、トランジスタ９１により定められるダイオー
ド３０とを流れるであろう。抵抗器８６〜８８を流れる
電流は抵抗器８７の両端に電圧を生じ、そしてこの電圧
はトランジスタ７２のベースの電圧を上昇させ、そして
このことは次に、トランジスタ６６のベースの電圧を上
昇させる。このことにより、トランジスタ６６がオフに
なることを開始する。したがってこのことにより、トラ
ンジスタ７７のゲートの電圧が変化し、そしてトランジ
スタ８１および７７を流れる電流が変化する。そして次
に、トランジスタ８２と抵抗器８６〜８８とダイオード
３０とを流れる電流が変化し、回路が１つの平衡状態に
向かって収束する。
【００３４】平衡状態では、トランジスタ６８および６
９により定められる電流ミラーにより、差動段階のトラ
ンジスタ６６および６７には同じ量の電流が流れるであ
ろう。トランジスタ８２と抵抗器８６〜８８とダイオー
ド３０とを流れる電流は、下記で詳細に説明される理由
により、抵抗器８７の両端の電圧が室温（25℃、 300
Ｋ）で約53.6ｍＶとなるであろう。３個の抵抗器８６〜
８８の合成抵抗値は56.1Ｋである、すなわち換言すれ
ば、中央の抵抗器８７の抵抗値の11.2倍である。したが
って、３個の抵抗器８６〜８８の両端の電圧は抵抗器８
７の両端の電圧の11.2倍であるであろう。特に、抵抗器
の両端の電圧が（室温における）平衡電圧53.6ｍＶを有
する時、３個の抵抗器８６〜８８の両端の電圧は約 0.6
Ｖであるであろう。開示されている実施例のトランジス
タ９１の接合電圧Ｖbeは、室温において約0.65Ｖである
であろう。したがって、電圧増倍器部分２８およびダイ
オード３０の両端の電圧は1.25Ｖであり、それにより必
要なバンドギャップ電圧1.25Ｖが出力端子１８に現れる
であろう。
９により定められる電流ミラーにより、差動段階のトラ
ンジスタ６６および６７には同じ量の電流が流れるであ
ろう。トランジスタ８２と抵抗器８６〜８８とダイオー
ド３０とを流れる電流は、下記で詳細に説明される理由
により、抵抗器８７の両端の電圧が室温（25℃、 300
Ｋ）で約53.6ｍＶとなるであろう。３個の抵抗器８６〜
８８の合成抵抗値は56.1Ｋである、すなわち換言すれ
ば、中央の抵抗器８７の抵抗値の11.2倍である。したが
って、３個の抵抗器８６〜８８の両端の電圧は抵抗器８
７の両端の電圧の11.2倍であるであろう。特に、抵抗器
の両端の電圧が（室温における）平衡電圧53.6ｍＶを有
する時、３個の抵抗器８６〜８８の両端の電圧は約 0.6
Ｖであるであろう。開示されている実施例のトランジス
タ９１の接合電圧Ｖbeは、室温において約0.65Ｖである
であろう。したがって、電圧増倍器部分２８およびダイ
オード３０の両端の電圧は1.25Ｖであり、それにより必
要なバンドギャップ電圧1.25Ｖが出力端子１８に現れる
であろう。
【００３５】もちろん、雰囲気温度が室温から変動する
ことがあり得る。このことについては、電圧増倍器部分
２８の両端の電圧を決定するバンドギャップ回路１６の
各部分は温度係数を有する。この温度係数のために、電
圧増倍器部分２８の両端の電圧は増大または減少するで
あろう。下記で説明される理由により、この温度係数
は、ダイオード３０を定めているトランジスタ９１の温
度係数と大きさが等しくそして符号が反対である。
ことがあり得る。このことについては、電圧増倍器部分
２８の両端の電圧を決定するバンドギャップ回路１６の
各部分は温度係数を有する。この温度係数のために、電
圧増倍器部分２８の両端の電圧は増大または減少するで
あろう。下記で説明される理由により、この温度係数
は、ダイオード３０を定めているトランジスタ９１の温
度係数と大きさが等しくそして符号が反対である。
【００３６】したがって、もし温度変化が原因となって
トランジスタ９１の接合電圧Ｖbeが一定の量だけ増大す
るならば、電圧増倍器部分２８の両端の電圧は同じ量だ
け減少し、これらの電圧の和は同じである。したがっ
て、出力端子１８に生ずるバンドギャップ電圧は1.25Ｖ
のままであるであろう。または逆に、もし温度変化が原
因でトランジスタ９１の接合電圧Ｖbeが一定の量だけ減
少するならば、電圧増倍器部分２８の両端の電圧は同じ
量だけ増大し、これらの電圧の和はなおも変化しない。
したがって、出力端子１８のバンドギャップ電圧は1.25
Ｖのままであるであろう。
トランジスタ９１の接合電圧Ｖbeが一定の量だけ増大す
るならば、電圧増倍器部分２８の両端の電圧は同じ量だ
け減少し、これらの電圧の和は同じである。したがっ
て、出力端子１８に生ずるバンドギャップ電圧は1.25Ｖ
のままであるであろう。または逆に、もし温度変化が原
因でトランジスタ９１の接合電圧Ｖbeが一定の量だけ減
少するならば、電圧増倍器部分２８の両端の電圧は同じ
量だけ増大し、これらの電圧の和はなおも変化しない。
したがって、出力端子１８のバンドギャップ電圧は1.25
Ｖのままであるであろう。
【００３７】前記で説明したように、任意に与えられた
集積回路に対する製造工程が変動すると、それが原因と
なって、出力端子１８に生ずるバンドギャップ電圧が要
求された値1.25Ｖからわずかに異なった値を有すること
があるであろう。けれども、与えられたバンドギャップ
回路１６によって１８に生ずる特定のバンドギャップ電
圧がどのようであっても、温度が変動してもそれにはか
かわらず、バンドギャップ回路１６はこの特定のバンド
ギャップ電圧を保持するであろう。これが、バンドギャ
ップ回路１６が意図している目的である。
集積回路に対する製造工程が変動すると、それが原因と
なって、出力端子１８に生ずるバンドギャップ電圧が要
求された値1.25Ｖからわずかに異なった値を有すること
があるであろう。けれども、与えられたバンドギャップ
回路１６によって１８に生ずる特定のバンドギャップ電
圧がどのようであっても、温度が変動してもそれにはか
かわらず、バンドギャップ回路１６はこの特定のバンド
ギャップ電圧を保持するであろう。これが、バンドギャ
ップ回路１６が意図している目的である。
【００３８】前記で説明したように、トランジスタ４７
を流れる電流の８倍の電流が、トランジスタ４９に流れ
る。トランジスタ７２および７３は、同じベース抵抗値
を有する。トランジスタ７２のベース抵抗を流れる電流
よりは大きな電流がトランジスタ７３のベース抵抗を流
れるから、抵抗器７４がトランジスタ７２のベースと直
列に接続され、それにより、トランジスタ７２のベース
抵抗と抵抗器７４との全体の両端の合成電圧降下がトラ
ンジスタ７３のベース抵抗の両端の合成電圧降下と等し
くなるような方式で、余分の電圧降下が生ずる。
を流れる電流の８倍の電流が、トランジスタ４９に流れ
る。トランジスタ７２および７３は、同じベース抵抗値
を有する。トランジスタ７２のベース抵抗を流れる電流
よりは大きな電流がトランジスタ７３のベース抵抗を流
れるから、抵抗器７４がトランジスタ７２のベースと直
列に接続され、それにより、トランジスタ７２のベース
抵抗と抵抗器７４との全体の両端の合成電圧降下がトラ
ンジスタ７３のベース抵抗の両端の合成電圧降下と等し
くなるような方式で、余分の電圧降下が生ずる。
【００３９】前記で説明したように、平衡状態ではトラ
ンジスタ６６および６７を流れる電流の量は同じであ
り、したがってそれらのベースを流れるベース電流は同
じである。それとは異なって、そして前記でまた説明し
たように、トランジスタ７３を流れる電流はトランジス
タ７２を流れる電流の８倍である。この比を保持するた
めに、理論的にはトランジスタ６６のベースから流出す
る電流の約７／８がベース電流補償回路２３により引き
出されなければならない。したがって、トランジスタ６
６のベースからの電流の約１／８だけがトランジスタ７
２を流れる。けれども、トランジスタ６６のベースから
の電流の正確に７／８を実際に引き出すことは、発振の
ような不安定さをバンドギャップ回路の中にもたらすこ
とがある。このことを避けるために、トランジスタ６６
から流出するベース電流の約 6.5/8を引き出すように、
ベース電流補償回路２３が設計される。
ンジスタ６６および６７を流れる電流の量は同じであ
り、したがってそれらのベースを流れるベース電流は同
じである。それとは異なって、そして前記でまた説明し
たように、トランジスタ７３を流れる電流はトランジス
タ７２を流れる電流の８倍である。この比を保持するた
めに、理論的にはトランジスタ６６のベースから流出す
る電流の約７／８がベース電流補償回路２３により引き
出されなければならない。したがって、トランジスタ６
６のベースからの電流の約１／８だけがトランジスタ７
２を流れる。けれども、トランジスタ６６のベースから
の電流の正確に７／８を実際に引き出すことは、発振の
ような不安定さをバンドギャップ回路の中にもたらすこ
とがある。このことを避けるために、トランジスタ６６
から流出するベース電流の約 6.5/8を引き出すように、
ベース電流補償回路２３が設計される。
【００４０】さらに詳細に言えば、電流はトランジスタ
４６および５６を流れ、そしてトランジスタ５６からの
ベース電流はトランジスタ５７を流れる。前記で説明し
たように、トランジスタ５７および５８は電流ミラーを
定め、したがって、トランジスタ５７を流れる電流はト
ランジスタ５８を流れる電流を設定する。バンドギャッ
プ回路１６が室温で平衡状態にある時、トランジスタ５
８を流れる電流がトランジスタ６６からのベース電流の
約 6.5/8であるように、ベース電流補償回路２３が設計
される。
４６および５６を流れ、そしてトランジスタ５６からの
ベース電流はトランジスタ５７を流れる。前記で説明し
たように、トランジスタ５７および５８は電流ミラーを
定め、したがって、トランジスタ５７を流れる電流はト
ランジスタ５８を流れる電流を設定する。バンドギャッ
プ回路１６が室温で平衡状態にある時、トランジスタ５
８を流れる電流がトランジスタ６６からのベース電流の
約 6.5/8であるように、ベース電流補償回路２３が設計
される。
【００４１】図２において、もし４個のトランジスタ６
６〜６７およびトランジスタ７２〜７３がすべてバイポ
ーラであるという事実が与えられるならば、これらの４
個のトランジスタの物理的な配置設計のパターンは、差
動段階の一方側に付随するトランジスタ対６６および７
２が差動段階の他方側に付随するトランジスタ対６７お
よび７３に対して交差結合する、または整合する効果を
もたらす。このことは、製造工程が変動する結果として
差動段階の２つの側の間に存在することがあり得る電圧
オフセットを最小にする。
６〜６７およびトランジスタ７２〜７３がすべてバイポ
ーラであるという事実が与えられるならば、これらの４
個のトランジスタの物理的な配置設計のパターンは、差
動段階の一方側に付随するトランジスタ対６６および７
２が差動段階の他方側に付随するトランジスタ対６７お
よび７３に対して交差結合する、または整合する効果を
もたらす。このことは、製造工程が変動する結果として
差動段階の２つの側の間に存在することがあり得る電圧
オフセットを最小にする。
【００４２】平衡状態において抵抗器８７の両端に存在
する電圧は、下記で説明されるように、数学的に導くこ
とができる。さらに詳細に言えば、キルヒホッフの法則
に従って、回路をひとまわりした時の合計電圧はゼロで
なければならないことに注意して、抵抗器８７および７
４と、トランジスタ７２、６６、６７および７３のベー
ス・エミッタ接合とを含む回路ループについて、下記で
考察を行う。この解析の目的のために、抵抗器７４の両
端の電圧降下は無視できる程小さく、そしてそれを省略
する。この回路ループについて考察するならば、電圧の
和は下記の式で表される。
する電圧は、下記で説明されるように、数学的に導くこ
とができる。さらに詳細に言えば、キルヒホッフの法則
に従って、回路をひとまわりした時の合計電圧はゼロで
なければならないことに注意して、抵抗器８７および７
４と、トランジスタ７２、６６、６７および７３のベー
ス・エミッタ接合とを含む回路ループについて、下記で
考察を行う。この解析の目的のために、抵抗器７４の両
端の電圧降下は無視できる程小さく、そしてそれを省略
する。この回路ループについて考察するならば、電圧の
和は下記の式で表される。
【００４３】
【数１】
【００４４】ここで、ＶR は抵抗器８７の両端の電圧、
それぞれのＶbeはトランジスタ６６、６７、７２および
７３のそれぞれに対するベース・エミッタ接合電圧であ
る。トランジスタ７２および７３には同じ量の電流が流
れるから、これらは等しいベース・エミッタ接合電圧Ｖ
beを有するであろう。したがって、方程式（１）の中の
これらの２つの項は相殺し、残る項は下記のようにな
る。
それぞれのＶbeはトランジスタ６６、６７、７２および
７３のそれぞれに対するベース・エミッタ接合電圧であ
る。トランジスタ７２および７３には同じ量の電流が流
れるから、これらは等しいベース・エミッタ接合電圧Ｖ
beを有するであろう。したがって、方程式（１）の中の
これらの２つの項は相殺し、残る項は下記のようにな
る。
【００４５】
【数２】
【００４６】バイポーラ・デバイスでは、ベース・エミ
ッタ接合電圧Ｖｂｅは下記の式で表されることが分かっ
ている。
ッタ接合電圧Ｖｂｅは下記の式で表されることが分かっ
ている。
【００４７】
【数３】
【００４８】ここで、ＶT は室温（23℃または 300Ｋ）
で25.8ｍＶであり、Ｉはコレクタ電流、ＩS は飽和電流
である。方程式（３）に方程式（２）を代入すると、下
記の式が得られる。
で25.8ｍＶであり、Ｉはコレクタ電流、ＩS は飽和電流
である。方程式（３）に方程式（２）を代入すると、下
記の式が得られる。
【００４９】
【数４】
【００５０】飽和電流ＩS はデバイスの領域の面積と共
に変わる。前記で説明したように、トランジスタ６６お
よび６７は実効的に同等であり、そして同じ面積領域を
有する。したがって、トランジスタ６６および６７は同
じ飽和電流ＩS を有する。それぞれのトランジスタのＩ
S の値は温度と共に変化するであろうが、その変化はそ
れぞれのトランジスタに対して同じであるであろう。し
たがって、飽和電流Ｉ S66 およびＩS67 は、方程式
（４）において相殺する。
に変わる。前記で説明したように、トランジスタ６６お
よび６７は実効的に同等であり、そして同じ面積領域を
有する。したがって、トランジスタ６６および６７は同
じ飽和電流ＩS を有する。それぞれのトランジスタのＩ
S の値は温度と共に変化するであろうが、その変化はそ
れぞれのトランジスタに対して同じであるであろう。し
たがって、飽和電流Ｉ S66 およびＩS67 は、方程式
（４）において相殺する。
【００５１】それに加えて前記で説明したように、トラ
ンジスタ７３を流れる電流がトランジスタ７２を流れる
電流の８倍であるように、トランジスタ４９および４７
が設計される。したがって、方程式（４）の中に示され
た電流の比は８である。この電流比が選定されている。
その理由は、方程式（４）はこの比の自然対数を含んで
おり、そして利点があると考えられる対数曲線の傾斜上
の１点に８の自然対数が現れるからである。けれども、
本発明はこの特定の比に限定されるわけではなく、他の
比を用いることもできる。ともかくも８という電流比が
与えられるならば、そしてＶT が室温で25.8ｍＶである
ことが分かっているから、室温において抵抗器８７の両
端の電圧ＶR を、方程式（４）から下記のようにして決
定することができる。
ンジスタ７３を流れる電流がトランジスタ７２を流れる
電流の８倍であるように、トランジスタ４９および４７
が設計される。したがって、方程式（４）の中に示され
た電流の比は８である。この電流比が選定されている。
その理由は、方程式（４）はこの比の自然対数を含んで
おり、そして利点があると考えられる対数曲線の傾斜上
の１点に８の自然対数が現れるからである。けれども、
本発明はこの特定の比に限定されるわけではなく、他の
比を用いることもできる。ともかくも８という電流比が
与えられるならば、そしてＶT が室温で25.8ｍＶである
ことが分かっているから、室温において抵抗器８７の両
端の電圧ＶR を、方程式（４）から下記のようにして決
定することができる。
【００５２】
【数５】
【００５３】前記で説明したように、電圧増倍器部分２
８の両端の電圧とダイオード３０の両端との電圧は、大
きさが同じで符号が反対の温度係数を有しているという
事実のために、出力端子１８のバンドギャップ電圧は温
度の変化にもかかわらず正確に一定のままである。この
ことが達成される方式は、数学的には下記のようにして
説明することができる。まず、抵抗器８７の両端の電圧
が温度１度ごとの変化に対して示すであろう変化が、下
記のようにして決定される。
８の両端の電圧とダイオード３０の両端との電圧は、大
きさが同じで符号が反対の温度係数を有しているという
事実のために、出力端子１８のバンドギャップ電圧は温
度の変化にもかかわらず正確に一定のままである。この
ことが達成される方式は、数学的には下記のようにして
説明することができる。まず、抵抗器８７の両端の電圧
が温度１度ごとの変化に対して示すであろう変化が、下
記のようにして決定される。
【００５４】
【数６】
【００５５】換言すれば、抵抗器８７の両端の電圧ＶR
がケルビン温度１度当たり約0.18ｍＶだけ変化するであ
ろう。トランジスタ９１のベース・エミッタ接合電圧Ｖ
beはケルビン温度１度当たり約２ｍＶだけ変化するであ
ろう。したがって、電圧増倍器部分２８とダイオード３
０との両端の電圧の和が一定であるために、そしてダイ
オード３０の両端の電圧Ｖbeの変化率が２ｍＶ／Ｋであ
るから、電圧増倍器部分２８の両端の電圧は、すなわち
換言すれば３個の抵抗器８６〜８８の全体の両端の電圧
は、同じ量だけ、すなわち換言すれば２ｍＶ／Ｋだけ、
逆方向に変わるであろう。方程式（６）に基づき、この
ことは、抵抗器８７の両端の電圧が0.18ｍＶ／Ｋだけ変
化する時、３個の抵抗器８６〜８８の全体の両端の電圧
は２ｍＶ／Ｋだけ変化しなければならないことを意味す
る。したがって、抵抗値の比は下記の式で表された比で
なければならない。
がケルビン温度１度当たり約0.18ｍＶだけ変化するであ
ろう。トランジスタ９１のベース・エミッタ接合電圧Ｖ
beはケルビン温度１度当たり約２ｍＶだけ変化するであ
ろう。したがって、電圧増倍器部分２８とダイオード３
０との両端の電圧の和が一定であるために、そしてダイ
オード３０の両端の電圧Ｖbeの変化率が２ｍＶ／Ｋであ
るから、電圧増倍器部分２８の両端の電圧は、すなわち
換言すれば３個の抵抗器８６〜８８の全体の両端の電圧
は、同じ量だけ、すなわち換言すれば２ｍＶ／Ｋだけ、
逆方向に変わるであろう。方程式（６）に基づき、この
ことは、抵抗器８７の両端の電圧が0.18ｍＶ／Ｋだけ変
化する時、３個の抵抗器８６〜８８の全体の両端の電圧
は２ｍＶ／Ｋだけ変化しなければならないことを意味す
る。したがって、抵抗値の比は下記の式で表された比で
なければならない。
【００５６】
【数７】
【００５７】この理由により、抵抗器８６〜８８は56.1
Ｋという合成抵抗値を有するように選定され、そして 5
6.1/5 は 11.2 であるために抵抗器８７は５Ｋという合
成抵抗値を有するように選定されている。
Ｋという合成抵抗値を有するように選定され、そして 5
6.1/5 は 11.2 であるために抵抗器８７は５Ｋという合
成抵抗値を有するように選定されている。
【００５８】トランジスタ７２および７３のベース電流
の効果を相殺することによりベータ補償を達成するため
にさらに行われた改良は、抵抗器８６の抵抗値45.4Ｋが
抵抗器８８の抵抗値 5.7Ｋの約８倍であることである。
の効果を相殺することによりベータ補償を達成するため
にさらに行われた改良は、抵抗器８６の抵抗値45.4Ｋが
抵抗器８８の抵抗値 5.7Ｋの約８倍であることである。
【００５９】もし差動段階のトランジスタ６６および６
７がバイポーラ・トランジスタよりはむしろＣＭＯＳト
ランジスタであるならば、そしてそれらが相互に交差結
合されるように配置されたとさえ仮定されるならば、差
動段階の差動電圧に導入される最大電圧オフセットは10
ｍＶである。これは、差動段階で発生する差動電圧に比
べて大幅である。けれども、トランジスタ６６および６
７が本発明に従いバイポーラであるから、差動電圧の中
のこの最大電圧オフセットは、ＣＭＯＳトランジスタに
付随するオフセットの約10分の１である。４個のトラン
ジスタ６６〜６７および７２〜７３のすべてが図２に示
されているように配置されるならば、それらの間の交差
結合はトランジスタ６６および６７による最大電圧オフ
セットを約１ｍＶにまでさらに小さくする。この値は、
差動段階で発生する差動電圧の大きさの公称値である。
７がバイポーラ・トランジスタよりはむしろＣＭＯＳト
ランジスタであるならば、そしてそれらが相互に交差結
合されるように配置されたとさえ仮定されるならば、差
動段階の差動電圧に導入される最大電圧オフセットは10
ｍＶである。これは、差動段階で発生する差動電圧に比
べて大幅である。けれども、トランジスタ６６および６
７が本発明に従いバイポーラであるから、差動電圧の中
のこの最大電圧オフセットは、ＣＭＯＳトランジスタに
付随するオフセットの約10分の１である。４個のトラン
ジスタ６６〜６７および７２〜７３のすべてが図２に示
されているように配置されるならば、それらの間の交差
結合はトランジスタ６６および６７による最大電圧オフ
セットを約１ｍＶにまでさらに小さくする。この値は、
差動段階で発生する差動電圧の大きさの公称値である。
【００６０】本発明により、多くの技術的な利点が得ら
れる。このような技術的な利点の１つは、ＣＭＯＳ・Ｐ
エピタクシャル処理工程のようなＣＭＯＳ工程におい
て、ＣＭＯＳ工程に対する従来のバンドギャップ回路よ
りも単純でかつさらに正確なバンドギャップ回路が得ら
れることである。さらに別の利点は、バンドギャップ回
路の中の差動段階が、ＣＭＯＳトランジスタよりはむし
ろバイポーラＰＮＰトランジスタを用いていることであ
る。このことは、入力オフセットを約10の因子だけ小さ
くする効果を有する。入力オフセットをさらに小さくす
るという利点を有する方式で、４個のトランジスタが交
差結合される。
れる。このような技術的な利点の１つは、ＣＭＯＳ・Ｐ
エピタクシャル処理工程のようなＣＭＯＳ工程におい
て、ＣＭＯＳ工程に対する従来のバンドギャップ回路よ
りも単純でかつさらに正確なバンドギャップ回路が得ら
れることである。さらに別の利点は、バンドギャップ回
路の中の差動段階が、ＣＭＯＳトランジスタよりはむし
ろバイポーラＰＮＰトランジスタを用いていることであ
る。このことは、入力オフセットを約10の因子だけ小さ
くする効果を有する。入力オフセットをさらに小さくす
るという利点を有する方式で、４個のトランジスタが交
差結合される。
【００６１】さらに別の利点は、バンドギャップ回路の
設計をＰＮＰトランジスタのスプリット・コレクタ比に
無関係にすることである。ベース・エミッタ電圧の間に
差を発生する２個のＰＮＰトランジスタは共通コレクタ
・モードで動作し、それにより異なる電流密度が原因で
生ずるスプリット・コレクタ電流比の中の差の効果をゼ
ロにする。
設計をＰＮＰトランジスタのスプリット・コレクタ比に
無関係にすることである。ベース・エミッタ電圧の間に
差を発生する２個のＰＮＰトランジスタは共通コレクタ
・モードで動作し、それにより異なる電流密度が原因で
生ずるスプリット・コレクタ電流比の中の差の効果をゼ
ロにする。
【００６２】１つの実施例が詳細に説明されたけれど
も、本発明の範囲内において種々の変更、置き換えおよ
び修正が可能であることが理解されるはずである。例え
ば開示されている実施例では、２個のトランジスタの間
に８：１の電流比が用いられていて、そしてこのことに
関して、これらのトランジスタの中の１つが並列に接続
された８個の分離してトランジスタで実施されている。
けれども、異なる電流比を用いることもできるし、そし
て並列に接続された複数個の同等なトランジスタを備え
ること以外の技術により、異なる電流比を達成すること
もできる。また別の例としては、交差結合効果を実施す
るために４個のトランジスタに対する特定の配置設計パ
ターンが開示されたが、しかし本発明の範囲内において
他の種々の方法でこれらのトランジスタを配置すること
も可能であることが理解されるであろう。なおさらに別
の例としては、ＣＭＯＳ・Ｐエピタクシャル処理工程を
特に取上げてバンドギャップ回路が開示されたが、しか
しそれとは異なって、別々の部品を用いてまたは一定の
他の処理工程により製造された集積回路で、バンドギャ
ップ回路を実施することができる。
も、本発明の範囲内において種々の変更、置き換えおよ
び修正が可能であることが理解されるはずである。例え
ば開示されている実施例では、２個のトランジスタの間
に８：１の電流比が用いられていて、そしてこのことに
関して、これらのトランジスタの中の１つが並列に接続
された８個の分離してトランジスタで実施されている。
けれども、異なる電流比を用いることもできるし、そし
て並列に接続された複数個の同等なトランジスタを備え
ること以外の技術により、異なる電流比を達成すること
もできる。また別の例としては、交差結合効果を実施す
るために４個のトランジスタに対する特定の配置設計パ
ターンが開示されたが、しかし本発明の範囲内において
他の種々の方法でこれらのトランジスタを配置すること
も可能であることが理解されるであろう。なおさらに別
の例としては、ＣＭＯＳ・Ｐエピタクシャル処理工程を
特に取上げてバンドギャップ回路が開示されたが、しか
しそれとは異なって、別々の部品を用いてまたは一定の
他の処理工程により製造された集積回路で、バンドギャ
ップ回路を実施することができる。
【００６３】中間のデバイスまたは直接には接続されて
いないデバイスを通して２個の部品または素子が接続さ
れるというように、前記で説明した直接の接続を変更す
ることができ、そしてなお本発明を実施することができ
ることも理解されるはずである。請求の範囲に定められ
ているように、本発明の範囲内においてこの他の多くの
変更、置き換えおよび修正がまた可能である。
いないデバイスを通して２個の部品または素子が接続さ
れるというように、前記で説明した直接の接続を変更す
ることができ、そしてなお本発明を実施することができ
ることも理解されるはずである。請求の範囲に定められ
ているように、本発明の範囲内においてこの他の多くの
変更、置き換えおよび修正がまた可能である。
【００６４】以上の説明に関して更に以下の項を開示す
る。 （１） バンドギャップ回路を備えたＣＭＯＳ処理工程
集積回路を有する装置であって、前記バンドギャップ回
路がバイポーラ第１部品およびバイポーラ第２部品と、
出力と、前記第１部品および第２部品にそれぞれ接続さ
れた第１入力および第２入力と、を有する差動部分と、
前記差動部分の前記出力に応答し、および前記差動部分
の前記第１入力および第２入力にそれぞれ結合されたバ
イポーラ第３部品およびバイポーラ第４部品を有し、そ
してその動作によりバンドギャップ電圧を発生する、さ
らに別の部分と、を有する前記装置。 （２） 第１項記載の装置において、前記第１部品およ
び第２部品がそれぞれ実質的に同等な特性を有するバイ
ポーラ接合トランジスタである第１トランジスタおよび
第２トランジスタを有し、および前記第１トランジスタ
および第２トランジスタが相互に接続されおよび電源に
接続されたエミッタと、それぞれが前記第１入力および
第１入力としての役割を果たすベースと、を有する前記
装置。 （３） 第１項記載の装置において、前記第１部品およ
び第２部品がそれぞれミラー回路のそれぞれの接続点に
接続されたコレクタをおのおのが備えたバイポーラ接合
トランジスタを有する前記装置。 （４） 第１項記載の装置において、前記さらに別の部
分が前記差動部分の出力に応答しそしてバンドギャップ
電圧を発生する電圧発生部分を有し、および前記第３部
品および第４部品がそれぞれＰＮＰバイポーラ接合トラ
ンジスタである第３トランジスタおよび第４トランジス
タを有し、および前記第３トランジスタが前記第１入力
および電源に接続されたエミッタと前記電圧発生部分に
接続されたベースとアースに接続されたコレクタとを有
し、および前記第４トランジスタが前記第２入力および
電源に結合されたエミッタと前記電圧発生部分に接続さ
れたベースとアースに接続されたコレクタとを有する前
記装置。 （５） 第１項記載の装置において、前記第１部品と前
記第２部品と前記第３部品と前記第４部品とのおのおの
がＰＮＰバイポーラ接合トランジスタを有する前記装
置。 （６） 第１項記載の装置において、前記第１部品、前
記第２部品、前記第３部品および前記第４部品がそれぞ
れバイポーラ接合トランジスタである第１トランジス
タ、第２トランジスタ、第３トランジスタおよび第４ト
ランジスタを有し、および前記第３トランジスタおよび
第４トランジスタが前記第１トランジスタ、第２トラン
ジスタのベースにそれぞれ接続されたエミッタを有し、
電源と前記第３トランジスタの前記エミッタとの間に接
続され、およびバイアス信号を備えた制御端子を有す
る、第５トランジスタを有し、電源と前記第４トランジ
スタの前記エミッタとの間に接続され、および前記第５
トランジスタの制御端子に接続された制御端子を有し、
および前記第５トランジスタを流れる電流の約８倍の電
流が流れる、第６トランジスタを有する前記装置。 （７） 第６項記載の装置において、前記第１トランジ
スタから流出するベース電流の実質的な部分を取り入れ
るために、前記第１トランジスタの前記ベースに結合さ
れたベース電流補償かいろを有する前記装置。 （８） 第１項記載の装置において、前記さらに別の部
分が電流源と抵抗と相互に直列に接続されたバイポーラ
接合デバイスとを有し、および前記電流源が前記差動部
分の前記出力の変動に応答して前記抵抗と前記バイポー
ラ接合デバイスとを流れる電流を変化させるように動作
し、および前記抵抗が前記第３部品および第４部品にそ
れぞれ接続された第１端部および第２端部を有する抵抗
器を有する前記装置。
る。 （１） バンドギャップ回路を備えたＣＭＯＳ処理工程
集積回路を有する装置であって、前記バンドギャップ回
路がバイポーラ第１部品およびバイポーラ第２部品と、
出力と、前記第１部品および第２部品にそれぞれ接続さ
れた第１入力および第２入力と、を有する差動部分と、
前記差動部分の前記出力に応答し、および前記差動部分
の前記第１入力および第２入力にそれぞれ結合されたバ
イポーラ第３部品およびバイポーラ第４部品を有し、そ
してその動作によりバンドギャップ電圧を発生する、さ
らに別の部分と、を有する前記装置。 （２） 第１項記載の装置において、前記第１部品およ
び第２部品がそれぞれ実質的に同等な特性を有するバイ
ポーラ接合トランジスタである第１トランジスタおよび
第２トランジスタを有し、および前記第１トランジスタ
および第２トランジスタが相互に接続されおよび電源に
接続されたエミッタと、それぞれが前記第１入力および
第１入力としての役割を果たすベースと、を有する前記
装置。 （３） 第１項記載の装置において、前記第１部品およ
び第２部品がそれぞれミラー回路のそれぞれの接続点に
接続されたコレクタをおのおのが備えたバイポーラ接合
トランジスタを有する前記装置。 （４） 第１項記載の装置において、前記さらに別の部
分が前記差動部分の出力に応答しそしてバンドギャップ
電圧を発生する電圧発生部分を有し、および前記第３部
品および第４部品がそれぞれＰＮＰバイポーラ接合トラ
ンジスタである第３トランジスタおよび第４トランジス
タを有し、および前記第３トランジスタが前記第１入力
および電源に接続されたエミッタと前記電圧発生部分に
接続されたベースとアースに接続されたコレクタとを有
し、および前記第４トランジスタが前記第２入力および
電源に結合されたエミッタと前記電圧発生部分に接続さ
れたベースとアースに接続されたコレクタとを有する前
記装置。 （５） 第１項記載の装置において、前記第１部品と前
記第２部品と前記第３部品と前記第４部品とのおのおの
がＰＮＰバイポーラ接合トランジスタを有する前記装
置。 （６） 第１項記載の装置において、前記第１部品、前
記第２部品、前記第３部品および前記第４部品がそれぞ
れバイポーラ接合トランジスタである第１トランジス
タ、第２トランジスタ、第３トランジスタおよび第４ト
ランジスタを有し、および前記第３トランジスタおよび
第４トランジスタが前記第１トランジスタ、第２トラン
ジスタのベースにそれぞれ接続されたエミッタを有し、
電源と前記第３トランジスタの前記エミッタとの間に接
続され、およびバイアス信号を備えた制御端子を有す
る、第５トランジスタを有し、電源と前記第４トランジ
スタの前記エミッタとの間に接続され、および前記第５
トランジスタの制御端子に接続された制御端子を有し、
および前記第５トランジスタを流れる電流の約８倍の電
流が流れる、第６トランジスタを有する前記装置。 （７） 第６項記載の装置において、前記第１トランジ
スタから流出するベース電流の実質的な部分を取り入れ
るために、前記第１トランジスタの前記ベースに結合さ
れたベース電流補償かいろを有する前記装置。 （８） 第１項記載の装置において、前記さらに別の部
分が電流源と抵抗と相互に直列に接続されたバイポーラ
接合デバイスとを有し、および前記電流源が前記差動部
分の前記出力の変動に応答して前記抵抗と前記バイポー
ラ接合デバイスとを流れる電流を変化させるように動作
し、および前記抵抗が前記第３部品および第４部品にそ
れぞれ接続された第１端部および第２端部を有する抵抗
器を有する前記装置。
【００６５】（９） バンドギャップ回路を備えたＣＭ
ＯＳ処理工程集積回路を有する装置であって、前記バン
ドギャップ回路が出力と、相互に接続されおよび電源に
接続されたエミッタを有するバイポーラ接合トランジス
タである第１トランジスタおよび第２トランジスタと、
さらに前記第１トランジスタおよび第２トランジスタの
それぞれのコレクタとアースとの間におのおのが接続さ
れた２個のトランジスタを備えた電流ミラー回路と、を
有する差動部分と、おのおのが電源に接続されおよび前
記第１トランジスタおよび第２トランジスタのそれぞれ
のベースに接続され、およびおのおのがアースに接続さ
れたコレクタを有する、バイポーラ接合トランジスタで
ある第１トランジスタおよび第２トランジスタと、アー
スとバンドギャップ電圧出力端子との間にバイポーラ接
合デバイスと共に直列に接続され、および相互に直列に
接続された複数個の抵抗器を有し、および前記抵抗器の
１つがそれぞれ前記第３トランジスタのベースおよび前
記第４トランジスタのベースに接続された端部を有す
る、抵抗と、前記差動部分に応答し、および前記差動部
分の前記出力の信号の大きさに対応する大きさを有する
電流が前記抵抗および前記バイポーラ接合デバイスを通
して流れるように動作する、電流源と、を有する前記装
置。 （１０） 第９項記載の装置において、前記第１トラン
ジスタ、第２トランジスタ、第３トランジスタおよび第
４トランジスタが集積回路の中で前記第１トランジスタ
と第３トランジスタとの間に延長された仮想線が前記第
２トランジスタと第４トランジスタとの間に延長された
仮想線と交差するように配置される前記装置。
ＯＳ処理工程集積回路を有する装置であって、前記バン
ドギャップ回路が出力と、相互に接続されおよび電源に
接続されたエミッタを有するバイポーラ接合トランジス
タである第１トランジスタおよび第２トランジスタと、
さらに前記第１トランジスタおよび第２トランジスタの
それぞれのコレクタとアースとの間におのおのが接続さ
れた２個のトランジスタを備えた電流ミラー回路と、を
有する差動部分と、おのおのが電源に接続されおよび前
記第１トランジスタおよび第２トランジスタのそれぞれ
のベースに接続され、およびおのおのがアースに接続さ
れたコレクタを有する、バイポーラ接合トランジスタで
ある第１トランジスタおよび第２トランジスタと、アー
スとバンドギャップ電圧出力端子との間にバイポーラ接
合デバイスと共に直列に接続され、および相互に直列に
接続された複数個の抵抗器を有し、および前記抵抗器の
１つがそれぞれ前記第３トランジスタのベースおよび前
記第４トランジスタのベースに接続された端部を有す
る、抵抗と、前記差動部分に応答し、および前記差動部
分の前記出力の信号の大きさに対応する大きさを有する
電流が前記抵抗および前記バイポーラ接合デバイスを通
して流れるように動作する、電流源と、を有する前記装
置。 （１０） 第９項記載の装置において、前記第１トラン
ジスタ、第２トランジスタ、第３トランジスタおよび第
４トランジスタが集積回路の中で前記第１トランジスタ
と第３トランジスタとの間に延長された仮想線が前記第
２トランジスタと第４トランジスタとの間に延長された
仮想線と交差するように配置される前記装置。
【００６６】（１１） ＣＭＯＳ Ｐエピタクシャル処
理工程で作成された集積回路１２がバンドギャップ回路
１６を有する。１対のＰＮＰバイポーラ接合トランジス
タ７３、７２は、それらの中を８対１の比の大きさで流
れる電流を有する。差動段階はさらに別の対のＰＮＰバ
イポーラ接合トランジスタ６６、６７を有する。これら
のＰＮＰバイポーラ接合トランジスタ６６、６７は同等
であり、そして相互に接続されそして電源１１に接続さ
れたそれぞれのエミッタを有する。このさらに別の対の
トランジスタのおのおのは、第１対のそれぞれのトラン
ジスタのエミッタに接続されたベースを有する。差動段
階の出力は電流源８２を制御する。電流源８２により、
多数個の抵抗器８６、８７、８８およびダイオード３０
を通して電流が流れる。これらの抵抗器の中の１つの抵
抗器８７の１つの端部が第１対のトランジスタのベース
に接続される。
理工程で作成された集積回路１２がバンドギャップ回路
１６を有する。１対のＰＮＰバイポーラ接合トランジス
タ７３、７２は、それらの中を８対１の比の大きさで流
れる電流を有する。差動段階はさらに別の対のＰＮＰバ
イポーラ接合トランジスタ６６、６７を有する。これら
のＰＮＰバイポーラ接合トランジスタ６６、６７は同等
であり、そして相互に接続されそして電源１１に接続さ
れたそれぞれのエミッタを有する。このさらに別の対の
トランジスタのおのおのは、第１対のそれぞれのトラン
ジスタのエミッタに接続されたベースを有する。差動段
階の出力は電流源８２を制御する。電流源８２により、
多数個の抵抗器８６、８７、８８およびダイオード３０
を通して電流が流れる。これらの抵抗器の中の１つの抵
抗器８７の１つの端部が第１対のトランジスタのベース
に接続される。
【図１】本発明を実施しおよびバンドギャップ電圧を発
生するバンドギャップ部分を備えた集積回路を有する回
路の概要図。
生するバンドギャップ部分を備えた集積回路を有する回
路の概要図。
【図２】回路のバンドギャップ部分の部品である４個の
トランジスタに対する本発明に従う物理的配置設計パタ
ーンを示した、図１の集積回路の一部分の概要図。
トランジスタに対する本発明に従う物理的配置設計パタ
ーンを示した、図１の集積回路の一部分の概要図。
１１ 電源 １２ 集積回路 １６ バンドギャップ回路 ３０ ダイオード ６６、６７ ＰＮＰバイポーラ接合トランジスタ ７２、７３ ＰＮＰバイポーラ接合トランジスタ ８６、８７、８８ 抵抗器
Claims (1)
- 【請求項１】 バンドギャップ回路を備えたＣＭＯＳ処
理工程集積回路を有する装置であって、前記バンドギャ
ップ回路がバイポーラ第１部品およびバイポーラ第２部
品と、出力と、前記第１部品および第２部品にそれぞれ
接続された第１入力および第２入力と、を有する差動部
分と、 前記差動部分の前記出力に応答し、および前記差動部分
の前記第１入力および第２入力にそれぞれ結合されたバ
イポーラ第３部品およびバイポーラ第４部品を有し、そ
してその動作によりバンドギャップ電圧を発生する、さ
らに別の部分と、を有する前記装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US6808797P | 1997-12-18 | 1997-12-18 | |
| US068087 | 1997-12-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11288321A true JPH11288321A (ja) | 1999-10-19 |
Family
ID=22080334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10360476A Pending JPH11288321A (ja) | 1997-12-18 | 1998-12-18 | Ｎｐｎデバイスを用いないｃｍｏｓ処理工程に対する正確なバンドギャップ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6181196B1 (ja) |
| JP (1) | JPH11288321A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7894727B2 (en) | 2006-11-15 | 2011-02-22 | Sharp Kabushiki Kaisha | Operational amplifier circuit, bandpass filter circuit, and infrared signal processing circuit |
| US8260155B2 (en) | 2006-07-18 | 2012-09-04 | Sharp Kabushiki Kaisha | Carrier detection circuit, method for controlling carrier detection circuit, and infrared signal processing circuit having the carrier detection circuit |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6292050B1 (en) | 1997-01-29 | 2001-09-18 | Cardiac Pacemakers, Inc. | Current and temperature compensated voltage reference having improved power supply rejection |
| US5973356A (en) * | 1997-07-08 | 1999-10-26 | Micron Technology, Inc. | Ultra high density flash memory |
| US6150687A (en) | 1997-07-08 | 2000-11-21 | Micron Technology, Inc. | Memory cell having a vertical transistor with buried source/drain and dual gates |
| US6528837B2 (en) | 1997-10-06 | 2003-03-04 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
| US5907170A (en) | 1997-10-06 | 1999-05-25 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
| US6066869A (en) * | 1997-10-06 | 2000-05-23 | Micron Technology, Inc. | Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor |
| US6025225A (en) * | 1998-01-22 | 2000-02-15 | Micron Technology, Inc. | Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same |
| US6242775B1 (en) | 1998-02-24 | 2001-06-05 | Micron Technology, Inc. | Circuits and methods using vertical complementary transistors |
| US6246083B1 (en) | 1998-02-24 | 2001-06-12 | Micron Technology, Inc. | Vertical gain cell and array for a dynamic random access memory |
| US6124729A (en) | 1998-02-27 | 2000-09-26 | Micron Technology, Inc. | Field programmable logic arrays with vertical transistors |
| US6043527A (en) * | 1998-04-14 | 2000-03-28 | Micron Technology, Inc. | Circuits and methods for a memory cell with a trench plate trench capacitor and a vertical bipolar read device |
| US6381491B1 (en) | 2000-08-18 | 2002-04-30 | Cardiac Pacemakers, Inc. | Digitally trimmable resistor for bandgap voltage reference |
| US6472928B1 (en) * | 2001-05-04 | 2002-10-29 | Semiconductor Components Industries Llc | Reduced noise band gap reference with current feedback and method of using |
| DE10148487B4 (de) * | 2001-10-01 | 2006-07-06 | Infineon Technologies Ag | Referenzspannungsschaltung |
| US6737908B2 (en) * | 2002-09-03 | 2004-05-18 | Micrel, Inc. | Bootstrap reference circuit including a shunt bandgap regulator with external start-up current source |
| US6771055B1 (en) | 2002-10-15 | 2004-08-03 | National Semiconductor Corporation | Bandgap using lateral PNPs |
| US6747507B1 (en) * | 2002-12-03 | 2004-06-08 | Texas Instruments Incorporated | Bias generator with improved stability for self biased phase locked loop |
| CN103869865B (zh) * | 2014-03-28 | 2015-05-13 | 中国电子科技集团公司第二十四研究所 | 温度补偿带隙基准电路 |
| US9641129B2 (en) | 2015-09-16 | 2017-05-02 | Nxp Usa, Inc. | Low power circuit for amplifying a voltage without using resistors |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4447784B1 (en) * | 1978-03-21 | 2000-10-17 | Nat Semiconductor Corp | Temperature compensated bandgap voltage reference circuit |
| US4317054A (en) * | 1980-02-07 | 1982-02-23 | Mostek Corporation | Bandgap voltage reference employing sub-surface current using a standard CMOS process |
| US5087830A (en) * | 1989-05-22 | 1992-02-11 | David Cave | Start circuit for a bandgap reference cell |
| US5382916A (en) * | 1991-10-30 | 1995-01-17 | Harris Corporation | Differential voltage follower |
| TW300348B (ja) * | 1995-03-17 | 1997-03-11 | Maxim Integrated Products | |
| US5900773A (en) * | 1997-04-22 | 1999-05-04 | Microchip Technology Incorporated | Precision bandgap reference circuit |
-
1998
- 1998-12-14 US US09/211,400 patent/US6181196B1/en not_active Expired - Lifetime
- 1998-12-18 JP JP10360476A patent/JPH11288321A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8260155B2 (en) | 2006-07-18 | 2012-09-04 | Sharp Kabushiki Kaisha | Carrier detection circuit, method for controlling carrier detection circuit, and infrared signal processing circuit having the carrier detection circuit |
| US7894727B2 (en) | 2006-11-15 | 2011-02-22 | Sharp Kabushiki Kaisha | Operational amplifier circuit, bandpass filter circuit, and infrared signal processing circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US6181196B1 (en) | 2001-01-30 |
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