CN112379715B - 一种低噪声带隙基准电路 - Google Patents

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Abstract

本发明公开一种低噪声带隙基准电路，属于模拟电路领域。所述低噪声带隙基准电路包括电流源S1，PNP三极管Q1～Q9，PMOS管M1～M8，NMOS管M9～M11，电阻R1和R2，其中PNP三极管Q1、Q2，Q3和NMOS管M9～M11构成放大器结构。通过该种结构的连接方式，可实现基准电压VREF与温度和电源电压的变化无关，降低噪声和晶体管失配电压的影响，在一定温度和偏置电流范围内保持恒定输出电压。

Description

一种低噪声带隙基准电路
技术领域
本发明涉及模拟电路技术领域，特别涉及一种低噪声带隙基准电路。
背景技术
带隙基准电路提供恒定的输出参考电压，如果输出基准电压VREF在一个温度或偏置电流范围内，即使有少量的变化，比如几百毫伏，也会出现问题。因此，希望能有一种带隙基准电路，能提供在一定温度和偏置电流范围内基本恒定的输出基准电压VREF。
传统的标准CMOS带隙基准电路通常包括一个放大器，该放大器包含一对P沟道MOS晶体管。过量的载流子可以被捕获在MOS晶体管的硅和二氧化硅表面中，过量的电荷会引起放大器差分对中MOS晶体管阈值电压的变化。例如，在差分对中的两个MOS晶体管的阈值电压可能相差超过5mV。这一差异在带隙基准电路中引入了一个失配电压到放大器中，对基准电压VREF产生一定影响。此外，在带隙基准放大器的差分对MOS晶体管的硅和二氧化硅表面捕获的电荷会随时间变化，导致VREF也会随时间变化，即使在恒定温度下也是如此。VREF的变化会导致不希望的1/f输出噪声。另外，由于MOS晶体管的特性，差分对中的P沟道MOS晶体管可能在VREF处引入热噪声，这也是不希望出现的。
传统的标准CMOS带隙基准电路的另一个缺点是，它们对电源电压VCC中相对较小的变化很敏感。VCC的微小变化会引起带隙基准电路的偏置电流的变化，这也会对基准电压VREF产生一定影响。
因此，我们希望在提供一种噪声较小的带隙基准电路，该电路在一定的电源电压和温度范围内提供恒定的输出参考电压VREF。
发明内容
本发明的目的在于提供一种低噪声带隙基准电路，以解决传统的CMOS带隙基准电路中噪声对基准电压VREF会产生影响的问题。
为解决上述技术问题，本发明提供了一种低噪声带隙基准电路，包括电流源S1、PNP三极管Q1～Q9、PMOS管M1～M8、NMOS管M9～M11、电阻R1和R2；其中，
电流源S1的一端与电源电压VCC相连，另一端与PNP三极管Q3的发射极以及PMOS管M1～M8相连，PMOS管M1～M8的栅极互连并与P型MOS管M5的漏极相连，形成电流镜结构；
PMOS管M1的漏极与电阻R1的第一输入端相连，PMOS管M2的漏极与PNP三极管Q4的发射极相连，PMOS管M3的漏极与PNP三极管Q6的发射极相连，PMOS管M4的漏极与PNP三极管Q8的发射极相连，PMOS管M5的漏极与PNP三极管Q1和Q2的发射极相连，PMOS管M6的漏极与PNP三极管Q9的发射极相连，PMOS管M7的漏极与PNP三极管Q7的发射极相连，PMOS管M8的漏极与PNP三极管Q5的发射极相连。
可选的，PNP三极管Q4的基极与电阻R1的第一输入端相连，PNP三极管Q6的基极与PNP三极管Q4的发射极相连，PNP三极管Q8的基极与PNP三极管Q6的发射极相连，PNP三极管Q9的基极与PNP三极管Q7的发射极相连，PNP三极管Q7的基极与PNP三极管Q5的发射极相连，PNP三极管Q5的基极与电阻R1的第二输入端相连，PNP三极管Q4、Q6、Q8、Q9、Q7和Q5的集电极接地。
可选的，PNP三极管Q1、Q2，Q3和NMOS管M9～M11构成放大器电路；
PNP三极管Q1的基极与PNP三极管Q8的发射极相连，PNP三极管Q1的集电极与NMOS管M9的漏极相连，PNP三极管Q2的基极与PNP三极管Q9的发射极相连，PNP三极管Q2的集电极与NMOS管M10的漏极相连，NMOS管M9和M10的栅极互连并与NMOS管M9的漏极相连，形成电流镜结构，NMOS管M9和M10的源极接地，NMOS管M11的栅极与NMOS管M10的漏极相连，NMOS管M11的漏极与PNP三极管Q3的集电极相连，NMOS管M11的源极接地，PNP三极管Q3的基极与集电极互连形成二极管结构。
可选的，所述电阻R1的第二输入端与电阻R2的第一输入端相连，电阻R2的第二输入端接地。
在本发明提供的低噪声带隙基准电路中，包括电流源S1，PNP三极管Q1～Q9，PMOS管M1～M8，NMOS管M9～M11，电阻R1和R2，其中PNP三极管Q1、Q2，Q3和NMOS管M9～M11构成放大器结构。通过该种结构的连接方式，可实现基准电压VREF与温度和电源电压的变化无关，降低噪声和晶体管失配电压的影响，在一定温度和偏置电流范围内保持恒定输出电压。
附图说明
图1是本发明提供的低噪声带隙基准电路结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种低噪声带隙基准电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明提供了一种低噪声带隙基准电路，其结构如图1所示，包括电流源S1、PNP三极管Q1～Q9、PMOS管M1～M8、NMOS管M9～M11、电阻R1和R2；其中，电流源S1的一端与电源电压VCC相连，另一端与PNP三极管Q3的发射极以及PMOS管M1～M8相连，PMOS管M1～M8的栅极互连并与P型MOS管M5的漏极相连，形成电流镜结构；PNP三极管Q1、Q2，Q3和NMOS管M9～M11构成放大器电路；
PMOS管M1的漏极与电阻R1的第一输入端相连，PMOS管M2的漏极与PNP三极管Q4的发射极相连，PMOS管M3的漏极与PNP三极管Q6的发射极相连，PMOS管M4的漏极与PNP三极管Q8的发射极相连，PMOS管M5的漏极与PNP三极管Q1和Q2的发射极相连，PMOS管M6的漏极与PNP三极管Q9的发射极相连，PMOS管M7的漏极与PNP三极管Q7的发射极相连，PMOS管M8的漏极与PNP三极管Q5的发射极相连；PNP三极管Q4的基极与电阻R1的第一输入端相连，PNP三极管Q6的基极与PNP三极管Q4的发射极相连，PNP三极管Q8的基极与PNP三极管Q6的发射极相连，PNP三极管Q9的基极与PNP三极管Q7的发射极相连，PNP三极管Q7的基极与PNP三极管Q5的发射极相连，PNP三极管Q5的基极与电阻R1的第二输入端相连，PNP三极管Q4、Q6、Q8、Q9、Q7和Q5的集电极接地；PNP三极管Q1的基极与PNP三极管Q8的发射极相连，PNP三极管Q1的集电极与NMOS管M9的漏极相连，PNP三极管Q2的基极与PNP三极管Q9的发射极相连，PNP三极管Q2的集电极与NMOS管M10的漏极相连，NMOS管M9和M10的栅极互连并与NMOS管M9的漏极相连，形成电流镜结构，NMOS管M9和M10的源极接地，NMOS管M11的栅极与NMOS管M10的漏极相连，NMOS管M11的漏极与PNP三极管Q3的集电极相连，NMOS管M11的源极接地，PNP三极管Q3的基极与集电极互连形成二极管结构。所述电阻R1的第二输入端与电阻R2的第一输入端相连，电阻R2的第二输入端接地。
所述低噪声带隙基准电路从外部电压源接收电源电压VCC；具有有限阻抗的偏置电流源S1提供了一个参考电流源，输出的电流等于15I，例如，在25℃时15I代表150uA。偏置电流源S1与绝对温度成正比。因此，低噪声带隙基准电路的温度变化或电源电压VCC的变化将会导致电流源S1的电流变化。
偏置电流源S1的电流由PMOS管M1～M8和NMOS管M11进行划分，其中PMOS管M1～M8的电流按一定比例进行划分，该比例由PMOS管的M1-M8的MOS晶体管宽长比决定。晶体管M1:M2:M3:M4:M5:M6:M7:M8的比例可为4:1:1:1:1:1:1:1，电流比为4I:I:I:I:I:I:I:I，如图1所示。NMOS管M11的W/L是NMOS管M9和M10的8倍。根据本发明的原理，如果需要，还可以使用其他合适的晶体管比。
低噪声带隙基准电路还包括PNP三极管Q1和Q2，两者为放大器中的差分对管，当PNP三极管Q1和Q2的基极电压相等时，Q1和Q2各自流过I/2电流。
低噪声带隙基准电路包括PNP三极管Q4～Q9，PNP三极管Q2的基极连接基准电压的输出VREF，其值如下式：
VREF＝VR2+VBE_Q9+VBE_Q7+VBE_Q5 (1)
其中VR2为电阻R2上的压降，VBE_Q9、VBE_Q7和VBE_Q5为PNP三极管Q9、Q7和Q5的BE结电压。
PNP三极管Q1的基极电压值为：
VQ1＝VR2+VR1+VBE_Q8+VBE_Q6+VBE_Q4 (2)
其中VR1为电阻R1上的压降，VBE_Q8、VBE_Q6和VBE_Q4为PNP三极管Q8、Q6和Q4的BE结电压。
PNP三极管Q4、Q6和Q8的基极-发射极结面积是PNP三极管Q5、Q7和Q9基极-发射极结面积的8倍。因此PNP三极管Q4、Q6和Q8的基极-发射极电压VBE比PNP三极管Q5、Q7和Q9的基极-发射极电压大26mV×ln(8)＝54mV。因此VBE_Q8+VBE_Q6+VBE_Q4比VBE_Q9+VBE_Q7+VBE_Q5大162mV。例如，当电阻R1为4.05kΩ时，通过电阻R1的电压降为162mV，通过电阻R1的电流为40μA。当PNP三极管Q1和Q2的基极电压相等时，低噪声带隙基准电路进入稳定状态，输出电压VREF恒定。
PNP三极管Q1和Q2作为差分对管，会引入一个低的失调电压，该失调电压影响VREF的恒定，双极型晶体管的失调电压比MOS晶体管小100～1000倍，本实施例使用三个射随三极管结构提供三倍的ΔVBE变化量，进一步减小失调电压对基准值VREF的影响。
本实施例对电源电压VCC的微小变化也有一定的抵抗性。当电源电压VCC增大时，偏置电流源S1的电流增大，通过电阻R1和R2的电流也略微增大，导致三极管Q1和Q2的基极电压增大。由于三极管Q4的基极电压增量大于三极管Q5的基极电压增量，所以三极管Q1基极电压增量大于三极管Q2基极电压增量，因此流过三极管Q1的电流将下降，从而小于流过Q2的电流，导致M11的栅极电压增大，流过M11的电流增大，吸收了电流源S1的电流增量，从而降低电阻R1和R2的电流增量，形成负反馈回路，使流过PMOS管M1～M8和电阻R1和R2的电流保持恒定。NMOS管M11使得电阻R2上的压降恒定为162mV，Q1和Q2的基极电压两者相等，输出电压VREF与VCC的一阶小信号变化无关。
在本发明中，“连接”、“相连”、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。上述的所有电阻的第一端口和第二端口均是按照电流的流经方向定义的，电流首先经过电阻的一端为第一端口，另一端就为第二端口。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (2)

1.一种低噪声带隙基准电路，其特征在于，包括电流源S1、PNP三极管Q1~Q9、PMOS管M1~M8、NMOS管M9~M11、电阻R1和R2；其中，
电流源S1的一端与电源电压VCC相连，另一端与PNP三极管Q3的发射极以及PMOS管M1~M8相连，PMOS管M1~M8的栅极互连并与P型MOS管M5的漏极相连，形成电流镜结构；
PMOS管M1的漏极与电阻R1的第一输入端相连，PMOS管M2的漏极与PNP三极管Q4的发射极相连，PMOS管M3的漏极与PNP三极管Q6的发射极相连，PMOS管M4的漏极与PNP三极管Q8的发射极相连，PMOS管M5的漏极与PNP三极管Q1和Q2的发射极相连，PMOS管M6的漏极与PNP三极管Q9的发射极相连，PMOS管M7的漏极与PNP三极管Q7的发射极相连，PMOS管M8的漏极与PNP三极管Q5的发射极相连；
PNP三极管Q4的基极与电阻R1的第一输入端相连，PNP三极管Q6的基极与PNP三极管Q4的发射极相连，PNP三极管Q8的基极与PNP三极管Q6的发射极相连，PNP三极管Q9的基极与PNP三极管Q7的发射极相连，PNP三极管Q7的基极与PNP三极管Q5的发射极相连，PNP三极管Q5的基极与电阻R1的第二输入端相连，PNP三极管Q4、Q6、Q8、Q9、Q7和Q5的集电极接地；
PNP三极管Q1、Q2，Q3和NMOS管M9~M11构成放大器电路；PNP三极管Q1的基极与PNP三极管Q8的发射极相连，PNP三极管Q1的集电极与NMOS管M9的漏极相连，PNP三极管Q2的基极与PNP三极管Q9的发射极相连，PNP三极管Q2的集电极与NMOS管M10的漏极相连，NMOS管M9和M10的栅极互连并与NMOS管M9的漏极相连，形成电流镜结构，NMOS管M9和M10的源极接地，NMOS管M11的栅极与NMOS管M10的漏极相连，NMOS管M11的漏极与PNP三极管Q3的集电极相连，NMOS管M11的源极接地，PNP三极管Q3的基极与集电极互连形成二极管结构。
2.如权利要求1所述的低噪声带隙基准电路，其特征在于，所述电阻R1的第二输入端与电阻R2的第一输入端相连，电阻R2的第二输入端接地。
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