JPH09288898A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09288898A JPH09288898A JP9885296A JP9885296A JPH09288898A JP H09288898 A JPH09288898 A JP H09288898A JP 9885296 A JP9885296 A JP 9885296A JP 9885296 A JP9885296 A JP 9885296A JP H09288898 A JPH09288898 A JP H09288898A
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Abstract
ができ、半導体記憶装置の製造コストの低減に寄与す
る。 【解決手段】 メモリセルアレイと、2本のビット線で
共有されてこれらに選択的に接続され、ビット線電圧の
センスとデータラッチを行うセンスアンプ兼ラッチ回路
4と、ビット線に選択的に接続されるプリチャージ回路
12とを備えた半導体記憶装置において、セル部の動作
テストを行うに際し、センスアンプ兼ラッチ回路4を全
てのビット線に非接続状態とし、プリチャージ回路12
を全てのビット線に接続してビット線に書き込み電圧又
は非書き込み電圧を出力させ、選択されたワード線を共
有する複数のメモリセルに対して一括に同一データを書
き込む。
Description
係わり、特に製品試験に適した動作モードを有する半導
体記憶装置に関する。
ックス配置したメモリセルアレイと、メモリセルのデー
タを読み出すためのワード線及びビット線と、センスア
ンプ兼ラッチ回路等から構成されている。センスアンプ
兼ラッチ回路は、メモリセルのデータを読み出す時には
データに応じたビット線電圧をセンスし、メモリセルに
データを書き込む時には書き込みデータに応じた電圧を
ビット線に出力する。
積の増大と共に高くなり、さらに試験時間の増大と共に
高くなる。そこで従来の半導体記憶装置では、コスト低
減のため、メモリセルは勿論のこと、その周辺回路の占
める面積をできるだけ小さくしている。例えば、センス
アンプ兼ラッチ回路を複数のビット線で共有することに
よって、チップ内に複数あるセンスアンプ兼ラッチ回路
の数を減らして面積の縮小化を図っている。また、試験
時間短縮のために、試験時に複数ビットを同時に選択し
て書き込みする方法が採用されている。
を複数のビット線で共有する場合では、一つのセンスア
ンプ兼ラッチ回路に対して1本のビット線しか接続され
ないため、1本のワード線で選択されるメモリセルのう
ちセンスアンプ兼ラッチ回路あたり1本のビット線に接
続したメモリセルしか選択されない。従って、この場合
には、回路面積は減るものの試験時問はセンスアンプ兼
ラッチ回路あたりのビット線の本数分に増加してしま
い、その結果コス卜低減の効果は小さかった。
リセルあたり1ビット以上の記憶容量を有するため、従
来の1メモリセル1ビットのメモリに比ベコストを低減
できる。しかしながら、回路の論理値は2値であるた
め、多値メモリセルの読み出しや書き込みのためのセン
スアンプ兼ラッチ回路はビット線あたり複数個必要にな
る。従って、多値記憶の半導体メモリでは特にセンスア
ンプ兼ラッチ回路を複数のビット線で共有することが必
要になる。この場合においても上記と同様に、試験時間
はセンスアンプ兼ラッチ回路あたりのビット線の本数分
に増加してしまうため、コスト低減の効果は小さかっ
た。
のビット線でセンスアンプ兼ラッチ回路を共有する半導
体記憶装置においては、動作テストのための試験時問が
センスアンプ兼ラッチ回路あたりのビット線の本数分に
増加してしまい、これが半導体記憶装置の製造コスト低
減を妨げる要因となっていた。
もので、その目的とするところは、試験時間の短縮を図
ることができ、製造コストの低減に寄与し得る半導体記
憶装置を提供することにある。
な構成を採用している。 (1)複数本のビット線と複数本のワード線の交差部に
メモリセルを配置してなるメモリセルアレイと、ビット
線に選択的に接続され、メモリセルのデータを読み出す
時にデータに応じたビット線電圧をセンスし、メモリセ
ルにデータを書き込む時に書き込みデータに応じた電圧
をビット線に出力するセンスアンプ兼ラッチ回路と、ビ
ット線に選択的に接続され、メモリセルにデータを書き
込む時にセンスアンプ兼ラッチ回路に接続されないビッ
ト線にメモリセルのデータを変更しない電圧を出力する
プリチャージ回路とを備えた半導体記憶装置において、 (1-1) メモリセルの動作テストを行うために、センスア
ンプ兼ラッチ回路を全てのビット線に非接続状態とし、
プリチャージ回路を全てのビット線に接続してビット線
に書き込み電圧又は非書き込み電圧を出力させ、選択さ
れたワード線を共有する複数のメモリセルに対して一括
に同一データを書き込むことを特徴とする。 (1-2) メモリセル部以外のトランジスタのテストを行う
ために、センスアンプ兼ラッチ回路を書き込み電圧を出
力する状態にラッチし、プリチャージ回路の電圧をセン
スアンプ兼ラッチ回路と同一電圧に保持しながら、ラッ
チ回路と共にプリチャージ回路をビット線に接続するこ
とを特徴とする。 (1-3) メモリセルの動作テストを行うために、センスア
ンプ兼ラッチ回路を全てのビット線に非接続状態とし、
プリチャージ回路をビット線に互いに隣接する2本のビ
ット線にそれぞれ書き込み電圧と非書き込み電圧を出力
させ、選択されたワード線を共有する複数のメモリセル
に対して一括にデータを書き込むことを特徴とする。 (2)複数本のビット線と複数本のワード線の交差部に
メモリセルを配置してなるメモリセルアレイと、複数の
ビット線に選択的に接続され、メモリセルのデータを読
み出す時にデータに応じたビット線電圧をセンスし、メ
モリセルにデータを書き込む時に書き込みデータに応じ
た電圧をビット線に出力するセンスアンプ兼ラッチ回路
と、ビット線に選択的に接続され、メモリセルにデータ
を書き込む時にセンスアンプ兼ラッチ回路に接続されな
いビット線にメモリセルのデータを変更しない電圧を出
力するプリチャージ回路とを備えた半導体記憶装置にお
いて、 (2-1) メモリセルの動作テストを行うために、センスア
ンプ兼ラッチ回路を全てのビット線に非接続状態とし、
プリチャージ回路を全てのビット線に接続してビット線
に書き込み電圧又は非書き込み電圧を出力させ、選択さ
れたワード線を共有する複数のメモリセルに対して一括
に同一データを書き込むことを特徴とする。 (2-2) メモリセルの動作テストを行うために、プリチャ
ージ回路はビット線に接続せず、センスアンプ兼ラッチ
回路をビット線に接続し、選択されたワード線を共有す
る複数のメモリセルに対して一括に同一データを書き込
むことを特徴とする。 (2-3) メモリセル部以外のトランジスタのテストを行う
ために、センスアンプ兼ラッチ回路を書き込み電圧を出
力する状態にラッチし、該ラッチ回路と共にプリチャー
ジ回路をビット線に接続することを特徴とする。 (2-4) メモリセルの動作テストを行うために、センスア
ンプ兼ラッチ回路を全てのビット線に非接続状態とし、
プリチャージ回路をビット線に接続してビット線に書き
込み電圧と非書き込み電圧を出力させ、選択されたワー
ド線を共有する複数のメモリセルに対して一括にデータ
を書き込むことを特徴とする。 (2-5) メモリセル部以外のトランジスタの動作テストを
行うために、センスアンプ兼ラッチ回路をビット線に書
き込み電圧又は非書き込み電圧が出力できる状態にラッ
チし、該ラッチ回路を全てのビット線と非接続状態にす
ることを特徴とする。さらに、プリチャージ回路をビッ
ト線に非接続状態とすること、また全てのブロックを非
選択状態にして消去動作を行うことを特徴とする。 (3)複数本のビット線と複数本のワード線の交差部に
メモリセルを配置してなるメモリセルアレイと、メモリ
セルのデータを読み出す時にデータに応じたビット線電
圧をセンスし、メモリセルにデータを書き込む時に書き
込みデータに応じた電圧をビット線に出力するセンスア
ンプ兼ラッチ回路と、センスアンプ兼ラッチ回路を選択
して入出力線に接続させるカラムデコーダとを備えた半
導体記憶装置において、メモリセル部以外のトランジス
タの動作テストを行うために、複数のカラムデコーダを
同時に選択状態にすることを特徴とする。 (4)(1)(2)において、複数のワード線を選択状
態にして書き込み電圧を印加することを特徴とする。 (5)(1)(2)において、複数のブロックを選択状
態にして複数のワード線に書き込み電圧を印加すること
を特徴とする。 (6)(1)(2)において、全てのブロックを非選択
状態にして全てのワード線に書き込み電圧を印加しない
ことを特徴とする。 (7)(1)(2)(3)において、複数のカラムデコ
ーダを同時に選択状態にすることを特徴とする。 (8)(1)(2)(3)において、メモリセルは多値
記憶可能であることを特徴とする。 (作用)本発明によれば、動作テストを行う際に、プリ
チャージ回路をビット線から切り離した状態で全てのビ
ット線をセンスアンプ兼ラッチ回路に接続することによ
り、異なるビット線であっても選択されたワード線を共
有するメモリセルに対してデータを一括して書き込むこ
とができる。同様に、センスアンプ兼ラッチ回路をビッ
ト線から切り離した状態で、プリチャージ回路を全ての
ビット線に接続することにより、異なるビット線であっ
ても選択されたワード線を共有するメモリセルに対して
データを一括して書き込むことができる。つまり、セン
スアンプ兼ラッチ回路やプリチャージ回路を全てのビッ
ト線に接続することにより、複数のビット線におけるメ
モリセルに対してデータを同時に書き込むことができ、
これにより試験時間の短縮を図ることができる。
線から切り離した状態で、プリチャージ回路を全てのビ
ット線に接続するときに、互いに隣接する2本のビット
線にそれぞれ書き込み電圧と非書き込み電圧を出力させ
ることで、これらビット線間のストレス試験を行うこと
ができる。
込み電圧を出力する状態にラッチし、プリチャージ回路
の電圧をセンスアンプ兼ラッチ回路と同一電圧に保持し
ながら、センスアンプ兼ラッチ回路と共にプリチャージ
回路をビット線に接続することや、センスアンプ兼ラッ
チ回路をビット線に書き込み又は非書き込み電圧が出力
できる状態にラッチし、全てのビット線に非接続状態と
することにより、セル部以外のトランジスタのテストを
簡易に行うことができる。なお、このとき複数のカラム
デコーダを同時に選択状態とすることによって、セル部
以外のトランジスタのテストを試験時間を短縮して行う
ことができる。
形態によって説明する。図1は、本発明の一実施形態に
係わる半導体記憶装置の構成を示すブロック図である。
ト線によって選択されるメモリセルがマトリクス状に構
成されたメモリセルアレイ2、ワード線を選択して所定
の電圧をメモリセルに印加するローデコーダ3、メモリ
セルのデータを読み出す時にデータに応じたビット線電
圧をセンスし、メモリセルにデータを書き込む時に書き
込みデータに応じた電圧をビット線に出力するセンスア
ンプ兼ラッチ回路4、ワード線及びビット線に制御信号
を与えるワード線/ビット線制御信号発生回路5、メモ
リセルにデータを書き込む時にセンスアンプ兼ラッチ回
路4に選択的に接続されないビット線にメモリセルのデ
ータを変更しない電圧を出力するプリチャージ回路1
2、メモリセルに書き込む入力データとメモリセルから
読み出す出力データを半導体記憶装置1の外部とやり取
りするIOバッファ8、センスアンプ兼ラッチ回路4を
選択してIO線に接続させるカラムデコーダ10、書き
込みや読み出しといったコマンドを発生させるコマンド
バッフア9、入力アドレス又は入力されたテストコマン
ドによってカラムアドレスとローアドレスを発生するア
ドレスバッファ7等から構成されている。
印加する必要がある半導体記憶装置では、さらにセルウ
ェル電圧制御回路6が設けられている。図2は、本実施
形態の半導体記憶装置におけるカラムデコーダ10、セ
ンスアンプ兼ラッチ回路4、プリチャージ回路12、更
にはビット線とIO線との接続関係を示した回路図であ
る。本実施形態では、3値NAND型フラッシュメモリ
セルを用いた不揮発性半導体記憶装置を扱う。
(図18(a)がNANDセルユニット)を示し、図1
6、図17はローデコーダの構成を示す。3値のセンス
アンプ兼ラッチ回路4は、インバータI1,I2で構成
される2値センスアンプ兼ラッチ回路と、インバータI
3,I4で構成される2値センスアンプ兼ラッチ回路と
で構成されている。プリチャージ回路12は、各ビット
線に一つずつ接続されている。一つの3値センスアンプ
兼ラッチ回路4は、2本のビット線 BitlineEと Bitli
neOにスイッチQNH3,4によって選択的に接続され
る。さらに、3値センスアンプ兼ラッチ回路4は、カラ
ムデコーダ10によってIO線に接続される。メモリセ
ルの3値データ“0〜2”とそのしきい電圧、及び3値
センスアンプ兼ラッチ回路4のラッチデータN1,2
は、下記の(表1)のように対応する。
書き込み、消去の動作を示す波形図である。本実施例で
は、読み出しと書き込みにおいて BitlineEを選択、 B
itlineOを非選択としている。
ト線は1.5Vに充電され、その後フローティングにさ
れる。その後、非選択ワード線WL2〜8と選択ゲート
SGS,SGDは電源電圧VCCにされる。選択ワード
線は0Vである。選択されたメモリセルのデータが
“0”であるときビット線は0Vに放電され、さもなけ
ればビット線は1.5Vのままである。
1の2値センスアンプに読み込まれる。従って、ノード
N1はデータが“0”ならばL、“1”又は“2”なら
ばHとなる。選択されたワード線はVG1(=1.8
V)にされる。選択されたメモリセルのデータが“1”
ならば0Vに放電され、“2”ならば1.5Vのままと
なる。“0”ならばビット線は既に0Vである。ビット
線電圧は信号SBL2によって第2の2値センスアンプ
に読み込まれる。従って、ノードN2はデータが“0”
又は“1”ならばL、“2”ならばHとなる(表1)。
ラッチされたデータはシリアルにIO線に読み出され
る。
時、チップが正常動作するのに十分な電圧に達するとパ
ワーオン信号PonがHになる。この信号を利用して3
値センスアンプ兼ラッチ回路4のラッチデータN1,2
は共にLにされる。書き込みデータを入力するためのコ
マンドが入ると、このコマンド信号を使ってラッチデー
タN1,2は反転し共にHとなる。
“0〜2”に応じてそれぞれVCC,VD3−Vt(=
1V),0Vにされる。非選択のビット線には、データ
変更しないための電圧VCCが印加される。選択ゲート
SGDはVCCに、SGSは0Vに、選択ワード線はV
PP(=20V)に、非選択ワード線はVM10(=1
0V)にそれぞれされる。なお、ここでセンスアンプ兼
ラッチ回路からビット線に出力される電圧のうち、0V
が書き込み電圧、VCCが非書き込み電圧に相当する。
モリセルでは、ゲート・チャネル間電圧が高いためトン
ネル電流が流れてメモリセルのしきい電圧は上昇する。
ビット線が0Vである方が1Vである方よりトンネル電
流が多く流れるため、しきい電圧はより高くなる。VC
Cが印加された選択メモリセルはゲート・チャネル間電
圧が低いためトンネル電流は流れず、“0”を保持す
る。
ドが入力されると、メモリセルアレイ2のウェルはVP
P(=20V)が印加される。選択されたメモリセルの
ゲー卜は0Vにされるため、トンネル電流が書き込み時
とは反対方向に流れ、メモリセルのしきい電圧は下降す
る。一方、非選択のメモリセル及び選択トランジスタの
ゲートはフローティングにされるため、メモリセルアレ
イ2のウェルと共にVPP近くまで上昇する。このた
め、トンネル電流は流れずしきい電圧の変動はない。
して同一データを書き込むための試験方法を示す波形図
である。図6〜図8はそれぞれ“2〜0”一括書き込み
を示す。本実施形態では、センスアンプ兼ラッチ回路4
は全てのビット線と非接続にされ、プリチャージ回路1
2は全てのビット線に接続される。これによって、セン
スアンプ兼ラッチ回路4にラッチされたデータによらず
同一データの一括書き込みを行うことができる。
常動作とは異なりビット線の選択・非選択によらず信号
BLSHFE(O)は0V、PreE(O)はVM10
にされる。ALL“2”一括書き込みの場合はさらにV
BLE(O)は0Vに、ALL“1”一括書き込みの場
合はVD4(=1V)に、ALL“0”一括書き込みの
場合はVCCにそれぞれされる。その後、全てのワード
線はVPPにされて同一データの一括書き込みが実現さ
れる。同様にして、ビット線1本おきに異なったデータ
を書き込むカラムストライプ1・2ライトが実現できる
(図12、図13)。
は“2”が書き込まれ、奇数ビット線には“0”が書き
込まれる。即ち、偶数ビット線に書き込み電圧が出力さ
れ、奇数ビット線に非書き込み電圧が出力される。ま
た、図13の場合には、反対パターンが書き込まれる。
ンプ兼ラッチ回路4をビット線から切り離した状態で、
プリチャージ回路12を全てのビット線に接続すること
により、異なるビット線であっても選択されたワード線
を共有するメモリセルに対してデータを一括して書き込
むことができる。即ち、複数のビット線におけるメモリ
セルに対してデータを同時に書き込むことができ、これ
により試験時間の短縮を図ることができる。
ト線,奇数ビット線でそれぞれ書き込み電圧,非書き込
み電圧を出力させ、これらの間に電位差を生じさせれ
ば、ビット線間のストレス試験を併せて行うことができ
る。
括して同一データを書き込むための他の試験方法を示す
波形図である。図9〜図11はそれぞれ“2〜0”一括
書き込みを示す。本実施例では、センスアンプ兼ラッチ
回路4のラッチデータを同一データにした後、ラッチ回
路4は全てのビット線と接続され、プリチャージ回路は
全てのビット線に非接続とされる。一括書き込みデータ
によらず共通のコマンド“一括ライト”を使うことがで
きる。このコマンドが入力されると、全ワード線と偶奇
両ビット線は選択状態になる。
シリアルデータ入力コマンドが入力されないので、全て
のラッチ回路に“2”書き込みデータがラッチされてい
る。この状態で一括書き込みするので、全てのメモリセ
ルに“2”が書き込まれる。ALL“0”一括書き込み
(図11)では、シリアルデータ入力コマンドが入力さ
れるので全てのラッチ回路に“0”書き込みデータがラ
ッチされている。この状態で一括書き込みするので、全
てのメモリセルに“0”が書き込まれる。このとき、通
常書き込みモードのように書き込みデータの入力をしな
くて良い。
0)では、ラッチ回路にALL“1”書き込みデータを
ラッチさせるために“ALL“1”セット”コマンドが
入力される。これによって、ラッチデータN2だけが反
転するため“1”書き込み状態になる。この状態で一括
書き込みするので、全てのメモリセルに“1”が書き込
まれる。
ージ回路12をビット線から切り離した状態で全てのビ
ット線をセンスアンプ兼ラッチ回路4に接続することに
より、異なるビット線であっても選択されたワード線を
共有するメモリセルに対してデータを一括して書き込む
ことができる。即ち、複数のビット線におけるメモリセ
ルに対してデータを同時に書き込むことができ、これに
より試験時間の短縮を図ることができる。
ン動作波形図を示す。バーンイン1は、全ブロックと全
ビット線を選択状態、全ワード線及び選択ゲートを0V
として、全てのセンスアンプ兼ラッチ回路を“2”書き
込みラッチ、即ちビット線に書き込み電圧を出力する状
態にラッチして、メモリセルに書き込み動作を行う。そ
れと共に、VBLE(O)=0V,PreE(O)=V
M10,SBL1=VD3にされる。さらに、カラムア
ドレスYAj,YBj,YCjを全て選択状態にし、複
数のカラムデコーダ10を同時に選択状態にする。
4を書き込み電圧0Vを出力する状態にラッチし、また
プリチャージ回路12からも0Vを出力させながら、こ
れらを共にビット線と接続状態としている。従って、バ
ーンイン1では、メモリセル部以外のトランジスタQN
H1〜4,QNL1〜3,5,QP2のストレス試験を
行える。なお、このとき、プリチャージ回路12から0
Vを出力させる代りにプリチャージ回路12を外部回路
からフローティングにすることで、ビット線を通じてプ
リチャージ回路12及びセンスアンプ兼ラッチ回路4の
電圧を同一電圧に保持させてもよい。
験できないトランジスタにストレスをかけるために、ラ
ッチはシリアルデータ入力コマンドによって反転させら
れ、全てのセンスアンプ兼ラッチ回路4がビット線に非
書き込み電圧が出力できる状態にラッチされる。全ブロ
ック非選択状態、全グローバルワード線GWLxはVP
Pとされる。さらに、カラムアドレスYAj,YBj,
YCjを全て選択状態にし、複数のカラムデコーダ10
を同時に選択状態にする。
路4を非書き込み電圧が出力できる状態にラッチする一
方、これがビット線と非接続状態とされており、CAP
RSTを0Vにすることによって、結局QP1,3,Q
NH5,QNL4,6のストレス試験が行える。
コマンドを入力しなくてもよい。これは、例えばバーン
イン2モードを何度も繰り返して試験する場合には、半
分に対してシリアルでの入力コマンドを入力する試験と
入力しない試験を行ってもよいからである。
バーンイン2の試験を行っているが、本実施形態では直
接、センスアンプ兼ラッチ回路4をビット線に書き込み
電圧が出力できる状態にラッチし、ラッチ回路4を全て
のビット線と非接続状態にすることによっても、メモリ
セル部以外のトランジスタのストレス試験を行うことが
できる。
ルを用いた場合の実施形態の説明であるが、これに限ら
ず2値及び多値のメモリに適用することもできる。さら
に、NAND型に限らず、図18(b)に示すAND型
フラッシュメモリや、図18(c)に示すNOR型フラ
ッシュメモリに適用することもできる。また、不揮発性
メモリに限らず、図19(a)に示すようなDRAM
や、図19(b)に示すようなSRAMに適用すること
も可能である。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
数ビット線で共有されるセンスアンプ兼ラッチ回路を用
いた半導体記憶装置において、同時に全ビット線を選択
して一括書き込みやストレス試験ができるので、試験に
要する時間を短縮でき、コストを低減できる。
ンプ兼ラッチ回路とビット線毎に接続されるプリチャー
ジ回路を用いた半導体メモリにおいて、ラッチデータに
無関係に同時に全ビット線を選択して一括書き込みやス
トレス試験ができるので、試験に要する時問を短縮で
き、コストを低減できる。さらに、全カラムデコーダを
選択状態にして試験できるため試験に要する時間を短縮
でき、コストを低減できる。
基本構成を示すブロック図。
周辺回路の構成を示す図。
込む試験方法を示す波形図。
込む試験方法を示す波形図。
込む試験方法を示す波形図。
込む他の試験方法を示す波形図。
き込む他の試験方法を示す波形図。
き込む他の試験方法を示す波形図。
む試験方法を示す波形図。
む試験方法を示す波形図。
リを示す図。
Claims (7)
- 【請求項1】複数本のビット線と複数本のワード線の交
差部にメモリセルを配置してなるメモリセルアレイと、
ビット線に選択的に接続され、メモリセルのデータを読
み出す時にデータに応じたビット線電圧をセンスし、メ
モリセルにデータを書き込む時に書き込みデータに応じ
た電圧をビット線に出力するセンスアンプ兼ラッチ回路
と、ビット線に選択的に接続され、メモリセルにデータ
を書き込む時にセンスアンプ兼ラッチ回路に接続されな
いビット線にメモリセルのデータを変更しない電圧を出
力するプリチャージ回路とを備えた半導体記憶装置にお
いて、 前記メモリセルの動作テストのために、前記センスアン
プ兼ラッチ回路を全てのビット線に非接続状態とし、前
記プリチャージ回路を全てのビット線に接続して該ビッ
ト線に書き込み電圧又は非書き込み電圧を出力させ、選
択されたワード線を共有する複数のメモリセルに対して
一括に同一データを書き込むモードを有することを特徴
とする半導体記憶装置。 - 【請求項2】複数本のビット線と複数本のワード線の交
差部にメモリセルを配置してなるメモリセルアレイと、
複数のビット線に選択的に接続され、メモリセルのデー
タを読み出す時にデータに応じたビット線電圧をセンス
し、メモリセルにデータを書き込む時に書き込みデータ
に応じた電圧をビット線に出力するセンスアンプ兼ラッ
チ回路と、ビット線に選択的に接続され、メモリセルに
データを書き込む時にセンスアンプ兼ラッチ回路に接続
されないビット線にメモリセルのデータを変更しない電
圧を出力するプリチャージ回路とを備えた半導体記憶装
置において、 前記メモリセルの動作テストのために、前記プリチャー
ジ回路を前記ビット線に非接続状態とし、前記センスア
ンプ兼ラッチ回路を前記ビット線に接続し、選択された
ワード線を共有する複数のメモリセルに対して一括に同
一データを書き込むモードを有することを特徴とする半
導体記憶装置。 - 【請求項3】複数本のビット線と複数本のワード線の交
差部にメモリセルを配置してなるメモリセルアレイと、
ビット線に選択的に接続され、メモリセルのデータを読
み出す時にデータに応じたビット線電圧をセンスし、メ
モリセルにデータを書き込む時に書き込みデータに応じ
た電圧をビット線に出力するセンスアンプ兼ラッチ回路
と、ビット線に選択的に接続され、メモリセルにデータ
を書き込む時にセンスアンプ兼ラッチ回路に接続されな
いビット線にメモリセルのデータを変更しない電圧を出
力するプリチャージ回路とを備えた半導体記憶装置にお
いて、 メモリセル部以外のトランジスタの動作テストを行うた
めに、前記センスアンプ兼ラッチ回路を書き込み電圧を
出力する状態にラッチし、前記プリチャージ回路の電圧
を前記センスアンプ兼ラッチ回路と同一電圧に保持しな
がら、前記センスアンプ兼ラッチ回路と共に前記プリチ
ャージ回路を前記ビット線に接続することを特徴とする
半導体記憶装置。 - 【請求項4】複数本のビット線と複数本のワード線の交
差部にメモリセルを配置してなるメモリセルアレイと、
メモリセルのデータを読み出す時にデータに応じたビッ
ト線電圧をセンスし、メモリセルにデータを書き込む時
に書き込みデータに応じた電圧をビット線に出力するセ
ンスアンプ兼ラッチ回路と、センスアンプ兼ラッチ回路
を選択して入出力線に接続させるカラムデコーダとを備
えた半導体記憶装置において、 メモリセル部以外のトランジスタの動作テストを行うた
めに、複数のカラムデコーダを同時に選択状態にするこ
とを特徴とする半導体記憶装置。 - 【請求項5】複数本のビット線と複数本のワード線の交
差部にメモリセルを配置してなるメモリセルアレイと、
ビット線に選択的に接続され、メモリセルのデータを読
み出す時にデータに応じたビット線電圧をセンスし、メ
モリセルにデータを書き込む時に書き込みデータに応じ
た電圧をビット線に出力するセンスアンプ兼ラッチ回路
と、ビット線に選択的に接続され、メモリセルにデータ
を書き込む時にセンスアンプ兼ラッチ回路に接続されな
いビット線にメモリセルのデータを変更しない電圧を出
力するプリチャージ回路とを備えた半導体記憶装置にお
いて、 前記メモリセルのテストのために、前記センスアンプ兼
ラッチ回路を全てのビット線に非接続状態とし、前記プ
リチャージ回路を全てのビット線に接続して互いに隣接
する2本のビット線にそれぞれ書き込み電圧と非書き込
み電圧を出力させ、選択されたワード線を共有する複数
のメモリセルに対して一括にデータを書き込むモードを
有することを特徴とする半導体記憶装置。 - 【請求項6】複数本のビット線と複数本のワード線の交
差部にメモリセルを配置してなるメモリセルアレイと、
複数のビット線に選択的に接続され、メモリセルのデー
タを読み出す時にデータに応じたビット線電圧をセンス
し、メモリセルにデータを書き込む時に書き込みデータ
に応じた電圧をビット線に出力するセンスアンプ兼ラッ
チ回路と、ビット線に選択的に接続され、メモリセルに
データを書き込む時にセンスアンプ兼ラッチ回路に接続
されないビット線にメモリセルのデータを変更しない電
圧を出力するプリチャージ回路とを備えた半導体記憶装
置において、 メモリセル部以外のトランジスタの動作テストを行うた
めに、前記センスアンプ兼ラッチ回路を前記ビット線に
書き込み電圧又は非書き込み電圧が出力できる状態にラ
ッチし、該ラッチ回路を全てのビット線と非接続状態に
することを特徴とする半導体記憶装置。 - 【請求項7】前記メモリセルは、多値記憶可能であるこ
とを特徴とする請求項1〜6のいずれかに記載の半導体
記憶装置。
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KR1019970014644A KR100272034B1 (ko) | 1996-04-19 | 1997-04-19 | 반도체 기억 장치 |
US09/512,469 US6154403A (en) | 1996-04-19 | 2000-02-24 | Semiconductor memory device |
US09/671,293 US6249479B1 (en) | 1996-04-19 | 2000-09-27 | Semiconductor memory device |
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JPH09288898A true JPH09288898A (ja) | 1997-11-04 |
JP3519542B2 JP3519542B2 (ja) | 2004-04-19 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2011070768A (ja) * | 2011-01-12 | 2011-04-07 | Renesas Electronics Corp | 不揮発性半導体記憶装置の書込方法 |
-
1996
- 1996-04-19 JP JP09885296A patent/JP3519542B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2011070768A (ja) * | 2011-01-12 | 2011-04-07 | Renesas Electronics Corp | 不揮発性半導体記憶装置の書込方法 |
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