JPH1127484A - 書き込み装置 - Google Patents
書き込み装置Info
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- JPH1127484A JPH1127484A JP16900597A JP16900597A JPH1127484A JP H1127484 A JPH1127484 A JP H1127484A JP 16900597 A JP16900597 A JP 16900597A JP 16900597 A JP16900597 A JP 16900597A JP H1127484 A JPH1127484 A JP H1127484A
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Abstract
(57)【要約】
【課題】この発明は、記憶回路に書き込みと読み出しを
１ライン中に行う必要があって高速化の妨げになり、ラ
インヘッドドライバの動作速度以上に画像データ転送ク
ロックの速度を上げられないという課題を解決しようと
するものである。 【解決手段】この発明は、記憶手段１３ａ〜１６ａを１
ライン分以上の画像データを記憶できる容量とし、記憶
手段１３ａ〜１６ａの画像データ読み出しを記憶手段１
３ａ〜１６ａの画像データ書き込みから最低１ライン分
以上遅延させる手段２１を備え、制御手段１８ａが記憶
手段１３ａ〜１６ａから略同時に画像データを読み出す
ものである。
１ライン中に行う必要があって高速化の妨げになり、ラ
インヘッドドライバの動作速度以上に画像データ転送ク
ロックの速度を上げられないという課題を解決しようと
するものである。 【解決手段】この発明は、記憶手段１３ａ〜１６ａを１
ライン分以上の画像データを記憶できる容量とし、記憶
手段１３ａ〜１６ａの画像データ読み出しを記憶手段１
３ａ〜１６ａの画像データ書き込みから最低１ライン分
以上遅延させる手段２１を備え、制御手段１８ａが記憶
手段１３ａ〜１６ａから略同時に画像データを読み出す
ものである。
Description
【０００１】
【発明の属する技術分野】本発明はプリンタ、複写機、
ファクシミリなどに用いられ、ＬＥＤ（発光ダイオー
ド）ヘッド、ＬＣＤ（液晶）ヘッド、インクジェットヘ
ッド、サーマルヘッドなどのラインヘッドによりライン
単位で画像の書き込みを行う書き込み装置に関する。
ファクシミリなどに用いられ、ＬＥＤ（発光ダイオー
ド）ヘッド、ＬＣＤ（液晶）ヘッド、インクジェットヘ
ッド、サーマルヘッドなどのラインヘッドによりライン
単位で画像の書き込みを行う書き込み装置に関する。
【０００２】
【従来の技術】プリンタ、複写機、ファクシミリなどの
画像形成装置においては、書き込み装置にてＬＥＤヘッ
ド、ＬＣＤヘッド、インクジェットヘッド、サーマルヘ
ッドなどのラインヘッドによりライン単位で画像を感光
体などの記録媒体に書き込むものがある。図７は書き込
み素子としてＬＥＤヘッドからなる露光素子を有するラ
インヘッドを用いた従来の書き込み装置の一例を示すブ
ロック図であり、図８はその動作タイミングを示すタイ
ミングチャートである。
画像形成装置においては、書き込み装置にてＬＥＤヘッ
ド、ＬＣＤヘッド、インクジェットヘッド、サーマルヘ
ッドなどのラインヘッドによりライン単位で画像を感光
体などの記録媒体に書き込むものがある。図７は書き込
み素子としてＬＥＤヘッドからなる露光素子を有するラ
インヘッドを用いた従来の書き込み装置の一例を示すブ
ロック図であり、図８はその動作タイミングを示すタイ
ミングチャートである。
【０００３】この書き込み装置においては、画像データ
（画像信号）発生装置１１から発生した連続する画像デ
ータを画像データ転送クロックに同期してラッチ回路か
らなる画像データ保持手段１２に保持する。
（画像信号）発生装置１１から発生した連続する画像デ
ータを画像データ転送クロックに同期してラッチ回路か
らなる画像データ保持手段１２に保持する。
【０００４】複数のＦＩＦＯメモリ１３〜１６からなる
記憶手段の画像データ書き込みを制御する制御手段とし
てのＦＩＦＯ書き込み制御回路１７は、画像データ転送
開始信号としてのＦＧＡＴＥ信号が入力された時にＦＩ
ＦＯメモリ１３〜１６の画像データ書き込みを有効とす
る画像データ書き込み制御信号ＦＩＦＯ１ＷＥＮ〜ＦＩ
ＦＯ４ＷＥＮを発生してＦＩＦＯメモリ１３〜１６へ出
力し、ラッチ回路１２に保持された画像データを複数に
分割して、例えば２つに分割して奇数番目と偶数番目に
分けることにより画像データＤＡＴＡ１−ＯＤＤ、ＤＡ
ＴＡ１−ＥＶＥＮ、ＤＡＴＡ２−ＯＤＤ、ＤＡＴＡ２−
ＥＶＥＮに分けてＦＩＦＯメモリ１３〜１６に書き込み
クロックとしての画像データ転送クロックに同期して書
き込む。
記憶手段の画像データ書き込みを制御する制御手段とし
てのＦＩＦＯ書き込み制御回路１７は、画像データ転送
開始信号としてのＦＧＡＴＥ信号が入力された時にＦＩ
ＦＯメモリ１３〜１６の画像データ書き込みを有効とす
る画像データ書き込み制御信号ＦＩＦＯ１ＷＥＮ〜ＦＩ
ＦＯ４ＷＥＮを発生してＦＩＦＯメモリ１３〜１６へ出
力し、ラッチ回路１２に保持された画像データを複数に
分割して、例えば２つに分割して奇数番目と偶数番目に
分けることにより画像データＤＡＴＡ１−ＯＤＤ、ＤＡ
ＴＡ１−ＥＶＥＮ、ＤＡＴＡ２−ＯＤＤ、ＤＡＴＡ２−
ＥＶＥＮに分けてＦＩＦＯメモリ１３〜１６に書き込み
クロックとしての画像データ転送クロックに同期して書
き込む。
【０００５】この場合、最初に画像データＤＡＴＡ１−
ＯＤＤ、ＤＡＴＡ１−ＥＶＥＮがＦＩＦＯメモリ１３、
１４に書き込まれ、次に画像データＤＡＴＡ２−ＯＤ
Ｄ、ＤＡＴＡ２−ＥＶＥＮがＦＩＦＯメモリ１５、１６
に書き込まれる。
ＯＤＤ、ＤＡＴＡ１−ＥＶＥＮがＦＩＦＯメモリ１３、
１４に書き込まれ、次に画像データＤＡＴＡ２−ＯＤ
Ｄ、ＤＡＴＡ２−ＥＶＥＮがＦＩＦＯメモリ１５、１６
に書き込まれる。
【０００６】次に、ＦＩＦＯメモリ１３〜１６の画像デ
ータ読み出しとＬＥＤアレーヘッド２０を制御する制御
手段としてのＦＩＦＯ読み出し・アレーヘッド制御回路
１８は、ＦＧＡＴＥ信号が入力されると、ＦＩＦＯメモ
リ１３〜１６の画像データ書き込み開始から所定の時間
だけ遅れてＦＩＦＯメモリ１３〜１６の画像データ読み
出しを有効とする画像データ読み出し制御信号ＦＩＦＯ
１ＲＥＮ〜ＦＩＦＯ４ＲＥＮを発生してＦＩＦＯメモリ
１３〜１６へ出力する。
ータ読み出しとＬＥＤアレーヘッド２０を制御する制御
手段としてのＦＩＦＯ読み出し・アレーヘッド制御回路
１８は、ＦＧＡＴＥ信号が入力されると、ＦＩＦＯメモ
リ１３〜１６の画像データ書き込み開始から所定の時間
だけ遅れてＦＩＦＯメモリ１３〜１６の画像データ読み
出しを有効とする画像データ読み出し制御信号ＦＩＦＯ
１ＲＥＮ〜ＦＩＦＯ４ＲＥＮを発生してＦＩＦＯメモリ
１３〜１６へ出力する。
【０００７】画像データ読み出し制御信号ＦＩＦＯ１Ｒ
ＥＮ〜ＦＩＦＯ４ＲＥＮが有効になると、ＦＩＦＯメモ
リ１３〜１６から画像データＤＡＴＡ１−ＯＤＤ、ＤＡ
ＴＡ１−ＥＶＥＮ、ＤＡＴＡ２−ＯＤＤ、ＤＡＴＡ２−
ＥＶＥＮが画像データ転送クロックに同期して読み出さ
れ、この画像データＤＡＴＡ１−ＯＤＤ、ＤＡＴＡ１−
ＥＶＥＮ、ＤＡＴＡ２−ＯＤＤ、ＤＡＴＡ２−ＥＶＥＮ
はパラレル・シリアル変換回路と保持手段として設けら
れたラッチ回路１９によりシリアルデータに変換された
後に保持される。
ＥＮ〜ＦＩＦＯ４ＲＥＮが有効になると、ＦＩＦＯメモ
リ１３〜１６から画像データＤＡＴＡ１−ＯＤＤ、ＤＡ
ＴＡ１−ＥＶＥＮ、ＤＡＴＡ２−ＯＤＤ、ＤＡＴＡ２−
ＥＶＥＮが画像データ転送クロックに同期して読み出さ
れ、この画像データＤＡＴＡ１−ＯＤＤ、ＤＡＴＡ１−
ＥＶＥＮ、ＤＡＴＡ２−ＯＤＤ、ＤＡＴＡ２−ＥＶＥＮ
はパラレル・シリアル変換回路と保持手段として設けら
れたラッチ回路１９によりシリアルデータに変換された
後に保持される。
【０００８】この場合、最初にシリアル画像データＤＡ
ＴＡ１−ＯＤＤ、ＤＡＴＡ１−ＥＶＥＮがＦＩＦＯメモ
リ１３、１４から読み出され、次にシリアル画像データ
ＤＡＴＡ２−ＯＤＤ、ＤＡＴＡ２−ＥＶＥＮがＦＩＦＯ
メモリ１５、１６から読み出される。パラレル・シリア
ル変換回路とラッチ回路１９に保持されたシリアル画像
データは１ライン分の露光を行う複数の露光素子として
のＬＥＤ素子が主走査方向に一列又は複数列に配列され
たＬＥＤアレーヘッドからなるラインヘッド２０へ転送
される。
ＴＡ１−ＯＤＤ、ＤＡＴＡ１−ＥＶＥＮがＦＩＦＯメモ
リ１３、１４から読み出され、次にシリアル画像データ
ＤＡＴＡ２−ＯＤＤ、ＤＡＴＡ２−ＥＶＥＮがＦＩＦＯ
メモリ１５、１６から読み出される。パラレル・シリア
ル変換回路とラッチ回路１９に保持されたシリアル画像
データは１ライン分の露光を行う複数の露光素子として
のＬＥＤ素子が主走査方向に一列又は複数列に配列され
たＬＥＤアレーヘッドからなるラインヘッド２０へ転送
される。
【０００９】次に、ＦＩＦＯ読み出し・ＬＥＤアレーヘ
ッド制御回路１８は、ＬＥＤアレーヘッド２０へ画像デ
ータ転送終了信号としてのＤＡＴＡ ＳＥＴ信号を送信
し、その後、ＬＥＤアレーヘッド２０の露光素子を発光
させる信号（ここでは奇数番目の露光素子を発光させる
ためのＬＥＤ点灯信号（ＯＤＤ）と偶数番目の露光素子
を発光させるためのＬＥＤ点灯信号（ＥＶＥＮ））を送
信する。
ッド制御回路１８は、ＬＥＤアレーヘッド２０へ画像デ
ータ転送終了信号としてのＤＡＴＡ ＳＥＴ信号を送信
し、その後、ＬＥＤアレーヘッド２０の露光素子を発光
させる信号（ここでは奇数番目の露光素子を発光させる
ためのＬＥＤ点灯信号（ＯＤＤ）と偶数番目の露光素子
を発光させるためのＬＥＤ点灯信号（ＥＶＥＮ））を送
信する。
【００１０】ＬＥＤアレーヘッド２０は、ＦＩＦＯ読み
出し・ＬＥＤアレーヘッド制御回路１８からのＤＡＴＡ
ＳＥＴ信号により、パラレル・シリアル変換回路とラ
ッチ回路１９から送信されたシリアル画像データに基づ
いて１ライン分の画像データをシフトレジスタに、複数
の露光素子を駆動できるようにセットし、ＬＥＤドライ
バ回路にてＦＩＦＯ読み出し・ＬＥＤアレーヘッド制御
回路１８からのＬＥＤ点灯信号（ＯＤＤ）により上記１
ライン分の画像データのうちの奇数番目の画像信号で奇
数番目の露光素子をそれぞれ駆動し、次にＦＩＦＯ読み
出し・ＬＥＤアレーヘッド制御回路１８からのＬＥＤ点
灯信号（ＥＶＥＮ）によりパラレル・シリアル変換回路
とラッチ回路１９からの１ライン分の画像データのうち
の偶数番目の画像信号で偶数番目の露光素子をそれぞれ
駆動する。
出し・ＬＥＤアレーヘッド制御回路１８からのＤＡＴＡ
ＳＥＴ信号により、パラレル・シリアル変換回路とラ
ッチ回路１９から送信されたシリアル画像データに基づ
いて１ライン分の画像データをシフトレジスタに、複数
の露光素子を駆動できるようにセットし、ＬＥＤドライ
バ回路にてＦＩＦＯ読み出し・ＬＥＤアレーヘッド制御
回路１８からのＬＥＤ点灯信号（ＯＤＤ）により上記１
ライン分の画像データのうちの奇数番目の画像信号で奇
数番目の露光素子をそれぞれ駆動し、次にＦＩＦＯ読み
出し・ＬＥＤアレーヘッド制御回路１８からのＬＥＤ点
灯信号（ＥＶＥＮ）によりパラレル・シリアル変換回路
とラッチ回路１９からの１ライン分の画像データのうち
の偶数番目の画像信号で偶数番目の露光素子をそれぞれ
駆動する。
【００１１】ＬＥＤアレーヘッド２０の複数の露光素子
は１ライン分の画像信号をそれぞれ光信号に変換して該
光信号により感光体からなる記録媒体を露光することで
感光体に１ライン分の画像を書き込む。この感光体は、
画像形成装置において、駆動部により副走査方向に移動
させられながら帯電手段により一様に帯電され、上述の
ような１ライン分の画像の書き込みがライン同期信号／
ＬＳＹＮＣに同期して繰り返して行われて静電潜像が形
成される。この感光体上の静電潜像は現像装置により現
像されて転写装置により記録紙に転写される。
は１ライン分の画像信号をそれぞれ光信号に変換して該
光信号により感光体からなる記録媒体を露光することで
感光体に１ライン分の画像を書き込む。この感光体は、
画像形成装置において、駆動部により副走査方向に移動
させられながら帯電手段により一様に帯電され、上述の
ような１ライン分の画像の書き込みがライン同期信号／
ＬＳＹＮＣに同期して繰り返して行われて静電潜像が形
成される。この感光体上の静電潜像は現像装置により現
像されて転写装置により記録紙に転写される。
【００１２】
【発明が解決しようとする課題】上記書き込み装置で
は、ＦＩＦＯメモリ１３〜１６に対する画像データの書
き込みと読み出しを１ライン中（各ライン同期信号／Ｌ
ＳＹＮＣの間）で行おうとすると、１ライン周期の中で
ＦＩＦＯメモリ１３〜１６に対する１ライン分の画像デ
ータの書き込み・読み出し、ＬＥＤアレーヘッド２０へ
の画像データの転送動作、露光素子の点灯動作を行われ
なければならず、システムとしての高速化の妨げになっ
ている。また、従来、書き込み速度の限界値はＬＥＤア
レーヘッド２０のＬＥＤドライバ回路の動作速度に依存
しているので、このＬＥＤドライバ回路の動作速度以上
に画像データ転送クロックの速度を上げることができな
かった。すなわち、書き込み速度の限界値がＬＥＤアレ
ーヘッド２０のＬＥＤドライバ回路の動作速度に依存し
ているために画像形成装置全体の画像形成速度を上げる
ことができなかった。
は、ＦＩＦＯメモリ１３〜１６に対する画像データの書
き込みと読み出しを１ライン中（各ライン同期信号／Ｌ
ＳＹＮＣの間）で行おうとすると、１ライン周期の中で
ＦＩＦＯメモリ１３〜１６に対する１ライン分の画像デ
ータの書き込み・読み出し、ＬＥＤアレーヘッド２０へ
の画像データの転送動作、露光素子の点灯動作を行われ
なければならず、システムとしての高速化の妨げになっ
ている。また、従来、書き込み速度の限界値はＬＥＤア
レーヘッド２０のＬＥＤドライバ回路の動作速度に依存
しているので、このＬＥＤドライバ回路の動作速度以上
に画像データ転送クロックの速度を上げることができな
かった。すなわち、書き込み速度の限界値がＬＥＤアレ
ーヘッド２０のＬＥＤドライバ回路の動作速度に依存し
ているために画像形成装置全体の画像形成速度を上げる
ことができなかった。
【００１３】本発明は、システムの電源容量の低減化及
びシステムとしての高速化を図ることができるともに、
露光時間を長くすることができる書き込み装置を提供す
ることを目的とする。
びシステムとしての高速化を図ることができるともに、
露光時間を長くすることができる書き込み装置を提供す
ることを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明は、画像データ発生装置から発
生した連続する画像データを画像データ転送クロックに
同期して保持する第１の画像データ保持手段と、この第
１の画像データ保持手段に保持された画像データを記憶
する複数の記憶手段と、前記第１の画像データ保持手段
に保持された画像データを分割して書き込みクロックに
同期して前記複数の記憶手段に記憶させ、前記複数の記
憶手段に記憶された画像データを読み出しクロックに同
期して読み出す制御手段と、前記複数の記憶手段から読
み出した画像データを複数ドットから１ドットごとのデ
ータ変換後保持する第２の画像データ保持手段とを有
し、主走査方向に配列された複数の書き込み素子を有す
る書き込み用ラインヘッドに前記第２の画像データ保持
手段に保持した画像データを転送する書き込み装置にお
いて、前記複数の記憶手段の記憶容量を１ライン分以上
の画像データを記憶できる容量とし、前記記憶手段から
の画像データの読み出しを前記記憶手段への画像データ
の書き込みから最低１ライン分以上遅延させる遅延手段
を備え、前記制御手段が前記複数の記憶手段から略同時
に画像データを読み出し、その後例えばＯＤＤとＥＶＥ
Ｎとを時間差（ＯＤＤ素子点灯終了後、ＥＶＥＮ素子を
点灯させる）を設けることで、システムの電源容量の低
減化を図ることができる。
め、請求項１に係る発明は、画像データ発生装置から発
生した連続する画像データを画像データ転送クロックに
同期して保持する第１の画像データ保持手段と、この第
１の画像データ保持手段に保持された画像データを記憶
する複数の記憶手段と、前記第１の画像データ保持手段
に保持された画像データを分割して書き込みクロックに
同期して前記複数の記憶手段に記憶させ、前記複数の記
憶手段に記憶された画像データを読み出しクロックに同
期して読み出す制御手段と、前記複数の記憶手段から読
み出した画像データを複数ドットから１ドットごとのデ
ータ変換後保持する第２の画像データ保持手段とを有
し、主走査方向に配列された複数の書き込み素子を有す
る書き込み用ラインヘッドに前記第２の画像データ保持
手段に保持した画像データを転送する書き込み装置にお
いて、前記複数の記憶手段の記憶容量を１ライン分以上
の画像データを記憶できる容量とし、前記記憶手段から
の画像データの読み出しを前記記憶手段への画像データ
の書き込みから最低１ライン分以上遅延させる遅延手段
を備え、前記制御手段が前記複数の記憶手段から略同時
に画像データを読み出し、その後例えばＯＤＤとＥＶＥ
Ｎとを時間差（ＯＤＤ素子点灯終了後、ＥＶＥＮ素子を
点灯させる）を設けることで、システムの電源容量の低
減化を図ることができる。
【００１５】請求項２に係る発明は、請求項１記載の書
き込み装置において、前記複数の書き込み素子が複数の
露光素子からなり、この複数の露光素子を画像データ転
送後略同時にオンさせるものであり、高速化や露光時間
を長くすることができる。
き込み装置において、前記複数の書き込み素子が複数の
露光素子からなり、この複数の露光素子を画像データ転
送後略同時にオンさせるものであり、高速化や露光時間
を長くすることができる。
【００１６】請求項３に係る発明は、請求項１記載の書
き込み装置において、前記書き込みクロックと前記読み
出しクロックとを分離し、これらのクロックを可変でき
る手段を設けたものであり、請求項２に係る発明より更
なる高速化を図ることができる。
き込み装置において、前記書き込みクロックと前記読み
出しクロックとを分離し、これらのクロックを可変でき
る手段を設けたものであり、請求項２に係る発明より更
なる高速化を図ることができる。
【００１７】請求項４に係る発明は、画像データ発生装
置から発生した連続する画像データを画像データ転送ク
ロックに同期して保持する第１の画像データ保持手段
と、画像データを主走査方向に最低２ライン分以上保持
できる容量を有し前記第１の画像データ保持手段に保持
された画像データを記憶する複数の記憶手段と、前記第
１の画像データ保持手段に保持された画像データを分割
して前記複数の記憶手段に記憶させ、前記複数の記憶手
段からほぼ同時に画像データを読み出す制御手段と、前
記記憶手段からの画像データの読み出しを前記記憶手段
への画像データの書き込みから最低１ライン分以上遅延
させる第１の遅延手段と、前記複数の記憶手段から読み
出した画像データを複数ドットから１ドットごとのデー
タ変換後保持する第２の画像データ保持手段とを有し、
主走査方向に配列された複数の書き込み素子を有する書
き込み用ラインヘッドに前記第２の画像データ保持手段
に保持した画像データを転送する書き込み装置におい
て、第４の画像データ保持手段への書き込みと発光素子
の発光動作を前記記憶手段からの画像データ読み出しか
ら１ライン分以上遅らせる遅延手段と、前記第２の画像
データ保持手段に保持した画像データを画像データ転送
クロックに同期して保持する第３の画像データ保持手段
と、この第３の画像データ保持手段に保持した画像デー
タをトリガ信号に同期して保持する第４の画像データ保
持手段とを備えたものであり、更なる高速化及び低コス
ト化を図ることができる。
置から発生した連続する画像データを画像データ転送ク
ロックに同期して保持する第１の画像データ保持手段
と、画像データを主走査方向に最低２ライン分以上保持
できる容量を有し前記第１の画像データ保持手段に保持
された画像データを記憶する複数の記憶手段と、前記第
１の画像データ保持手段に保持された画像データを分割
して前記複数の記憶手段に記憶させ、前記複数の記憶手
段からほぼ同時に画像データを読み出す制御手段と、前
記記憶手段からの画像データの読み出しを前記記憶手段
への画像データの書き込みから最低１ライン分以上遅延
させる第１の遅延手段と、前記複数の記憶手段から読み
出した画像データを複数ドットから１ドットごとのデー
タ変換後保持する第２の画像データ保持手段とを有し、
主走査方向に配列された複数の書き込み素子を有する書
き込み用ラインヘッドに前記第２の画像データ保持手段
に保持した画像データを転送する書き込み装置におい
て、第４の画像データ保持手段への書き込みと発光素子
の発光動作を前記記憶手段からの画像データ読み出しか
ら１ライン分以上遅らせる遅延手段と、前記第２の画像
データ保持手段に保持した画像データを画像データ転送
クロックに同期して保持する第３の画像データ保持手段
と、この第３の画像データ保持手段に保持した画像デー
タをトリガ信号に同期して保持する第４の画像データ保
持手段とを備えたものであり、更なる高速化及び低コス
ト化を図ることができる。
【００１８】請求項５に係る発明は、請求項４記載の書
き込み装置において、前記第３の画像データ保持手段及
び前記第４の画像データ保持手段を前記ラインヘッド内
に設けたものであり、安価でノイズの影響を受けにくく
なる。
き込み装置において、前記第３の画像データ保持手段及
び前記第４の画像データ保持手段を前記ラインヘッド内
に設けたものであり、安価でノイズの影響を受けにくく
なる。
【００１９】請求項６に係る発明は、請求項５記載の書
き込み装置において、前記ラインヘッドを集積回路化し
たものであり、基板上の実装面積の低減及び信号線数の
低減を図ることができる。
き込み装置において、前記ラインヘッドを集積回路化し
たものであり、基板上の実装面積の低減及び信号線数の
低減を図ることができる。
【００２０】
【発明の実施の形態】図１は本発明の第１実施形態を示
し、図２は第１実施形態の動作タイミングを示す。この
第１実施形態は、請求項１に係る発明の一実施形態であ
る。この第１実施形態においては、上記従来の書き込み
装置において、複数のＦＩＦＯメモリからなる記憶手段
１３〜１６の代りに、全体の記憶容量を１ライン分以上
の画像データを記憶できる容量とした複数のＦＩＦＯメ
モリからなる記憶手段１３ａ〜１６ａが用いられる。ま
た、ＦＩＦＯメモリ１３ａ〜１６ａからの画像データ読
み出しをＦＩＦＯメモリ１３ａ〜１６ａへの画像データ
書き込みから最低１ライン分以上遅延させる遅延手段と
しての遅延回路２１が設けられ、ＦＩＦＯ読み出し・Ｌ
ＥＤアレーヘッド制御回路１８の代りにＦＩＦＯ読み出
し・ＬＥＤアレーヘッド制御回路１８ａが用いられる。
し、図２は第１実施形態の動作タイミングを示す。この
第１実施形態は、請求項１に係る発明の一実施形態であ
る。この第１実施形態においては、上記従来の書き込み
装置において、複数のＦＩＦＯメモリからなる記憶手段
１３〜１６の代りに、全体の記憶容量を１ライン分以上
の画像データを記憶できる容量とした複数のＦＩＦＯメ
モリからなる記憶手段１３ａ〜１６ａが用いられる。ま
た、ＦＩＦＯメモリ１３ａ〜１６ａからの画像データ読
み出しをＦＩＦＯメモリ１３ａ〜１６ａへの画像データ
書き込みから最低１ライン分以上遅延させる遅延手段と
しての遅延回路２１が設けられ、ＦＩＦＯ読み出し・Ｌ
ＥＤアレーヘッド制御回路１８の代りにＦＩＦＯ読み出
し・ＬＥＤアレーヘッド制御回路１８ａが用いられる。
【００２１】遅延回路２１は、例えば図３に示すように
フリップフロップを使用したシフトレジスタ回路で構成
されてシステムリセット信号ＳＹＳＴＥＭ ＲＥＳＥＴ
によりリセットされ、ライン同期信号ＬＳＹＮＣに同期
して画像データ吐き出し（書き出し）開始信号としての
ＦＧＡＴＥ信号をラッチする。
フリップフロップを使用したシフトレジスタ回路で構成
されてシステムリセット信号ＳＹＳＴＥＭ ＲＥＳＥＴ
によりリセットされ、ライン同期信号ＬＳＹＮＣに同期
して画像データ吐き出し（書き出し）開始信号としての
ＦＧＡＴＥ信号をラッチする。
【００２２】すなわち、遅延回路２１は、ＦＧＡＴＥ信
号が入力されると、その次にライン同期信号ＬＳＹＮＣ
が入力されることでＦＧＡＴＥ信号をラッチしてＦＩＦ
Ｏメモリ１３ａ〜１６ａの画像データ読み出し開始信号
ＦＧＡＴＥ ＤＬＡＹ−１として出力する。この遅延回
路２１の出力信号ＦＧＡＴＥ ＤＬＡＹ−１はＦＩＦＯ
読み出し・ＬＥＤアレーヘッド制御回路１８ａに出力さ
れる。
号が入力されると、その次にライン同期信号ＬＳＹＮＣ
が入力されることでＦＧＡＴＥ信号をラッチしてＦＩＦ
Ｏメモリ１３ａ〜１６ａの画像データ読み出し開始信号
ＦＧＡＴＥ ＤＬＡＹ−１として出力する。この遅延回
路２１の出力信号ＦＧＡＴＥ ＤＬＡＹ−１はＦＩＦＯ
読み出し・ＬＥＤアレーヘッド制御回路１８ａに出力さ
れる。
【００２３】従って、ＦＩＦＯ読み出し・ＬＥＤアレー
ヘッド制御回路１８ａは遅延回路２１の出力信号ＦＧＡ
ＴＥ ＤＬＡＹ−１が入力された時に画像データ読み出
し制御信号ＦＩＦＯ１ＲＥＮ〜ＦＩＦＯ４ＲＥＮを発生
してＦＩＦＯメモリ１３ａ〜１６ａへ出力し、各ＦＩＦ
Ｏメモリ１３ａ〜１６ａから同時に画像データＤＡＴＡ
１−ＯＤＤ、ＤＡＴＡ１−ＥＶＥＮ、ＤＡＴＡ２−ＯＤ
Ｄ、ＤＡＴＡ２−ＥＶＥＮが画像データ転送クロックに
同期して読み出される。この読み出された画像データＤ
ＡＴＡ１−ＯＤＤ、ＤＡＴＡ１−ＥＶＥＮ、ＤＡＴＡ２
−ＯＤＤ、ＤＡＴＡ２−ＥＶＥＮはシリアル画像データ
保持手段として設けられたパラレル・シリアル変換回路
とラッチ回路１９によりパラレル・シリアル変換後、保
持される。
ヘッド制御回路１８ａは遅延回路２１の出力信号ＦＧＡ
ＴＥ ＤＬＡＹ−１が入力された時に画像データ読み出
し制御信号ＦＩＦＯ１ＲＥＮ〜ＦＩＦＯ４ＲＥＮを発生
してＦＩＦＯメモリ１３ａ〜１６ａへ出力し、各ＦＩＦ
Ｏメモリ１３ａ〜１６ａから同時に画像データＤＡＴＡ
１−ＯＤＤ、ＤＡＴＡ１−ＥＶＥＮ、ＤＡＴＡ２−ＯＤ
Ｄ、ＤＡＴＡ２−ＥＶＥＮが画像データ転送クロックに
同期して読み出される。この読み出された画像データＤ
ＡＴＡ１−ＯＤＤ、ＤＡＴＡ１−ＥＶＥＮ、ＤＡＴＡ２
−ＯＤＤ、ＤＡＴＡ２−ＥＶＥＮはシリアル画像データ
保持手段として設けられたパラレル・シリアル変換回路
とラッチ回路１９によりパラレル・シリアル変換後、保
持される。
【００２４】次に、ＦＩＦＯ読み出し・ＬＥＤアレーヘ
ッド制御回路１８ａは、ＬＥＤアレーヘッド２０へ画像
データ転送終了信号としてのＤＡＴＡ ＳＥＴ信号を送
信し、その後、ＬＥＤアレーヘッド２０の露光素子を発
光させる信号をＬＥＤアレーヘッド２０へ送信する（こ
こでは奇数番目の露光素子を発光させるためのＬＥＤ点
灯信号（ＯＤＤ）と偶数番目の露光素子を発光させるた
めのＬＥＤ点灯信号（ＥＶＥＮ）を順次に送信する）。
ッド制御回路１８ａは、ＬＥＤアレーヘッド２０へ画像
データ転送終了信号としてのＤＡＴＡ ＳＥＴ信号を送
信し、その後、ＬＥＤアレーヘッド２０の露光素子を発
光させる信号をＬＥＤアレーヘッド２０へ送信する（こ
こでは奇数番目の露光素子を発光させるためのＬＥＤ点
灯信号（ＯＤＤ）と偶数番目の露光素子を発光させるた
めのＬＥＤ点灯信号（ＥＶＥＮ）を順次に送信する）。
【００２５】従って、ＦＩＦＯメモリ１３ａ〜１６ａの
画像データ読み出しがＦＩＦＯメモリ１３ａ〜１６ａの
画像データ書き込みより１ライン分遅れることになり、
この第１実施形態のように１ライン分の画像データを２
つに分割する方式ではＦＩＦＯメモリ１３ａ〜１６ａか
ら１ライン分の画像データを読み出す画像データ読み出
し時間が上記従来の書き込み装置に比べて１／２とな
り、余裕時間を作ることができる。この効果は、１／
（１ライン分の画像データを分割する数）に比例するの
で、１ライン分の画像データの分割数が多ければ多いほ
ど大きくなる。
画像データ読み出しがＦＩＦＯメモリ１３ａ〜１６ａの
画像データ書き込みより１ライン分遅れることになり、
この第１実施形態のように１ライン分の画像データを２
つに分割する方式ではＦＩＦＯメモリ１３ａ〜１６ａか
ら１ライン分の画像データを読み出す画像データ読み出
し時間が上記従来の書き込み装置に比べて１／２とな
り、余裕時間を作ることができる。この効果は、１／
（１ライン分の画像データを分割する数）に比例するの
で、１ライン分の画像データの分割数が多ければ多いほ
ど大きくなる。
【００２６】このように第１実施形態は、ＬＥＤ点灯信
号にＯＤＤとＥＶＥＮに時間差（ＯＤＤ終了後、ＥＶＥ
Ｎ素子を点灯させる）を設けることで、ＬＥＤ点灯信号
（ＯＤＤ）によりＬＥＤアレーヘッド２０の奇数番目の
画像信号で奇数番目の露光素子を駆動し、その後、ＬＥ
Ｄ点灯信号（ＥＶＥＮ）によりＬＥＤアレーヘッド２０
の偶数番目の画像信号で偶数番目の露光素子を駆動する
ので、ＬＥＤアレーヘッド２０上の全露光素子を一括し
て同時に画像データにより点灯させる一括点灯方式に比
べて、発光素子数を半分づつ点灯させることで電源容量
を少なくすることができ、システムの電源容量の低減化
を図ることができる。また、余裕時間を作ることがで
き、この余裕時間を利用してライン周期時間（ライン同
期信号ＬＳＹＮＣの周期）を短くすることで、書き込み
装置を使用したシステムの高速化が可能となる。
号にＯＤＤとＥＶＥＮに時間差（ＯＤＤ終了後、ＥＶＥ
Ｎ素子を点灯させる）を設けることで、ＬＥＤ点灯信号
（ＯＤＤ）によりＬＥＤアレーヘッド２０の奇数番目の
画像信号で奇数番目の露光素子を駆動し、その後、ＬＥ
Ｄ点灯信号（ＥＶＥＮ）によりＬＥＤアレーヘッド２０
の偶数番目の画像信号で偶数番目の露光素子を駆動する
ので、ＬＥＤアレーヘッド２０上の全露光素子を一括し
て同時に画像データにより点灯させる一括点灯方式に比
べて、発光素子数を半分づつ点灯させることで電源容量
を少なくすることができ、システムの電源容量の低減化
を図ることができる。また、余裕時間を作ることがで
き、この余裕時間を利用してライン周期時間（ライン同
期信号ＬＳＹＮＣの周期）を短くすることで、書き込み
装置を使用したシステムの高速化が可能となる。
【００２７】図４は本発明の第２実施形態の動作タイミ
ングを示す。この第２実施形態は、請求項２に係る発明
の一実施形態であり、上記第１実施形態において、ＦＩ
ＦＯ読み出し・ＬＥＤアレーヘッド制御回路１８ａは、
各ＦＩＦＯメモリ１３ａ〜１６ａから同時に画像データ
ＤＡＴＡ１−ＯＤＤ、ＤＡＴＡ１−ＥＶＥＮ、ＤＡＴＡ
２−ＯＤＤ、ＤＡＴＡ２−ＥＶＥＮを読み出しクロック
としての画像データ転送クロックに同期して読み出して
画像データ保持手段としてのラッチ回路１９に保持させ
た後に、ＬＥＤアレーヘッド２０へ画像データ転送終了
信号としてのＤＡＴＡ ＳＥＴ信号を送信し、その後、
奇数番目の露光素子を発光させるためのＬＥＤ点灯信号
（ＯＤＤ）と偶数番目の露光素子を発光させるためのＬ
ＥＤ点灯信号（ＥＶＥＮ）を同時に送信する。
ングを示す。この第２実施形態は、請求項２に係る発明
の一実施形態であり、上記第１実施形態において、ＦＩ
ＦＯ読み出し・ＬＥＤアレーヘッド制御回路１８ａは、
各ＦＩＦＯメモリ１３ａ〜１６ａから同時に画像データ
ＤＡＴＡ１−ＯＤＤ、ＤＡＴＡ１−ＥＶＥＮ、ＤＡＴＡ
２−ＯＤＤ、ＤＡＴＡ２−ＥＶＥＮを読み出しクロック
としての画像データ転送クロックに同期して読み出して
画像データ保持手段としてのラッチ回路１９に保持させ
た後に、ＬＥＤアレーヘッド２０へ画像データ転送終了
信号としてのＤＡＴＡ ＳＥＴ信号を送信し、その後、
奇数番目の露光素子を発光させるためのＬＥＤ点灯信号
（ＯＤＤ）と偶数番目の露光素子を発光させるためのＬ
ＥＤ点灯信号（ＥＶＥＮ）を同時に送信する。
【００２８】従って、ＬＥＤアレーヘッド２０は、ＦＩ
ＦＯ読み出し・ＬＥＤアレーヘッド制御回路１８ａから
のＬＥＤ点灯信号（ＯＤＤ）、ＬＥＤ点灯信号（ＥＶＥ
Ｎ）により全ての露光素子を一括して同時に画像データ
により駆動する。このため、第２実施形態では、第１実
施形態に比べて消費電力は大きくなるが、図４に示すよ
うに完全な余裕時間ができ、この完全余裕時間の分だけ
主走査方向のライン周期（ライン同期信号／ＬＳＹＮＣ
の周期）を短くすることで、システム全体の画像形成速
度を早くすることができる。また、露光時間（露光素子
の点灯時間）に完全余裕時間を含めた時間を当てること
で露光時間を長くすることができ、記録媒体としての感
光体の感度を落とすことが可能になり、システムとして
考えた場合に感光体のコストを下げることができる。
ＦＯ読み出し・ＬＥＤアレーヘッド制御回路１８ａから
のＬＥＤ点灯信号（ＯＤＤ）、ＬＥＤ点灯信号（ＥＶＥ
Ｎ）により全ての露光素子を一括して同時に画像データ
により駆動する。このため、第２実施形態では、第１実
施形態に比べて消費電力は大きくなるが、図４に示すよ
うに完全な余裕時間ができ、この完全余裕時間の分だけ
主走査方向のライン周期（ライン同期信号／ＬＳＹＮＣ
の周期）を短くすることで、システム全体の画像形成速
度を早くすることができる。また、露光時間（露光素子
の点灯時間）に完全余裕時間を含めた時間を当てること
で露光時間を長くすることができ、記録媒体としての感
光体の感度を落とすことが可能になり、システムとして
考えた場合に感光体のコストを下げることができる。
【００２９】このように、この第２実施形態は、請求項
２に係る発明の一実施形態であって、請求項１記載の書
き込み装置において、前記複数の書き込み素子が複数の
露光素子からなり、この複数の露光素子を画像データ転
送後略同時にオンさせるので、高速化や露光時間を長く
することができる。
２に係る発明の一実施形態であって、請求項１記載の書
き込み装置において、前記複数の書き込み素子が複数の
露光素子からなり、この複数の露光素子を画像データ転
送後略同時にオンさせるので、高速化や露光時間を長く
することができる。
【００３０】図５は本発明の第３実施形態におけるクロ
ック分割・選択回路を示す。この第３実施形態は、請求
項３に係る発明の一実施形態であり、上記第１実施形態
において、図５に示すクロック分割・選択回路により書
き込みクロック及び読み出しクロックを作成する。この
クロック分割・選択回路においては、発振器２２がクロ
ックを発生し、このクロックが分周回路２３により１か
らＮ（２以上の自然数）までの分周比で分周されて周波
数の異なるＮ個のクロックが作成される。従って、発振
器２２及び分周回路２３は周波数の異なるＮ個のクロッ
クを作成するクロック発生手段を構成する。
ック分割・選択回路を示す。この第３実施形態は、請求
項３に係る発明の一実施形態であり、上記第１実施形態
において、図５に示すクロック分割・選択回路により書
き込みクロック及び読み出しクロックを作成する。この
クロック分割・選択回路においては、発振器２２がクロ
ックを発生し、このクロックが分周回路２３により１か
らＮ（２以上の自然数）までの分周比で分周されて周波
数の異なるＮ個のクロックが作成される。従って、発振
器２２及び分周回路２３は周波数の異なるＮ個のクロッ
クを作成するクロック発生手段を構成する。
【００３１】選択回路２４、２５は分周回路２３からの
複数のクロックのうちのいずれか１つのクロックを個別
に選択する選択手段を構成し、選択回路２４はＦＩＦＯ
書き込みクロック選択信号により分周回路２３からの複
数のクロックのうちのいずれか１つのクロックを選択し
てＦＩＦＯメモリ１３ａ〜１６ａへ書き込みクロック
（ＦＩＦＯ書き込みクロック）として出力する。選択回
路２５はＦＩＦＯ呼出しクロック選択信号により分周回
路２３からの複数のクロックのうちのいずれか１つのク
ロックを選択してＦＩＦＯメモリ１３ａ〜１６ａへ読み
出しクロック（ＦＩＦＯ呼出しクロック）として出力す
る。
複数のクロックのうちのいずれか１つのクロックを個別
に選択する選択手段を構成し、選択回路２４はＦＩＦＯ
書き込みクロック選択信号により分周回路２３からの複
数のクロックのうちのいずれか１つのクロックを選択し
てＦＩＦＯメモリ１３ａ〜１６ａへ書き込みクロック
（ＦＩＦＯ書き込みクロック）として出力する。選択回
路２５はＦＩＦＯ呼出しクロック選択信号により分周回
路２３からの複数のクロックのうちのいずれか１つのク
ロックを選択してＦＩＦＯメモリ１３ａ〜１６ａへ読み
出しクロック（ＦＩＦＯ呼出しクロック）として出力す
る。
【００３２】ＦＩＦＯ書き込み制御回路１７は画像デー
タ吐き出し信号としてのＦＧＡＴＥ信号が入力された時
に画像データ書き込み制御信号ＦＩＦＯ１ＷＥＮ〜ＦＩ
ＦＯ４ＷＥＮを発生してＦＩＦＯメモリ１３ａ〜１６ａ
へ出力し、ラッチ回路１２に保持された１ライン分の画
像データが複数の画像データＤＡＴＡ１−ＯＤＤ、ＤＡ
ＴＡ１−ＥＶＥＮ、ＤＡＴＡ２−ＯＤＤ、ＤＡＴＡ２−
ＥＶＥＮに分けられてＦＩＦＯメモリ１３ａ〜１６ａに
選択回路２４からの書き込みクロックに同期して書き込
まれる。
タ吐き出し信号としてのＦＧＡＴＥ信号が入力された時
に画像データ書き込み制御信号ＦＩＦＯ１ＷＥＮ〜ＦＩ
ＦＯ４ＷＥＮを発生してＦＩＦＯメモリ１３ａ〜１６ａ
へ出力し、ラッチ回路１２に保持された１ライン分の画
像データが複数の画像データＤＡＴＡ１−ＯＤＤ、ＤＡ
ＴＡ１−ＥＶＥＮ、ＤＡＴＡ２−ＯＤＤ、ＤＡＴＡ２−
ＥＶＥＮに分けられてＦＩＦＯメモリ１３ａ〜１６ａに
選択回路２４からの書き込みクロックに同期して書き込
まれる。
【００３３】ＦＩＦＯ読み出し・ＬＥＤアレーヘッド制
御回路１８ａは遅延回路２１の出力信号ＦＧＡＴＥ Ｄ
ＬＡＹ−１が入力された時に画像データ読み出し制御信
号ＦＩＦＯ１ＲＥＮ〜ＦＩＦＯ４ＲＥＮを発生してＦＩ
ＦＯメモリ１３ａ〜１６ａへ出力し、ＦＩＦＯメモリ１
３ａ〜１６ａから画像データＤＡＴＡ１−ＯＤＤ、ＤＡ
ＴＡ１−ＥＶＥＮ、ＤＡＴＡ２−ＯＤＤ、ＤＡＴＡ２−
ＥＶＥＮが選択回路２５からの読み出しクロックに同期
して読み出されパラレル・シリアル変換後、シリアル画
像データとしてラッチ回路１９に保持される。
御回路１８ａは遅延回路２１の出力信号ＦＧＡＴＥ Ｄ
ＬＡＹ−１が入力された時に画像データ読み出し制御信
号ＦＩＦＯ１ＲＥＮ〜ＦＩＦＯ４ＲＥＮを発生してＦＩ
ＦＯメモリ１３ａ〜１６ａへ出力し、ＦＩＦＯメモリ１
３ａ〜１６ａから画像データＤＡＴＡ１−ＯＤＤ、ＤＡ
ＴＡ１−ＥＶＥＮ、ＤＡＴＡ２−ＯＤＤ、ＤＡＴＡ２−
ＥＶＥＮが選択回路２５からの読み出しクロックに同期
して読み出されパラレル・シリアル変換後、シリアル画
像データとしてラッチ回路１９に保持される。
【００３４】このように、この第３実施形態では、書き
込みクロックと読み出しクロックとを分離して個別に選
択するので、ＦＩＦＯメモリ１３ａ〜１６ａの画像デー
タ読み出し側の動作速度はＬＥＤアレーヘッド２０のＬ
ＥＤドライバ回路の動作速度に依存するが、ＦＩＦＯメ
モリ１３ａ〜１６ａの画像データ書き込み側の動作速度
はＦＩＦＯメモリ１３ａ〜１６ａに画像データを書き込
む部分の動作速度に依存するため、ＦＩＦＯメモリ１３
ａ〜１６ａに画像データを書き込む時間の短縮（図４に
示す書き込み時間の短縮）を図ることができる。これに
より、システム全体からみると、ライン周期（ライン同
期信号／ＬＳＹＮＣの周期）を短くすることができ、シ
ステム全体の画像形成動作の速度を上げることができ
る。これは画像データ数が多くなるにつれて効果的とな
る。
込みクロックと読み出しクロックとを分離して個別に選
択するので、ＦＩＦＯメモリ１３ａ〜１６ａの画像デー
タ読み出し側の動作速度はＬＥＤアレーヘッド２０のＬ
ＥＤドライバ回路の動作速度に依存するが、ＦＩＦＯメ
モリ１３ａ〜１６ａの画像データ書き込み側の動作速度
はＦＩＦＯメモリ１３ａ〜１６ａに画像データを書き込
む部分の動作速度に依存するため、ＦＩＦＯメモリ１３
ａ〜１６ａに画像データを書き込む時間の短縮（図４に
示す書き込み時間の短縮）を図ることができる。これに
より、システム全体からみると、ライン周期（ライン同
期信号／ＬＳＹＮＣの周期）を短くすることができ、シ
ステム全体の画像形成動作の速度を上げることができ
る。これは画像データ数が多くなるにつれて効果的とな
る。
【００３５】例えば、６００ｄｐｉ時の露光素子数は約
７１６８ｄｏｔ分であるが、階調ｂｉｔ数＝８ｂｉｔ、
画像データ転送クロック周波数＝１０ＭＨｚ（１００ｎ
ｓ）、ＬＥＤアレーヘッド分割数（画像データ分割数）
＝４の条件下でＦＩＦＯメモリ１３ａ〜１６ａの画像デ
ータ書き込みに要する時間は、７１６８ｄｏｔ×１００
ｎｓ＝７１６．８μｓとなるが、画像データ転送クロッ
ク周波数を２０ＭＨｚとして動作させれば、ＦＩＦＯメ
モリ１３ａ〜１６ａへの画像データ書き込み時間を１／
２とすることができ、更に露光素子の点灯時間を高感度
の感光体などを使用することで短縮すれば、図６に示す
ような完全余裕時間を広げることができる。このことか
ら、システム全体の画像形成動作の速度を上げることが
できる。
７１６８ｄｏｔ分であるが、階調ｂｉｔ数＝８ｂｉｔ、
画像データ転送クロック周波数＝１０ＭＨｚ（１００ｎ
ｓ）、ＬＥＤアレーヘッド分割数（画像データ分割数）
＝４の条件下でＦＩＦＯメモリ１３ａ〜１６ａの画像デ
ータ書き込みに要する時間は、７１６８ｄｏｔ×１００
ｎｓ＝７１６．８μｓとなるが、画像データ転送クロッ
ク周波数を２０ＭＨｚとして動作させれば、ＦＩＦＯメ
モリ１３ａ〜１６ａへの画像データ書き込み時間を１／
２とすることができ、更に露光素子の点灯時間を高感度
の感光体などを使用することで短縮すれば、図６に示す
ような完全余裕時間を広げることができる。このことか
ら、システム全体の画像形成動作の速度を上げることが
できる。
【００３６】この第３実施形態は、請求項３に係る発明
の一実施形態であって、請求項１記載の書き込み装置に
おいて、前記書き込みクロックと前記読み出しクロック
とを分離し、これらのクロックを可変できる手段として
の発振器２２、分周回路２３及び選択回路２４、２５を
設けたので、第２実施形態より更なる書き込み時間の短
縮を図ることができる。
の一実施形態であって、請求項１記載の書き込み装置に
おいて、前記書き込みクロックと前記読み出しクロック
とを分離し、これらのクロックを可変できる手段として
の発振器２２、分周回路２３及び選択回路２４、２５を
設けたので、第２実施形態より更なる書き込み時間の短
縮を図ることができる。
【００３７】図９は本発明の第４実施形態を示し、図１
０は第４実施形態の動作タイミングを示す。この第４実
施形態は、請求項２、３に係る発明の別の実施形態であ
り、印字スタート信号がシステムからビデオ（ＶＩＤＥ
Ｏ）信号発生回路３１に与えられると、ＶＩＤＥＯ信号
発生回路３１が副走査方向の画像領域指定信号ＦＧＡＴ
Ｅ、主走査方向の画像領域指定のための基準信号（ライ
ン同期信号／ＬＳＹＮＣ）、画像データ転送クロックＶ
ＩＤＥＯ−ＣＬＫを発生して画像信号（画像データ）発
生装置３２などに送信する。
０は第４実施形態の動作タイミングを示す。この第４実
施形態は、請求項２、３に係る発明の別の実施形態であ
り、印字スタート信号がシステムからビデオ（ＶＩＤＥ
Ｏ）信号発生回路３１に与えられると、ＶＩＤＥＯ信号
発生回路３１が副走査方向の画像領域指定信号ＦＧＡＴ
Ｅ、主走査方向の画像領域指定のための基準信号（ライ
ン同期信号／ＬＳＹＮＣ）、画像データ転送クロックＶ
ＩＤＥＯ−ＣＬＫを発生して画像信号（画像データ）発
生装置３２などに送信する。
【００３８】画像データ発生装置３２は連続する画像デ
ータを画像データ転送クロックＶＩＤＥＯ−ＣＬＫに同
期して発生し、ラッチ回路からなる画像データ保持手段
３３は画像データ発生装置３２からの連続する画像デー
タを画像データ転送クロックＶＩＤＥＯ−ＣＬＫに同期
してラッチする。複数のＦＩＦＯメモリ３４、３５から
なる記憶手段への画像データ書き込みを制御する制御手
段として設けられたＦＩＦＯ書き込み制御回路３６は画
像データ書き込み制御信号をアンドゲート３７、３８へ
出力し、アンドゲート３７、３８はその画像データ書き
込み制御信号とＦＧＡＴＥとのアンドをとることによ
り、ＦＩＦＯメモリ３４、３５の画像データ書き込みを
有効とする画像データ書き込み制御信号ＦＩＦＯ１ＷＥ
Ｎ、ＦＩＦＯ２ＷＥＮを発生してＦＩＦＯメモリ３４、
３５へ出力する。
ータを画像データ転送クロックＶＩＤＥＯ−ＣＬＫに同
期して発生し、ラッチ回路からなる画像データ保持手段
３３は画像データ発生装置３２からの連続する画像デー
タを画像データ転送クロックＶＩＤＥＯ−ＣＬＫに同期
してラッチする。複数のＦＩＦＯメモリ３４、３５から
なる記憶手段への画像データ書き込みを制御する制御手
段として設けられたＦＩＦＯ書き込み制御回路３６は画
像データ書き込み制御信号をアンドゲート３７、３８へ
出力し、アンドゲート３７、３８はその画像データ書き
込み制御信号とＦＧＡＴＥとのアンドをとることによ
り、ＦＩＦＯメモリ３４、３５の画像データ書き込みを
有効とする画像データ書き込み制御信号ＦＩＦＯ１ＷＥ
Ｎ、ＦＩＦＯ２ＷＥＮを発生してＦＩＦＯメモリ３４、
３５へ出力する。
【００３９】このため、ラッチ回路３３に保持された１
ライン分の画像データは複数に分割されて、例えば奇数
番目の画像データＤＡＴＡ１−ＯＤＤと偶数番目のＤＡ
ＴＡ１−ＥＶＥＮに分けられてＦＩＦＯメモリ３４、３
５に書き込みクロック（ＦＩＦＯ書き込みクロック）に
同期して順次に書き込まれる。
ライン分の画像データは複数に分割されて、例えば奇数
番目の画像データＤＡＴＡ１−ＯＤＤと偶数番目のＤＡ
ＴＡ１−ＥＶＥＮに分けられてＦＩＦＯメモリ３４、３
５に書き込みクロック（ＦＩＦＯ書き込みクロック）に
同期して順次に書き込まれる。
【００４０】１ライン分の画像データのＦＩＦＯメモリ
３４、３５への書き込みが終了した後には、ＦＩＦＯメ
モリ３４、３５の画像データ読み出しとＬＥＤアレーヘ
ッド３９を制御する制御手段としてのＦＩＦＯ読み出し
・ＬＥＤアレーヘッド制御回路４０はＦＩＦＯ読み出し
制御信号をアンドゲート４１、４２へ出力し、アンドゲ
ート４１、４２はそのＦＩＦＯ読み出し制御信号とＦＧ
ＡＴＥの遅延信号ＦＧＡＴＥ ＤＬＡＹ−１とのアンド
をとることにより、ＦＩＦＯメモリ３４、３５の画像デ
ータ書き込み開始から所定の時間だけ遅れてＦＩＦＯメ
モリ３４、３５の画像データ読み出しを有効とする画像
データ読み出し制御信号ＦＩＦＯ１ＲＥＮ、ＦＩＦＯ２
ＲＥＮを発生してＦＩＦＯメモリ３４、３５へ出力す
る。
３４、３５への書き込みが終了した後には、ＦＩＦＯメ
モリ３４、３５の画像データ読み出しとＬＥＤアレーヘ
ッド３９を制御する制御手段としてのＦＩＦＯ読み出し
・ＬＥＤアレーヘッド制御回路４０はＦＩＦＯ読み出し
制御信号をアンドゲート４１、４２へ出力し、アンドゲ
ート４１、４２はそのＦＩＦＯ読み出し制御信号とＦＧ
ＡＴＥの遅延信号ＦＧＡＴＥ ＤＬＡＹ−１とのアンド
をとることにより、ＦＩＦＯメモリ３４、３５の画像デ
ータ書き込み開始から所定の時間だけ遅れてＦＩＦＯメ
モリ３４、３５の画像データ読み出しを有効とする画像
データ読み出し制御信号ＦＩＦＯ１ＲＥＮ、ＦＩＦＯ２
ＲＥＮを発生してＦＩＦＯメモリ３４、３５へ出力す
る。
【００４１】このため、ＦＩＦＯメモリ３４、３５から
画像データＤＡＴＡ−ＯＤＤ、ＤＡＴＡ−ＥＶＥＮが読
み出しクロック（ＦＩＦＯ呼び出しクロック）に同期し
て略同時に読み出され、この画像データＤＡＴＡ−ＯＤ
Ｄ、ＤＡＴＡ−ＥＶＥＮがパラレル・シリアル変換後、
シリアル画像データ保持手段として設けられたラッチ回
路４３に画像データ転送クロックＷＣＬＫに同期してラ
ッチされる。
画像データＤＡＴＡ−ＯＤＤ、ＤＡＴＡ−ＥＶＥＮが読
み出しクロック（ＦＩＦＯ呼び出しクロック）に同期し
て略同時に読み出され、この画像データＤＡＴＡ−ＯＤ
Ｄ、ＤＡＴＡ−ＥＶＥＮがパラレル・シリアル変換後、
シリアル画像データ保持手段として設けられたラッチ回
路４３に画像データ転送クロックＷＣＬＫに同期してラ
ッチされる。
【００４２】ここに、アンドゲート４１、４２に入力さ
れるＦＧＡＴＥ遅延信号ＦＧＡＴＥＤＬＡＹ−１はＦＧ
ＡＴＥを遅延手段で１ライン分以上遅延させたものであ
り、この遅延手段は例えば上記実施形態と同様に図３に
示すようなフリップフロップを使用したシフトレジスタ
回路で構成された遅延回路が用いられてＦＧＡＴＥを１
ライン分遅延させる。従って、ＦＩＦＯメモリ３４、３
５からＦＩＦＯメモリ３４、３５の画像データ書き込み
開始より１ライン分遅れて画像データＤＡＴＡ−ＯＤ
Ｄ、ＤＡＴＡ−ＥＶＥＮがほぼ同時に読み出される。
れるＦＧＡＴＥ遅延信号ＦＧＡＴＥＤＬＡＹ−１はＦＧ
ＡＴＥを遅延手段で１ライン分以上遅延させたものであ
り、この遅延手段は例えば上記実施形態と同様に図３に
示すようなフリップフロップを使用したシフトレジスタ
回路で構成された遅延回路が用いられてＦＧＡＴＥを１
ライン分遅延させる。従って、ＦＩＦＯメモリ３４、３
５からＦＩＦＯメモリ３４、３５の画像データ書き込み
開始より１ライン分遅れて画像データＤＡＴＡ−ＯＤ
Ｄ、ＤＡＴＡ−ＥＶＥＮがほぼ同時に読み出される。
【００４３】また、ＦＩＦＯ書き込みクロック及びＦＩ
ＦＯ読み出しクロックは上記第３実施形態における図５
に示すようなクロック分割・選択回路により発生する。
ラッチ回路４３に保持された画像データは１ライン分の
露光を行う複数の露光素子としてのＬＥＤ素子が主走査
方向に一列又は複数列に配列されたＬＥＤアレーヘッド
からなるラインヘッド３９へ転送される。
ＦＯ読み出しクロックは上記第３実施形態における図５
に示すようなクロック分割・選択回路により発生する。
ラッチ回路４３に保持された画像データは１ライン分の
露光を行う複数の露光素子としてのＬＥＤ素子が主走査
方向に一列又は複数列に配列されたＬＥＤアレーヘッド
からなるラインヘッド３９へ転送される。
【００４４】次に、ＦＩＦＯ読み出し・ＬＥＤアレーヘ
ッド制御回路４０は、ＬＥＤアレーヘッド３９へ画像デ
ータ転送終了信号としてのＤＡＴＡ ＳＥＴ信号を送信
し、その後、ＬＥＤアレーヘッド３９の露光素子を発光
させるＬＥＤ点灯信号を送信する。
ッド制御回路４０は、ＬＥＤアレーヘッド３９へ画像デ
ータ転送終了信号としてのＤＡＴＡ ＳＥＴ信号を送信
し、その後、ＬＥＤアレーヘッド３９の露光素子を発光
させるＬＥＤ点灯信号を送信する。
【００４５】ＬＥＤアレーヘッド３９は、図１１に示す
ようにＦＩＦＯ読み出し・ＬＥＤアレーヘッド制御回路
４０からのＤＡＴＡ ＳＥＴ信号と、画像データ転送ク
ロックＷＣＬＫにより、ラッチ回路４３から送信される
１ライン分のシリアル画像データをシフトレジスタ回路
４４にセットし、ＬＥＤドライバ回路４５にてＦＩＦＯ
読み出し・ＬＥＤアレーヘッド制御回路１８からのＬＥ
Ｄ点灯信号（ＯＤＤ）により、シフトレジスタ回路４４
にセットされている１ライン分の画像データに基づい
て、ドライバー回路で露光素子をそれぞれ駆動する。
ようにＦＩＦＯ読み出し・ＬＥＤアレーヘッド制御回路
４０からのＤＡＴＡ ＳＥＴ信号と、画像データ転送ク
ロックＷＣＬＫにより、ラッチ回路４３から送信される
１ライン分のシリアル画像データをシフトレジスタ回路
４４にセットし、ＬＥＤドライバ回路４５にてＦＩＦＯ
読み出し・ＬＥＤアレーヘッド制御回路１８からのＬＥ
Ｄ点灯信号（ＯＤＤ）により、シフトレジスタ回路４４
にセットされている１ライン分の画像データに基づい
て、ドライバー回路で露光素子をそれぞれ駆動する。
【００４６】ＬＥＤアレーヘッド３９の複数の露光素子
は１ライン分の画像信号をそれぞれ光信号に変換して該
光信号により感光体からなる記録媒体を露光することで
感光体に１ライン分の画像を書き込む。この感光体は、
画像形成装置において、駆動部により副走査方向に移動
させられながら帯電手段により一様に帯電され、上述の
ような１ライン分の画像の書き込みがライン同期信号／
ＬＳＹＮＣに同期して繰り返して行われて静電潜像が形
成される。この感光体上の静電潜像は現像装置により現
像されて転写装置により記録紙に転写される。
は１ライン分の画像信号をそれぞれ光信号に変換して該
光信号により感光体からなる記録媒体を露光することで
感光体に１ライン分の画像を書き込む。この感光体は、
画像形成装置において、駆動部により副走査方向に移動
させられながら帯電手段により一様に帯電され、上述の
ような１ライン分の画像の書き込みがライン同期信号／
ＬＳＹＮＣに同期して繰り返して行われて静電潜像が形
成される。この感光体上の静電潜像は現像装置により現
像されて転写装置により記録紙に転写される。
【００４７】この第４実施形態では、上記第２実施形態
及び第３実施形態と同様な効果を奏する。ところで、上
記実施形態では、（ＦＩＦＯメモリからの画像データ読
み出し時間＋ＬＥＤアレーヘッドの点灯時間）を短縮す
ることができない。
及び第３実施形態と同様な効果を奏する。ところで、上
記実施形態では、（ＦＩＦＯメモリからの画像データ読
み出し時間＋ＬＥＤアレーヘッドの点灯時間）を短縮す
ることができない。
【００４８】そこで、本発明の第５実施形態は、（ＦＩ
ＦＯメモリからの画像データ読み出し時間＋ＬＥＤアレ
ーヘッドの点灯時間）を短縮できるようにしたものであ
る。図１２は第５実施形態を示し、図１３は第５実施形
態の動作タイミングを示す。この第５実施形態は、請求
項４〜６に係る発明の一実施形態であり、上記第４実施
形態とは以下に述べる点が異なる。
ＦＯメモリからの画像データ読み出し時間＋ＬＥＤアレ
ーヘッドの点灯時間）を短縮できるようにしたものであ
る。図１２は第５実施形態を示し、図１３は第５実施形
態の動作タイミングを示す。この第５実施形態は、請求
項４〜６に係る発明の一実施形態であり、上記第４実施
形態とは以下に述べる点が異なる。
【００４９】ＦＩＦＯ読み出し・ＬＥＤアレーヘッド制
御回路４０及びＬＥＤアレーヘッド３９の代りにＦＩＦ
Ｏ読み出し・ＬＥＤアレーヘッド制御回路４０ａ及びＬ
ＥＤアレーヘッド３９ａが用いられ、図１４に示すよう
にＬＥＤアレーヘッド３９ａはラッチ回路４６、４７及
びＬＥＤドライバ回路４５を有する。ラッチ回路４６、
４７は集積回路化されてＩＣチップ４８で構成される。
御回路４０及びＬＥＤアレーヘッド３９の代りにＦＩＦ
Ｏ読み出し・ＬＥＤアレーヘッド制御回路４０ａ及びＬ
ＥＤアレーヘッド３９ａが用いられ、図１４に示すよう
にＬＥＤアレーヘッド３９ａはラッチ回路４６、４７及
びＬＥＤドライバ回路４５を有する。ラッチ回路４６、
４７は集積回路化されてＩＣチップ４８で構成される。
【００５０】また、図１５に示すようにアンドゲート４
１、４２に入力されるＦＧＡＴＥ遅延信号ＦＧＡＴＥ
ＤＬＡＹ−１はＦＧＡＴＥを遅延手段で１ライン分以上
遅延させたものであり、この遅延手段は上記実施形態と
同様にフリップフロップを使用したシフトレジスタ回路
で構成された遅延回路４９が用いられてＦＧＡＴＥを１
ライン分遅延させる。
１、４２に入力されるＦＧＡＴＥ遅延信号ＦＧＡＴＥ
ＤＬＡＹ−１はＦＧＡＴＥを遅延手段で１ライン分以上
遅延させたものであり、この遅延手段は上記実施形態と
同様にフリップフロップを使用したシフトレジスタ回路
で構成された遅延回路４９が用いられてＦＧＡＴＥを１
ライン分遅延させる。
【００５１】また、フリップフロップを使用したシフト
レジスタ回路で構成された遅延回路５０は、遅延回路４
９からのＦＧＡＴＥ遅延信号ＦＧＡＴＥ ＤＬＡＹ−１
を１ライン分遅延させてＦＧＡＴＥ遅延信号ＦＧＡＴＥ
ＤＬＡＹ−２として出力する遅延手段を構成する。こ
の遅延回路５０からのＦＧＡＴＥ遅延信号ＦＧＡＴＥＤ
ＬＡＹ−２とＦＩＦＯ読み出し・ＬＥＤアレーヘッド制
御回路４０ａからのＬＥＤ点灯信号とはアンドゲート５
１でアンドがとられ、このアンドゲート５１の出力信号
がＬＥＤ点灯信号としてＬＥＤアレーヘッド３９ａへ送
られる。
レジスタ回路で構成された遅延回路５０は、遅延回路４
９からのＦＧＡＴＥ遅延信号ＦＧＡＴＥ ＤＬＡＹ−１
を１ライン分遅延させてＦＧＡＴＥ遅延信号ＦＧＡＴＥ
ＤＬＡＹ−２として出力する遅延手段を構成する。こ
の遅延回路５０からのＦＧＡＴＥ遅延信号ＦＧＡＴＥＤ
ＬＡＹ−２とＦＩＦＯ読み出し・ＬＥＤアレーヘッド制
御回路４０ａからのＬＥＤ点灯信号とはアンドゲート５
１でアンドがとられ、このアンドゲート５１の出力信号
がＬＥＤ点灯信号としてＬＥＤアレーヘッド３９ａへ送
られる。
【００５２】アンドゲート４１、４２はＦＩＦＯ読み出
し・ＬＥＤアレーヘッド制御回路４０ａからのＦＩＦＯ
読み出し制御信号とＦＧＡＴＥ遅延信号ＦＧＡＴＥ Ｄ
ＬＡＹ−１とのアンドをとることにより、ＦＩＦＯメモ
リ３４、３５の画像データ書き込み開始から１ライン分
遅れてＦＩＦＯメモリ３４、３５の画像データ読み出し
を有効とする画像データ読み出し制御信号ＦＩＦＯ１Ｒ
ＥＮ、ＦＩＦＯ２ＲＥＮを発生してＦＩＦＯメモリ３
４、３５へ出力する。
し・ＬＥＤアレーヘッド制御回路４０ａからのＦＩＦＯ
読み出し制御信号とＦＧＡＴＥ遅延信号ＦＧＡＴＥ Ｄ
ＬＡＹ−１とのアンドをとることにより、ＦＩＦＯメモ
リ３４、３５の画像データ書き込み開始から１ライン分
遅れてＦＩＦＯメモリ３４、３５の画像データ読み出し
を有効とする画像データ読み出し制御信号ＦＩＦＯ１Ｒ
ＥＮ、ＦＩＦＯ２ＲＥＮを発生してＦＩＦＯメモリ３
４、３５へ出力する。
【００５３】このため、ＦＩＦＯメモリ３４、３５から
１ライン前の画像データＤＡＴＡ−ＯＤＤ、ＤＡＴＡ−
ＥＶＥＮが読み出しクロック（ＦＩＦＯ呼び出しクロッ
ク）に同期して略同時に読み出され、この画像データＤ
ＡＴＡ−ＯＤＤ、ＤＡＴＡ−ＥＶＥＮがラッチ回路４３
に画像データ転送クロックＷＣＬＫに同期してラッチさ
れる。このラッチ回路４３に保持された画像データはＬ
ＥＤアレーヘッド３９ａへ転送される。
１ライン前の画像データＤＡＴＡ−ＯＤＤ、ＤＡＴＡ−
ＥＶＥＮが読み出しクロック（ＦＩＦＯ呼び出しクロッ
ク）に同期して略同時に読み出され、この画像データＤ
ＡＴＡ−ＯＤＤ、ＤＡＴＡ−ＥＶＥＮがラッチ回路４３
に画像データ転送クロックＷＣＬＫに同期してラッチさ
れる。このラッチ回路４３に保持された画像データはＬ
ＥＤアレーヘッド３９ａへ転送される。
【００５４】次に、ＦＩＦＯ読み出し・ＬＥＤアレーヘ
ッド制御回路４０ａは、ＬＥＤアレーヘッド３９ａへ画
像データ転送終了信号としてのＤＡＴＡ ＳＥＴ信号Ｄ
ＡＴＡ ＳＥＴ−１、ＤＡＴＡ ＳＥＴ−２を送信し、
その後、ＬＥＤアレーヘッド３９ａの露光素子を発光さ
せるＬＥＤ点灯信号をアンドゲート５１を介してＬＥＤ
アレーヘッド３９ａへ送信する。
ッド制御回路４０ａは、ＬＥＤアレーヘッド３９ａへ画
像データ転送終了信号としてのＤＡＴＡ ＳＥＴ信号Ｄ
ＡＴＡ ＳＥＴ−１、ＤＡＴＡ ＳＥＴ−２を送信し、
その後、ＬＥＤアレーヘッド３９ａの露光素子を発光さ
せるＬＥＤ点灯信号をアンドゲート５１を介してＬＥＤ
アレーヘッド３９ａへ送信する。
【００５５】ＬＥＤアレーヘッド３９ａは、図１４に示
すようにＦＩＦＯ読み出し・ＬＥＤアレーヘッド制御回
路４０からのＤＡＴＡ ＳＥＴ信号ＤＡＴＡ ＳＥＴ−
１により、ラッチ回路４３からの１ライン分の画像デー
タを画像データ転送クロックＷＣＬＫに同期してラッチ
回路４６にラッチし、このラッチ回路４６にラッチした
１ライン分の画像データをＦＩＦＯ読み出し・ＬＥＤア
レーヘッド制御回路４０ａからのＤＡＴＡ ＳＥＴ信号
（トリガ信号）ＤＡＴＡ ＳＥＴ−２によりラッチ回路
４７にセットする。さらに、ＬＥＤアレーヘッド３９ａ
は、ＬＥＤドライバ回路４５にてアンドゲート５１から
のＬＥＤ点灯信号により、ラッチ回路４７にセットされ
ている１ライン分の画像データ（２ライン前の画像デー
タ）で露光素子をそれぞれ駆動し、露光素子が１ライン
分の画像信号をそれぞれ光信号に変換して該光信号によ
り感光体を露光することで感光体に１ライン分の画像を
書き込む。
すようにＦＩＦＯ読み出し・ＬＥＤアレーヘッド制御回
路４０からのＤＡＴＡ ＳＥＴ信号ＤＡＴＡ ＳＥＴ−
１により、ラッチ回路４３からの１ライン分の画像デー
タを画像データ転送クロックＷＣＬＫに同期してラッチ
回路４６にラッチし、このラッチ回路４６にラッチした
１ライン分の画像データをＦＩＦＯ読み出し・ＬＥＤア
レーヘッド制御回路４０ａからのＤＡＴＡ ＳＥＴ信号
（トリガ信号）ＤＡＴＡ ＳＥＴ−２によりラッチ回路
４７にセットする。さらに、ＬＥＤアレーヘッド３９ａ
は、ＬＥＤドライバ回路４５にてアンドゲート５１から
のＬＥＤ点灯信号により、ラッチ回路４７にセットされ
ている１ライン分の画像データ（２ライン前の画像デー
タ）で露光素子をそれぞれ駆動し、露光素子が１ライン
分の画像信号をそれぞれ光信号に変換して該光信号によ
り感光体を露光することで感光体に１ライン分の画像を
書き込む。
【００５６】以上のことから、１ライン走査中にＦＩＦ
Ｏメモリ３４、３５からの画像データ読み出しとＬＥＤ
アレーヘッド３９ａの点灯動作を行う必要がなくなり、
図１３に示すように余裕時間を上記実施形態より更に拡
げることができる。この余裕時間を利用してライン周期
時間（ライン同期信号ＬＳＹＮＣの周期）を短くするこ
とで、本書き込み装置を使用したシステムの高速化が可
能となる。また、余裕時間を感光体への露光時間に当て
ることで感度の低い感光体を使用することができ、シス
テムとして考えた場合に低コストにすることができる。
Ｏメモリ３４、３５からの画像データ読み出しとＬＥＤ
アレーヘッド３９ａの点灯動作を行う必要がなくなり、
図１３に示すように余裕時間を上記実施形態より更に拡
げることができる。この余裕時間を利用してライン周期
時間（ライン同期信号ＬＳＹＮＣの周期）を短くするこ
とで、本書き込み装置を使用したシステムの高速化が可
能となる。また、余裕時間を感光体への露光時間に当て
ることで感度の低い感光体を使用することができ、シス
テムとして考えた場合に低コストにすることができる。
【００５７】このように、第５実施形態は、請求項４に
係る発明の一実施形態であって、画像データ発生装置３
２から発生した連続する画像データを画像データ転送ク
ロックに同期して保持する第１の画像データ保持手段と
してのラッチ回路３３と、画像データを主走査方向に最
低２ライン分以上保持できる容量を有し前記第１の画像
データ保持手段３３に保持された画像データを記憶する
複数の記憶手段としてのＦＩＦＯメモリ３４、３５と、
前記第１の画像データ保持手段３３に保持された画像デ
ータを分割して前記複数の記憶手段３４、３５に記憶さ
せ、前記複数の記憶手段３４、３５からほぼ同時に画像
データを読み出す制御手段としてのＦＩＦＯ書き込み制
御回路３６及びＦＩＦＯ読み出し・ＬＥＤアレーヘッド
制御回路４０ａと、前記記憶手段３４、３５からの画像
データの読み出しを前記記憶手段３４、３５への画像デ
ータの書き込みから最低１ライン分以上遅延させる第１
の遅延手段としての遅延回路４９と、前記複数の記憶手
段３４、３５から読み出した画像データをパラレル・シ
リアル変換後のシリアル画像データを保持する第２の画
像データ保持手段としてのパラレル・シリアル変換回路
とラッチ回路４３とを有し、主走査方向に配列された複
数の書き込み素子を有する書き込み用ラインヘッドとし
てのＬＥＤアレーヘッド３９ａに前記第２の画像データ
保持手段４３に保持した画像データを転送する書き込み
装置において、第４の画像データ保持手段への書き込み
と発光素子の発光動作を前記記憶手段３４、３５からの
画像データ読み出しから１ライン分以上遅らせる遅延手
段としての遅延回路５０と、前記第２の画像データ保持
手段４３に保持したシリアル画像データを画像データ転
送クロックに同期して保持する第３の画像データ保持手
段としてのシフトレジスタ回路４６と、この第３の画像
データ保持手段４６に保持した画像データをトリガ信号
に同期して再度保持する第４の画像データ保持手段とし
てのラッチ回路４７とを備えたので、上記実施形態より
更なる高速化及び低コスト化を図ることができる。
係る発明の一実施形態であって、画像データ発生装置３
２から発生した連続する画像データを画像データ転送ク
ロックに同期して保持する第１の画像データ保持手段と
してのラッチ回路３３と、画像データを主走査方向に最
低２ライン分以上保持できる容量を有し前記第１の画像
データ保持手段３３に保持された画像データを記憶する
複数の記憶手段としてのＦＩＦＯメモリ３４、３５と、
前記第１の画像データ保持手段３３に保持された画像デ
ータを分割して前記複数の記憶手段３４、３５に記憶さ
せ、前記複数の記憶手段３４、３５からほぼ同時に画像
データを読み出す制御手段としてのＦＩＦＯ書き込み制
御回路３６及びＦＩＦＯ読み出し・ＬＥＤアレーヘッド
制御回路４０ａと、前記記憶手段３４、３５からの画像
データの読み出しを前記記憶手段３４、３５への画像デ
ータの書き込みから最低１ライン分以上遅延させる第１
の遅延手段としての遅延回路４９と、前記複数の記憶手
段３４、３５から読み出した画像データをパラレル・シ
リアル変換後のシリアル画像データを保持する第２の画
像データ保持手段としてのパラレル・シリアル変換回路
とラッチ回路４３とを有し、主走査方向に配列された複
数の書き込み素子を有する書き込み用ラインヘッドとし
てのＬＥＤアレーヘッド３９ａに前記第２の画像データ
保持手段４３に保持した画像データを転送する書き込み
装置において、第４の画像データ保持手段への書き込み
と発光素子の発光動作を前記記憶手段３４、３５からの
画像データ読み出しから１ライン分以上遅らせる遅延手
段としての遅延回路５０と、前記第２の画像データ保持
手段４３に保持したシリアル画像データを画像データ転
送クロックに同期して保持する第３の画像データ保持手
段としてのシフトレジスタ回路４６と、この第３の画像
データ保持手段４６に保持した画像データをトリガ信号
に同期して再度保持する第４の画像データ保持手段とし
てのラッチ回路４７とを備えたので、上記実施形態より
更なる高速化及び低コスト化を図ることができる。
【００５８】また、第５実施形態は、請求項５に係る発
明の一実施形態であって、請求項４記載の書き込み装置
において、前記第３の画像データ保持手段４６及び前記
第４の画像データ保持手段４７を前記ラインヘッド３９
ａ内に設けたので、安価でノイズの影響を受けにくくな
る。
明の一実施形態であって、請求項４記載の書き込み装置
において、前記第３の画像データ保持手段４６及び前記
第４の画像データ保持手段４７を前記ラインヘッド３９
ａ内に設けたので、安価でノイズの影響を受けにくくな
る。
【００５９】また、第５実施形態は、請求項６に係る発
明の一実施形態であって、請求項５記載の書き込み装置
において、前記ラインヘッド３９ａを集積回路化したの
で、基板上の実装面積の低減及び信号線数の低減を図る
ことができる。
明の一実施形態であって、請求項５記載の書き込み装置
において、前記ラインヘッド３９ａを集積回路化したの
で、基板上の実装面積の低減及び信号線数の低減を図る
ことができる。
【００６０】なお、本発明は、上記実施形態に限定され
るものではなく、例えばＬＣＤヘッドやサーマルヘッ
ド、インクジェットヘッドなどのラインヘッドを用いた
書き込み装置にも同様に適用することができる。
るものではなく、例えばＬＣＤヘッドやサーマルヘッ
ド、インクジェットヘッドなどのラインヘッドを用いた
書き込み装置にも同様に適用することができる。
【００６１】
【発明の効果】以上のように請求項１に係る発明によれ
ば、画像データ発生装置から発生した連続する画像デー
タを画像データ転送クロックに同期して保持する第１の
画像データ保持手段と、この第１の画像データ保持手段
に保持された画像データを記憶する複数の記憶手段と、
前記第１の画像データ保持手段に保持された画像データ
を分割して書き込みクロックに同期して前記複数の記憶
手段に記憶させ、前記複数の記憶手段に記憶された画像
データを読み出しクロックに同期して読み出す制御手段
と、前記複数の記憶手段から読み出した画像データをパ
ラレル・シリアル変換後、シリアル画像データを保持す
る第２の画像データ保持手段とを有し、主走査方向に配
列された複数の書き込み素子を有する書き込み用ライン
ヘッドに前記第２の画像データ保持手段に保持した画像
データを転送する書き込み装置において、前記複数の記
憶手段の記憶容量を１ライン分以上の画像データを記憶
できる容量とし、前記記憶手段からの画像データの読み
出しを前記記憶手段への画像データの書き込みから最低
１ライン分以上遅延させる遅延手段を備え、前記制御手
段が前記複数の記憶手段から略同時に画像データを読み
出すので、複数の書き込み素子を奇数、偶数又は多分割
というように分割して順次に点灯させることでシステム
の電源容量の低減化を図ることができ、かつ、システム
としての高速化を図ることができる。
ば、画像データ発生装置から発生した連続する画像デー
タを画像データ転送クロックに同期して保持する第１の
画像データ保持手段と、この第１の画像データ保持手段
に保持された画像データを記憶する複数の記憶手段と、
前記第１の画像データ保持手段に保持された画像データ
を分割して書き込みクロックに同期して前記複数の記憶
手段に記憶させ、前記複数の記憶手段に記憶された画像
データを読み出しクロックに同期して読み出す制御手段
と、前記複数の記憶手段から読み出した画像データをパ
ラレル・シリアル変換後、シリアル画像データを保持す
る第２の画像データ保持手段とを有し、主走査方向に配
列された複数の書き込み素子を有する書き込み用ライン
ヘッドに前記第２の画像データ保持手段に保持した画像
データを転送する書き込み装置において、前記複数の記
憶手段の記憶容量を１ライン分以上の画像データを記憶
できる容量とし、前記記憶手段からの画像データの読み
出しを前記記憶手段への画像データの書き込みから最低
１ライン分以上遅延させる遅延手段を備え、前記制御手
段が前記複数の記憶手段から略同時に画像データを読み
出すので、複数の書き込み素子を奇数、偶数又は多分割
というように分割して順次に点灯させることでシステム
の電源容量の低減化を図ることができ、かつ、システム
としての高速化を図ることができる。
【００６２】請求項２に係る発明によれば、請求項１記
載の書き込み装置において、前記複数の書き込み素子が
複数の露光素子からなり、この複数の露光素子を画像デ
ータ転送後略同時にオンさせるので、高速化や露光時間
を長くすることができる。
載の書き込み装置において、前記複数の書き込み素子が
複数の露光素子からなり、この複数の露光素子を画像デ
ータ転送後略同時にオンさせるので、高速化や露光時間
を長くすることができる。
【００６３】請求項３に係る発明によれば、請求項１記
載の書き込み装置において、前記書き込みクロックと前
記読み出しクロックとを分離し、これらのクロックを可
変できる手段を設けたので、請求項２記載の画像形成装
置と比較して更なる書き込み時間の短縮を図ることがで
きる。
載の書き込み装置において、前記書き込みクロックと前
記読み出しクロックとを分離し、これらのクロックを可
変できる手段を設けたので、請求項２記載の画像形成装
置と比較して更なる書き込み時間の短縮を図ることがで
きる。
【００６４】請求項４に係る発明によれば、画像データ
発生装置から発生した連続する画像データを画像データ
転送クロックに同期して保持する第１の画像データ保持
手段と、画像データを主走査方向に最低２ライン分以上
保持できる容量を有し前記第１の画像データ保持手段に
保持された画像データを記憶する複数の記憶手段と、前
記第１の画像データ保持手段に保持された画像データを
分割して前記複数の記憶手段に記憶させ、前記複数の記
憶手段からほぼ同時に画像データを読み出す制御手段
と、前記記憶手段からの画像データの読み出しを前記記
憶手段への画像データの書き込みから最低１ライン分以
上遅延させる第１の遅延手段と、前記複数の記憶手段か
ら読み出した画像データを複数ドットから１ドットごと
のデータ変換後保持する第２の画像データ保持手段とを
有し、主走査方向に配列された複数の書き込み素子を有
する書き込み用ラインヘッドに前記第２の画像データ保
持手段に保持した画像データを転送する書き込み装置に
おいて、第４の画像データ保持手段への書き込みと発光
素子の発光動作を前記記憶手段からの画像データ読み出
しから１ライン分以上遅らせる遅延手段と、前記第２の
画像データ保持手段に保持した画像データを画像データ
転送クロックに同期して保持する第３の画像データ保持
手段と、この第３の画像データ保持手段に保持した画像
データをトリガ信号に同期して保持する第４の画像デー
タ保持手段とを備えたので、請求項１〜３記載の画像形
成装置より更なる高速化及び低コスト化を図ることがで
きる。
発生装置から発生した連続する画像データを画像データ
転送クロックに同期して保持する第１の画像データ保持
手段と、画像データを主走査方向に最低２ライン分以上
保持できる容量を有し前記第１の画像データ保持手段に
保持された画像データを記憶する複数の記憶手段と、前
記第１の画像データ保持手段に保持された画像データを
分割して前記複数の記憶手段に記憶させ、前記複数の記
憶手段からほぼ同時に画像データを読み出す制御手段
と、前記記憶手段からの画像データの読み出しを前記記
憶手段への画像データの書き込みから最低１ライン分以
上遅延させる第１の遅延手段と、前記複数の記憶手段か
ら読み出した画像データを複数ドットから１ドットごと
のデータ変換後保持する第２の画像データ保持手段とを
有し、主走査方向に配列された複数の書き込み素子を有
する書き込み用ラインヘッドに前記第２の画像データ保
持手段に保持した画像データを転送する書き込み装置に
おいて、第４の画像データ保持手段への書き込みと発光
素子の発光動作を前記記憶手段からの画像データ読み出
しから１ライン分以上遅らせる遅延手段と、前記第２の
画像データ保持手段に保持した画像データを画像データ
転送クロックに同期して保持する第３の画像データ保持
手段と、この第３の画像データ保持手段に保持した画像
データをトリガ信号に同期して保持する第４の画像デー
タ保持手段とを備えたので、請求項１〜３記載の画像形
成装置より更なる高速化及び低コスト化を図ることがで
きる。
【００６５】請求項５に係る発明によれば、請求項４記
載の書き込み装置において、前記第３の画像データ保持
手段及び前記第４の画像データ保持手段を前記ラインヘ
ッド内に設けたので、安価でノイズの影響を受けにくく
なる。
載の書き込み装置において、前記第３の画像データ保持
手段及び前記第４の画像データ保持手段を前記ラインヘ
ッド内に設けたので、安価でノイズの影響を受けにくく
なる。
【００６６】請求項６に係る発明によれば、請求項５記
載の書き込み装置において、前記ラインヘッドを集積回
路化したので、基板上の実装面積の低減及び信号線数の
低減を図ることができる。
載の書き込み装置において、前記ラインヘッドを集積回
路化したので、基板上の実装面積の低減及び信号線数の
低減を図ることができる。
【図１】本発明の第１実施形態を示すブロック図であ
る。
る。
【図２】同第１実施形態の動作タイミングを示すタイミ
ングチャートである。
ングチャートである。
【図３】同第１実施形態の遅延回路を示すブロック図で
ある。
ある。
【図４】本発明の第２実施形態の動作タイミングを示す
タイミングチャートである。
タイミングチャートである。
【図５】本発明の第３実施形態におけるクロック分割・
選択回路を示すブロック図である。
選択回路を示すブロック図である。
【図６】同第３実施形態の動作タイミングを示すタイミ
ングチャートである。
ングチャートである。
【図７】従来の書き込み装置の一例を示すブロックであ
る。
る。
【図８】同書き込み装置の動作タイミングを示すタイミ
ングチャートである。
ングチャートである。
【図９】本発明の第４実施形態を示すブロック図であ
る。
る。
【図１０】同第４実施形態の動作タイミングを示すタイ
ミングチャートである。
ミングチャートである。
【図１１】同第４実施形態のＬＥＤアレーヘッドを示す
ブロック図である。
ブロック図である。
【図１２】本発明の第５実施形態を示すブロック図であ
る。
る。
【図１３】同第５実施形態の動作タイミングを示すタイ
ミングチャートである。
ミングチャートである。
【図１４】同第５実施形態のＬＥＤアレーヘッドを示す
ブロック図である。
ブロック図である。
【図１５】同第５実施形態の遅延回路を示すブロック図
である。
である。
１１、３２ 画像データ発生装置 １２、３３、４７ ラッチ回路 １３ａ〜１６ａ、３４、３５ ＦＩＦＯメモリ １７、３６ ＦＩＦＯ書き込み制御回路 １８ａ、４０、４０ａ ＦＩＦＯ読み出し・ＬＥＤ
アレーヘッド制御回路 ２０、３９、３９ａ ＬＥＤアレーヘッド ２１、４９、５０ 遅延回路 ２２ 発振器 ２３ 分周回路 ２４、２５ 選択回路 ３７、３８、４１、４２、５１ アンドゲート ４５ ＬＥＤドライバ回路 １９、４３ パラレル・シリアル変換回路とラッチ
回路 ４４、４６ シフトレジスタ回路
アレーヘッド制御回路 ２０、３９、３９ａ ＬＥＤアレーヘッド ２１、４９、５０ 遅延回路 ２２ 発振器 ２３ 分周回路 ２４、２５ 選択回路 ３７、３８、４１、４２、５１ アンドゲート ４５ ＬＥＤドライバ回路 １９、４３ パラレル・シリアル変換回路とラッチ
回路 ４４、４６ シフトレジスタ回路
Claims (6)
- 【請求項１】画像データ発生装置から発生した連続する
画像データを画像データ転送クロックに同期して保持す
る第１の画像データ保持手段と、この第１の画像データ
保持手段に保持された画像データを記憶する複数の記憶
手段と、前記第１の画像データ保持手段に保持された画
像データを分割して書き込みクロックに同期して前記複
数の記憶手段に記憶させ、前記複数の記憶手段に記憶さ
れた画像データを読み出しクロックに同期して読み出す
制御手段と、前記複数の記憶手段から読み出した画像デ
ータを複数ドットから１ドットごとのデータ変換後保持
する第２の画像データ保持手段とを有し、主走査方向に
配列された複数の書き込み素子を有する書き込み用ライ
ンヘッドに前記第２の画像データ保持手段に保持した画
像データを転送する書き込み装置において、前記複数の
記憶手段の記憶容量を１ライン分以上の画像データを記
憶できる容量とし、前記記憶手段からの画像データの読
み出しを前記記憶手段への画像データの書き込みから最
低１ライン分以上遅延させる遅延手段を備え、前記制御
手段が前記複数の記憶手段から略同時に画像データを読
み出すことを特徴とする書き込み装置。 - 【請求項２】請求項１記載の書き込み装置において、前
記複数の書き込み素子が複数の露光素子からなり、この
複数の露光素子を画像データ転送後略同時にオンさせる
ことを特徴とする書き込み装置。 - 【請求項３】請求項１記載の書き込み装置において、前
記書き込みクロックと前記読み出しクロックとを分離
し、これらのクロックを可変できる手段を設けたことを
特徴とする書き込み装置。 - 【請求項４】画像データ発生装置から発生した連続する
画像データを画像データ転送クロックに同期して保持す
る第１の画像データ保持手段と、画像データを主走査方
向に最低２ライン分以上保持できる容量を有し前記第１
の画像データ保持手段に保持された画像データを記憶す
る複数の記憶手段と、前記第１の画像データ保持手段に
保持された画像データを分割して前記複数の記憶手段に
記憶させ、前記複数の記憶手段からほぼ同時に画像デー
タを読み出す制御手段と、前記記憶手段からの画像デー
タの読み出しを前記記憶手段への画像データの書き込み
から最低１ライン分以上遅延させる第１の遅延手段と、
前記複数の記憶手段から読み出した画像データを複数ド
ットから１ドットごとのデータ変換後保持する第２の画
像データ保持手段とを有し、主走査方向に配列された複
数の書き込み素子を有する書き込み用ラインヘッドに前
記第２の画像データ保持手段に保持した画像データを転
送する書き込み装置において、第４の画像データ保持手
段への書き込みと発光素子の発光動作を前記記憶手段か
らの画像データ読み出しから１ライン分以上遅らせる遅
延手段と、前記第２の画像データ保持手段に保持した画
像データを画像データ転送クロックに同期して保持する
第３の画像データ保持手段と、この第３の画像データ保
持手段に保持した画像データをトリガ信号に同期して保
持する第４の画像データ保持手段とを備えたことを特徴
とする書き込み装置。 - 【請求項５】請求項４記載の書き込み装置において、前
記第３の画像データ保持手段及び前記第４の画像データ
保持手段を前記ラインヘッド内に設けたことを特徴とす
る書き込み装置。 - 【請求項６】請求項５記載の書き込み装置において、前
記ラインヘッドを集積回路化したことを特徴とする書き
込み装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16900597A JPH1127484A (ja) | 1997-05-08 | 1997-06-25 | 書き込み装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-118267 | 1997-05-08 | ||
| JP11826797 | 1997-05-08 | ||
| JP16900597A JPH1127484A (ja) | 1997-05-08 | 1997-06-25 | 書き込み装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1127484A true JPH1127484A (ja) | 1999-01-29 |
Family
ID=26456228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16900597A Pending JPH1127484A (ja) | 1997-05-08 | 1997-06-25 | 書き込み装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1127484A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7236728B2 (en) | 2004-09-21 | 2007-06-26 | Fuji Xerox Co., Ltd. | Developing device and image formation device |
-
1997
- 1997-06-25 JP JP16900597A patent/JPH1127484A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7236728B2 (en) | 2004-09-21 | 2007-06-26 | Fuji Xerox Co., Ltd. | Developing device and image formation device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20041018 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041026 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041216 |
|
| A02 | Decision of refusal |
Effective date: 20050208 Free format text: JAPANESE INTERMEDIATE CODE: A02 |