JPH1127484A - Write device - Google Patents
Write deviceInfo
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- JPH1127484A JPH1127484A JP16900597A JP16900597A JPH1127484A JP H1127484 A JPH1127484 A JP H1127484A JP 16900597 A JP16900597 A JP 16900597A JP 16900597 A JP16900597 A JP 16900597A JP H1127484 A JPH1127484 A JP H1127484A
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- writing
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- signal
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はプリンタ、複写機、
ファクシミリなどに用いられ、ＬＥＤ（発光ダイオー
ド）ヘッド、ＬＣＤ（液晶）ヘッド、インクジェットヘ
ッド、サーマルヘッドなどのラインヘッドによりライン
単位で画像の書き込みを行う書き込み装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a printer, a copying machine,
The present invention relates to a writing device that is used for a facsimile or the like and that writes an image line by line using a line head such as an LED (light emitting diode) head, an LCD (liquid crystal) head, an ink jet head, and a thermal head.
【０００２】[0002]
【従来の技術】プリンタ、複写機、ファクシミリなどの
画像形成装置においては、書き込み装置にてＬＥＤヘッ
ド、ＬＣＤヘッド、インクジェットヘッド、サーマルヘ
ッドなどのラインヘッドによりライン単位で画像を感光
体などの記録媒体に書き込むものがある。図７は書き込
み素子としてＬＥＤヘッドからなる露光素子を有するラ
インヘッドを用いた従来の書き込み装置の一例を示すブ
ロック図であり、図８はその動作タイミングを示すタイ
ミングチャートである。2. Description of the Related Art In an image forming apparatus such as a printer, a copying machine, a facsimile, etc., an image is recorded in a line unit by a writing device using a line head such as an LED head, an LCD head, an ink jet head, and a thermal head. There is something to write. FIG. 7 is a block diagram showing an example of a conventional writing apparatus using a line head having an exposure element composed of an LED head as a writing element, and FIG. 8 is a timing chart showing the operation timing.
【０００３】この書き込み装置においては、画像データ
（画像信号）発生装置１１から発生した連続する画像デ
ータを画像データ転送クロックに同期してラッチ回路か
らなる画像データ保持手段１２に保持する。In this writing device, continuous image data generated from an image data (image signal) generator 11 is held in an image data holding means 12 comprising a latch circuit in synchronization with an image data transfer clock.
【０００４】複数のＦＩＦＯメモリ１３〜１６からなる
記憶手段の画像データ書き込みを制御する制御手段とし
てのＦＩＦＯ書き込み制御回路１７は、画像データ転送
開始信号としてのＦＧＡＴＥ信号が入力された時にＦＩ
ＦＯメモリ１３〜１６の画像データ書き込みを有効とす
る画像データ書き込み制御信号ＦＩＦＯ１ＷＥＮ〜ＦＩ
ＦＯ４ＷＥＮを発生してＦＩＦＯメモリ１３〜１６へ出
力し、ラッチ回路１２に保持された画像データを複数に
分割して、例えば２つに分割して奇数番目と偶数番目に
分けることにより画像データＤＡＴＡ１−ＯＤＤ、ＤＡ
ＴＡ１−ＥＶＥＮ、ＤＡＴＡ２−ＯＤＤ、ＤＡＴＡ２−
ＥＶＥＮに分けてＦＩＦＯメモリ１３〜１６に書き込み
クロックとしての画像データ転送クロックに同期して書
き込む。[0004] A FIFO write control circuit 17 as a control means for controlling the writing of image data in a storage means comprising a plurality of FIFO memories 13 to 16 is provided when a FGATE signal as an image data transfer start signal is input.
Image data write control signals FIFO1WEN to FI for enabling image data writing to the FO memories 13 to 16
FO4WEN is generated and output to the FIFO memories 13 to 16, and the image data held in the latch circuit 12 is divided into a plurality of pieces, for example, divided into two and divided into odd-numbered and even-numbered pieces of image data DATA1- ODD, DA
TA1-EVEN, DATA2-ODD, DATA2-
EVEN is written to the FIFO memories 13 to 16 in synchronization with an image data transfer clock as a write clock.
【０００５】この場合、最初に画像データＤＡＴＡ１−
ＯＤＤ、ＤＡＴＡ１−ＥＶＥＮがＦＩＦＯメモリ１３、
１４に書き込まれ、次に画像データＤＡＴＡ２−ＯＤ
Ｄ、ＤＡＴＡ２−ＥＶＥＮがＦＩＦＯメモリ１５、１６
に書き込まれる。In this case, first, the image data DATA1-
ODD, DATA1-EVEN are stored in the FIFO memory 13,
14 and then the image data DATA2-OD
D, DATA2-EVEN are FIFO memories 15, 16
Is written to.
【０００６】次に、ＦＩＦＯメモリ１３〜１６の画像デ
ータ読み出しとＬＥＤアレーヘッド２０を制御する制御
手段としてのＦＩＦＯ読み出し・アレーヘッド制御回路
１８は、ＦＧＡＴＥ信号が入力されると、ＦＩＦＯメモ
リ１３〜１６の画像データ書き込み開始から所定の時間
だけ遅れてＦＩＦＯメモリ１３〜１６の画像データ読み
出しを有効とする画像データ読み出し制御信号ＦＩＦＯ
１ＲＥＮ〜ＦＩＦＯ４ＲＥＮを発生してＦＩＦＯメモリ
１３〜１６へ出力する。Next, a FIFO read / array head control circuit 18 as control means for reading image data from the FIFO memories 13 to 16 and controlling the LED array head 20 receives the FGATE signal, and Image data read control signal FIFO for validating image data read from FIFO memories 13 to 16 after a predetermined time delay from the start of image data write
1REN to FIFO4REN are generated and output to FIFO memories 13 to 16.
【０００７】画像データ読み出し制御信号ＦＩＦＯ１Ｒ
ＥＮ〜ＦＩＦＯ４ＲＥＮが有効になると、ＦＩＦＯメモ
リ１３〜１６から画像データＤＡＴＡ１−ＯＤＤ、ＤＡ
ＴＡ１−ＥＶＥＮ、ＤＡＴＡ２−ＯＤＤ、ＤＡＴＡ２−
ＥＶＥＮが画像データ転送クロックに同期して読み出さ
れ、この画像データＤＡＴＡ１−ＯＤＤ、ＤＡＴＡ１−
ＥＶＥＮ、ＤＡＴＡ２−ＯＤＤ、ＤＡＴＡ２−ＥＶＥＮ
はパラレル・シリアル変換回路と保持手段として設けら
れたラッチ回路１９によりシリアルデータに変換された
後に保持される。[0007] Image data read control signal FIFO1R
When EN to FIFO4REN becomes valid, image data DATA1-ODD, DA
TA1-EVEN, DATA2-ODD, DATA2-
EVEN is read out in synchronization with the image data transfer clock, and the image data DATA1-ODD, DATA1-
EVEN, DATA2-ODD, DATA2-EVEN
Is held after being converted into serial data by a parallel / serial conversion circuit and a latch circuit 19 provided as holding means.
【０００８】この場合、最初にシリアル画像データＤＡ
ＴＡ１−ＯＤＤ、ＤＡＴＡ１−ＥＶＥＮがＦＩＦＯメモ
リ１３、１４から読み出され、次にシリアル画像データ
ＤＡＴＡ２−ＯＤＤ、ＤＡＴＡ２−ＥＶＥＮがＦＩＦＯ
メモリ１５、１６から読み出される。パラレル・シリア
ル変換回路とラッチ回路１９に保持されたシリアル画像
データは１ライン分の露光を行う複数の露光素子として
のＬＥＤ素子が主走査方向に一列又は複数列に配列され
たＬＥＤアレーヘッドからなるラインヘッド２０へ転送
される。In this case, first, the serial image data DA
TA1-ODD and DATA1-EVEN are read from the FIFO memories 13 and 14, and then serial image data DATA2-ODD and DATA2-EVEN are read from the FIFO memories 13 and 14.
The data is read from the memories 15 and 16. The serial image data held in the parallel-serial conversion circuit and the latch circuit 19 is composed of an LED array head in which LED elements as a plurality of exposure elements for exposing one line are arranged in one or more rows in the main scanning direction. The data is transferred to the line head 20.
【０００９】次に、ＦＩＦＯ読み出し・ＬＥＤアレーヘ
ッド制御回路１８は、ＬＥＤアレーヘッド２０へ画像デ
ータ転送終了信号としてのＤＡＴＡ ＳＥＴ信号を送信
し、その後、ＬＥＤアレーヘッド２０の露光素子を発光
させる信号（ここでは奇数番目の露光素子を発光させる
ためのＬＥＤ点灯信号（ＯＤＤ）と偶数番目の露光素子
を発光させるためのＬＥＤ点灯信号（ＥＶＥＮ））を送
信する。Next, a FIFO readout / LED array head control circuit 18 transmits a DATA SET signal as an image data transfer end signal to the LED array head 20, and thereafter, a signal for causing the exposure elements of the LED array head 20 to emit light ( Here, an LED lighting signal (ODD) for causing the odd-numbered exposure elements to emit light and an LED lighting signal (EVEN) for causing the even-numbered exposure elements to emit light are transmitted.
【００１０】ＬＥＤアレーヘッド２０は、ＦＩＦＯ読み
出し・ＬＥＤアレーヘッド制御回路１８からのＤＡＴＡ
ＳＥＴ信号により、パラレル・シリアル変換回路とラ
ッチ回路１９から送信されたシリアル画像データに基づ
いて１ライン分の画像データをシフトレジスタに、複数
の露光素子を駆動できるようにセットし、ＬＥＤドライ
バ回路にてＦＩＦＯ読み出し・ＬＥＤアレーヘッド制御
回路１８からのＬＥＤ点灯信号（ＯＤＤ）により上記１
ライン分の画像データのうちの奇数番目の画像信号で奇
数番目の露光素子をそれぞれ駆動し、次にＦＩＦＯ読み
出し・ＬＥＤアレーヘッド制御回路１８からのＬＥＤ点
灯信号（ＥＶＥＮ）によりパラレル・シリアル変換回路
とラッチ回路１９からの１ライン分の画像データのうち
の偶数番目の画像信号で偶数番目の露光素子をそれぞれ
駆動する。[0010] The LED array head 20 is provided with a DATA read from the FIFO read / LED array head control circuit 18.
Based on the SET signal, image data for one line is set in the shift register based on the serial image data transmitted from the parallel-serial conversion circuit and the latch circuit 19 so that a plurality of exposure elements can be driven, and the LED driver circuit is used. In response to the LED lighting signal (ODD) from the FIFO readout / LED array head control circuit 18,
Each of the odd-numbered exposure elements is driven by an odd-numbered image signal of the image data of the line, and then a parallel readout circuit and a parallel-to-serial conversion circuit are operated by an LED lighting signal (EVEN) from a FIFO readout / LED array head control circuit 18. Each of the even-numbered exposure elements is driven by an even-numbered image signal of the one-line image data from the latch circuit 19.
【００１１】ＬＥＤアレーヘッド２０の複数の露光素子
は１ライン分の画像信号をそれぞれ光信号に変換して該
光信号により感光体からなる記録媒体を露光することで
感光体に１ライン分の画像を書き込む。この感光体は、
画像形成装置において、駆動部により副走査方向に移動
させられながら帯電手段により一様に帯電され、上述の
ような１ライン分の画像の書き込みがライン同期信号／
ＬＳＹＮＣに同期して繰り返して行われて静電潜像が形
成される。この感光体上の静電潜像は現像装置により現
像されて転写装置により記録紙に転写される。A plurality of exposure elements of the LED array head 20 convert image signals for one line into optical signals, respectively, and expose a recording medium composed of a photosensitive member with the optical signals, thereby forming an image for one line on the photosensitive member. Write. This photoreceptor
In the image forming apparatus, the image is uniformly charged by the charging unit while being moved in the sub-scanning direction by the driving unit.
An electrostatic latent image is formed repeatedly in synchronization with LSYNC. The electrostatic latent image on the photoreceptor is developed by a developing device and transferred to a recording sheet by a transfer device.
【００１２】[0012]
【発明が解決しようとする課題】上記書き込み装置で
は、ＦＩＦＯメモリ１３〜１６に対する画像データの書
き込みと読み出しを１ライン中（各ライン同期信号／Ｌ
ＳＹＮＣの間）で行おうとすると、１ライン周期の中で
ＦＩＦＯメモリ１３〜１６に対する１ライン分の画像デ
ータの書き込み・読み出し、ＬＥＤアレーヘッド２０へ
の画像データの転送動作、露光素子の点灯動作を行われ
なければならず、システムとしての高速化の妨げになっ
ている。また、従来、書き込み速度の限界値はＬＥＤア
レーヘッド２０のＬＥＤドライバ回路の動作速度に依存
しているので、このＬＥＤドライバ回路の動作速度以上
に画像データ転送クロックの速度を上げることができな
かった。すなわち、書き込み速度の限界値がＬＥＤアレ
ーヘッド２０のＬＥＤドライバ回路の動作速度に依存し
ているために画像形成装置全体の画像形成速度を上げる
ことができなかった。In the above-described writing apparatus, writing and reading of image data to and from the FIFO memories 13 to 16 are performed in one line (each line synchronization signal / L).
(During SYNC), writing / reading of one line of image data to / from the FIFO memories 13 to 16, transfer of image data to the LED array head 20, and lighting of the exposure element in one line cycle are performed. Must be performed, which hinders speeding up of the system. Conventionally, since the limit value of the writing speed depends on the operation speed of the LED driver circuit of the LED array head 20, the speed of the image data transfer clock cannot be increased more than the operation speed of the LED driver circuit. . That is, since the limit value of the writing speed depends on the operating speed of the LED driver circuit of the LED array head 20, the image forming speed of the entire image forming apparatus cannot be increased.
【００１３】本発明は、システムの電源容量の低減化及
びシステムとしての高速化を図ることができるともに、
露光時間を長くすることができる書き込み装置を提供す
ることを目的とする。The present invention can reduce the power supply capacity of the system and increase the speed of the system,
An object of the present invention is to provide a writing device that can lengthen exposure time.
【００１４】[0014]
【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明は、画像データ発生装置から発
生した連続する画像データを画像データ転送クロックに
同期して保持する第１の画像データ保持手段と、この第
１の画像データ保持手段に保持された画像データを記憶
する複数の記憶手段と、前記第１の画像データ保持手段
に保持された画像データを分割して書き込みクロックに
同期して前記複数の記憶手段に記憶させ、前記複数の記
憶手段に記憶された画像データを読み出しクロックに同
期して読み出す制御手段と、前記複数の記憶手段から読
み出した画像データを複数ドットから１ドットごとのデ
ータ変換後保持する第２の画像データ保持手段とを有
し、主走査方向に配列された複数の書き込み素子を有す
る書き込み用ラインヘッドに前記第２の画像データ保持
手段に保持した画像データを転送する書き込み装置にお
いて、前記複数の記憶手段の記憶容量を１ライン分以上
の画像データを記憶できる容量とし、前記記憶手段から
の画像データの読み出しを前記記憶手段への画像データ
の書き込みから最低１ライン分以上遅延させる遅延手段
を備え、前記制御手段が前記複数の記憶手段から略同時
に画像データを読み出し、その後例えばＯＤＤとＥＶＥ
Ｎとを時間差（ＯＤＤ素子点灯終了後、ＥＶＥＮ素子を
点灯させる）を設けることで、システムの電源容量の低
減化を図ることができる。According to a first aspect of the present invention, there is provided a first image processing apparatus for storing continuous image data generated from an image data generating apparatus in synchronization with an image data transfer clock. Data holding means, a plurality of storage means for storing the image data held in the first image data holding means, and dividing the image data held in the first image data holding means into synchronization with a write clock Control means for storing the image data stored in the plurality of storage means in synchronization with a read clock; and controlling the image data read from the plurality of storage means by one dot from a plurality of dots. And a second image data holding means for holding the image data after each data conversion, and a write line having a plurality of write elements arranged in the main scanning direction. In a writing device for transferring image data held in the second image data holding means to a storage device, the storage capacity of the plurality of storage means is set to a capacity capable of storing one line or more of image data, Delay means for delaying the data reading from the writing of the image data to the storage means by at least one line, wherein the control means reads the image data from the plurality of storage means substantially simultaneously, and thereafter, for example, ODD and EVE
By providing a time difference between N and N (the EVEN element is turned on after the ODD element is turned on), the power supply capacity of the system can be reduced.
【００１５】請求項２に係る発明は、請求項１記載の書
き込み装置において、前記複数の書き込み素子が複数の
露光素子からなり、この複数の露光素子を画像データ転
送後略同時にオンさせるものであり、高速化や露光時間
を長くすることができる。According to a second aspect of the present invention, in the writing device according to the first aspect, the plurality of writing elements include a plurality of exposure elements, and the plurality of exposure elements are turned on substantially simultaneously after image data transfer. It is possible to increase the speed and lengthen the exposure time.
【００１６】請求項３に係る発明は、請求項１記載の書
き込み装置において、前記書き込みクロックと前記読み
出しクロックとを分離し、これらのクロックを可変でき
る手段を設けたものであり、請求項２に係る発明より更
なる高速化を図ることができる。According to a third aspect of the present invention, in the writing device of the first aspect, means for separating the write clock and the read clock and changing these clocks is provided. It is possible to further increase the speed of the invention.
【００１７】請求項４に係る発明は、画像データ発生装
置から発生した連続する画像データを画像データ転送ク
ロックに同期して保持する第１の画像データ保持手段
と、画像データを主走査方向に最低２ライン分以上保持
できる容量を有し前記第１の画像データ保持手段に保持
された画像データを記憶する複数の記憶手段と、前記第
１の画像データ保持手段に保持された画像データを分割
して前記複数の記憶手段に記憶させ、前記複数の記憶手
段からほぼ同時に画像データを読み出す制御手段と、前
記記憶手段からの画像データの読み出しを前記記憶手段
への画像データの書き込みから最低１ライン分以上遅延
させる第１の遅延手段と、前記複数の記憶手段から読み
出した画像データを複数ドットから１ドットごとのデー
タ変換後保持する第２の画像データ保持手段とを有し、
主走査方向に配列された複数の書き込み素子を有する書
き込み用ラインヘッドに前記第２の画像データ保持手段
に保持した画像データを転送する書き込み装置におい
て、第４の画像データ保持手段への書き込みと発光素子
の発光動作を前記記憶手段からの画像データ読み出しか
ら１ライン分以上遅らせる遅延手段と、前記第２の画像
データ保持手段に保持した画像データを画像データ転送
クロックに同期して保持する第３の画像データ保持手段
と、この第３の画像データ保持手段に保持した画像デー
タをトリガ信号に同期して保持する第４の画像データ保
持手段とを備えたものであり、更なる高速化及び低コス
ト化を図ることができる。According to a fourth aspect of the present invention, there is provided a first image data holding means for holding continuous image data generated from an image data generator in synchronization with an image data transfer clock; A plurality of storage units having a capacity capable of holding two or more lines and storing the image data held in the first image data holding unit; and dividing the image data held in the first image data holding unit into Control means for reading image data from the plurality of storage means at substantially the same time, and reading the image data from the storage means for at least one line from the writing of the image data to the storage means. A first delay unit that delays the above, and a second unit that holds image data read from the plurality of storage units after data conversion from a plurality of dots for each dot. And an image data holding means,
In a writing apparatus for transferring image data held in the second image data holding means to a writing line head having a plurality of writing elements arranged in the main scanning direction, writing to the fourth image data holding means and light emission A delay unit for delaying the light emission operation of the element by one line or more from the reading of the image data from the storage unit, and a third unit for holding the image data held in the second image data holding unit in synchronization with an image data transfer clock. An image data holding means, and a fourth image data holding means for holding the image data held in the third image data holding means in synchronization with a trigger signal. Can be achieved.
【００１８】請求項５に係る発明は、請求項４記載の書
き込み装置において、前記第３の画像データ保持手段及
び前記第４の画像データ保持手段を前記ラインヘッド内
に設けたものであり、安価でノイズの影響を受けにくく
なる。According to a fifth aspect of the present invention, in the writing device according to the fourth aspect, the third image data holding means and the fourth image data holding means are provided in the line head, and the cost is reduced. And is less susceptible to noise.
【００１９】請求項６に係る発明は、請求項５記載の書
き込み装置において、前記ラインヘッドを集積回路化し
たものであり、基板上の実装面積の低減及び信号線数の
低減を図ることができる。According to a sixth aspect of the present invention, in the writing device of the fifth aspect, the line head is integrated, and the mounting area on the substrate and the number of signal lines can be reduced. .
【００２０】[0020]
【発明の実施の形態】図１は本発明の第１実施形態を示
し、図２は第１実施形態の動作タイミングを示す。この
第１実施形態は、請求項１に係る発明の一実施形態であ
る。この第１実施形態においては、上記従来の書き込み
装置において、複数のＦＩＦＯメモリからなる記憶手段
１３〜１６の代りに、全体の記憶容量を１ライン分以上
の画像データを記憶できる容量とした複数のＦＩＦＯメ
モリからなる記憶手段１３ａ〜１６ａが用いられる。ま
た、ＦＩＦＯメモリ１３ａ〜１６ａからの画像データ読
み出しをＦＩＦＯメモリ１３ａ〜１６ａへの画像データ
書き込みから最低１ライン分以上遅延させる遅延手段と
しての遅延回路２１が設けられ、ＦＩＦＯ読み出し・Ｌ
ＥＤアレーヘッド制御回路１８の代りにＦＩＦＯ読み出
し・ＬＥＤアレーヘッド制御回路１８ａが用いられる。FIG. 1 shows a first embodiment of the present invention, and FIG. 2 shows the operation timing of the first embodiment. This first embodiment is one embodiment of the invention according to claim 1. In the first embodiment, in the above-described conventional writing apparatus, a plurality of storage units having a capacity capable of storing one line or more of image data is used instead of the storage units 13 to 16 including a plurality of FIFO memories. Storage means 13a to 16a composed of FIFO memories are used. Further, a delay circuit 21 is provided as delay means for delaying reading of image data from the FIFO memories 13a to 16a by at least one line from writing of image data to the FIFO memories 13a to 16a.
A FIFO readout / LED array head control circuit 18a is used in place of the ED array head control circuit 18.
【００２１】遅延回路２１は、例えば図３に示すように
フリップフロップを使用したシフトレジスタ回路で構成
されてシステムリセット信号ＳＹＳＴＥＭ ＲＥＳＥＴ
によりリセットされ、ライン同期信号ＬＳＹＮＣに同期
して画像データ吐き出し（書き出し）開始信号としての
ＦＧＡＴＥ信号をラッチする。The delay circuit 21 is composed of a shift register circuit using a flip-flop as shown in FIG. 3, for example, and a system reset signal SYSTEM RESET.
And latches the FGATE signal as an image data discharge (write) start signal in synchronization with the line synchronization signal LSYNC.
【００２２】すなわち、遅延回路２１は、ＦＧＡＴＥ信
号が入力されると、その次にライン同期信号ＬＳＹＮＣ
が入力されることでＦＧＡＴＥ信号をラッチしてＦＩＦ
Ｏメモリ１３ａ〜１６ａの画像データ読み出し開始信号
ＦＧＡＴＥ ＤＬＡＹ−１として出力する。この遅延回
路２１の出力信号ＦＧＡＴＥ ＤＬＡＹ−１はＦＩＦＯ
読み出し・ＬＥＤアレーヘッド制御回路１８ａに出力さ
れる。That is, when the FGATE signal is input, the delay circuit 21 outputs the line synchronization signal LSYNC next.
Is input, the FGATE signal is latched and the
It is output as the image data read start signal FGATE DLAY-1 of the O memories 13a to 16a. The output signal FGATE DLAY-1 of the delay circuit 21 is a FIFO
It is output to the readout / LED array head control circuit 18a.
【００２３】従って、ＦＩＦＯ読み出し・ＬＥＤアレー
ヘッド制御回路１８ａは遅延回路２１の出力信号ＦＧＡ
ＴＥ ＤＬＡＹ−１が入力された時に画像データ読み出
し制御信号ＦＩＦＯ１ＲＥＮ〜ＦＩＦＯ４ＲＥＮを発生
してＦＩＦＯメモリ１３ａ〜１６ａへ出力し、各ＦＩＦ
Ｏメモリ１３ａ〜１６ａから同時に画像データＤＡＴＡ
１−ＯＤＤ、ＤＡＴＡ１−ＥＶＥＮ、ＤＡＴＡ２−ＯＤ
Ｄ、ＤＡＴＡ２−ＥＶＥＮが画像データ転送クロックに
同期して読み出される。この読み出された画像データＤ
ＡＴＡ１−ＯＤＤ、ＤＡＴＡ１−ＥＶＥＮ、ＤＡＴＡ２
−ＯＤＤ、ＤＡＴＡ２−ＥＶＥＮはシリアル画像データ
保持手段として設けられたパラレル・シリアル変換回路
とラッチ回路１９によりパラレル・シリアル変換後、保
持される。Accordingly, the FIFO readout / LED array head control circuit 18a outputs the output signal FGA of the delay circuit 21.
When the TE DAY-1 is input, the image data read control signals FIFO1REN to FIFO4REN are generated and output to the FIFO memories 13a to 16a.
Image data DATA from the O memories 13a to 16a
1-ODD, DATA1-EVEN, DATA2-OD
D and DATA2-EVEN are read out in synchronization with the image data transfer clock. This read image data D
ATA1-ODD, DATA1-EVEN, DATA2
-ODD and DATA2-EVEN are held after parallel / serial conversion by a parallel / serial conversion circuit and a latch circuit 19 provided as serial image data holding means.
【００２４】次に、ＦＩＦＯ読み出し・ＬＥＤアレーヘ
ッド制御回路１８ａは、ＬＥＤアレーヘッド２０へ画像
データ転送終了信号としてのＤＡＴＡ ＳＥＴ信号を送
信し、その後、ＬＥＤアレーヘッド２０の露光素子を発
光させる信号をＬＥＤアレーヘッド２０へ送信する（こ
こでは奇数番目の露光素子を発光させるためのＬＥＤ点
灯信号（ＯＤＤ）と偶数番目の露光素子を発光させるた
めのＬＥＤ点灯信号（ＥＶＥＮ）を順次に送信する）。Next, the FIFO readout / LED array head control circuit 18a transmits a DATA SET signal as an image data transfer end signal to the LED array head 20, and thereafter outputs a signal for causing the exposure elements of the LED array head 20 to emit light. It transmits to the LED array head 20 (here, the LED lighting signal (ODD) for causing the odd-numbered exposure elements to emit light and the LED lighting signal (EVEN) for causing the even-numbered exposure elements to emit light are sequentially transmitted).
【００２５】従って、ＦＩＦＯメモリ１３ａ〜１６ａの
画像データ読み出しがＦＩＦＯメモリ１３ａ〜１６ａの
画像データ書き込みより１ライン分遅れることになり、
この第１実施形態のように１ライン分の画像データを２
つに分割する方式ではＦＩＦＯメモリ１３ａ〜１６ａか
ら１ライン分の画像データを読み出す画像データ読み出
し時間が上記従来の書き込み装置に比べて１／２とな
り、余裕時間を作ることができる。この効果は、１／
（１ライン分の画像データを分割する数）に比例するの
で、１ライン分の画像データの分割数が多ければ多いほ
ど大きくなる。Therefore, the reading of the image data from the FIFO memories 13a to 16a is delayed by one line from the writing of the image data to the FIFO memories 13a to 16a.
As in the first embodiment, one line of image data is
In the division method, the image data reading time for reading out one line of image data from the FIFO memories 13a to 16a is halved as compared with the above-described conventional writing device, so that a margin time can be created. This effect is 1 /
Since it is proportional to (the number of divisions of the image data for one line), the larger the number of divisions of the image data for one line, the larger.
【００２６】このように第１実施形態は、ＬＥＤ点灯信
号にＯＤＤとＥＶＥＮに時間差（ＯＤＤ終了後、ＥＶＥ
Ｎ素子を点灯させる）を設けることで、ＬＥＤ点灯信号
（ＯＤＤ）によりＬＥＤアレーヘッド２０の奇数番目の
画像信号で奇数番目の露光素子を駆動し、その後、ＬＥ
Ｄ点灯信号（ＥＶＥＮ）によりＬＥＤアレーヘッド２０
の偶数番目の画像信号で偶数番目の露光素子を駆動する
ので、ＬＥＤアレーヘッド２０上の全露光素子を一括し
て同時に画像データにより点灯させる一括点灯方式に比
べて、発光素子数を半分づつ点灯させることで電源容量
を少なくすることができ、システムの電源容量の低減化
を図ることができる。また、余裕時間を作ることがで
き、この余裕時間を利用してライン周期時間（ライン同
期信号ＬＳＹＮＣの周期）を短くすることで、書き込み
装置を使用したシステムの高速化が可能となる。As described above, in the first embodiment, the time difference between the ODD and EVEN is determined by the LED lighting signal (after the end of the ODD, the EVE is performed).
N elements), the odd-numbered image signals of the LED array head 20 are used to drive the odd-numbered exposure elements by the LED lighting signal (ODD).
LED array head 20 by D lighting signal (EVEN)
Since the even-numbered exposure elements are driven by the even-numbered image signals, the number of light-emitting elements is reduced by half compared to the collective lighting method in which all the exposure elements on the LED array head 20 are simultaneously turned on by image data. By doing so, the power supply capacity can be reduced, and the power supply capacity of the system can be reduced. In addition, a spare time can be created, and the line cycle time (the cycle of the line synchronization signal LSYNC) is shortened by using the spare time, so that the speed of the system using the writing device can be increased.
【００２７】図４は本発明の第２実施形態の動作タイミ
ングを示す。この第２実施形態は、請求項２に係る発明
の一実施形態であり、上記第１実施形態において、ＦＩ
ＦＯ読み出し・ＬＥＤアレーヘッド制御回路１８ａは、
各ＦＩＦＯメモリ１３ａ〜１６ａから同時に画像データ
ＤＡＴＡ１−ＯＤＤ、ＤＡＴＡ１−ＥＶＥＮ、ＤＡＴＡ
２−ＯＤＤ、ＤＡＴＡ２−ＥＶＥＮを読み出しクロック
としての画像データ転送クロックに同期して読み出して
画像データ保持手段としてのラッチ回路１９に保持させ
た後に、ＬＥＤアレーヘッド２０へ画像データ転送終了
信号としてのＤＡＴＡ ＳＥＴ信号を送信し、その後、
奇数番目の露光素子を発光させるためのＬＥＤ点灯信号
（ＯＤＤ）と偶数番目の露光素子を発光させるためのＬ
ＥＤ点灯信号（ＥＶＥＮ）を同時に送信する。FIG. 4 shows the operation timing of the second embodiment of the present invention. This second embodiment is an embodiment of the invention according to claim 2, and differs from the first embodiment in that the FI
The FO readout / LED array head control circuit 18a
Image data DATA1-ODD, DATA1-EVEN, DATA from the FIFO memories 13a-16a simultaneously.
2-ODD and DATA2-EVEN are read out in synchronization with an image data transfer clock as a readout clock and held in a latch circuit 19 as image data holding means, and then sent to an LED array head 20 as DATA as an image data transfer end signal. Send a SET signal and then
An LED lighting signal (ODD) for causing the odd-numbered exposure elements to emit light and L for causing the even-numbered exposure elements to emit light
The ED lighting signal (EVEN) is transmitted at the same time.
【００２８】従って、ＬＥＤアレーヘッド２０は、ＦＩ
ＦＯ読み出し・ＬＥＤアレーヘッド制御回路１８ａから
のＬＥＤ点灯信号（ＯＤＤ）、ＬＥＤ点灯信号（ＥＶＥ
Ｎ）により全ての露光素子を一括して同時に画像データ
により駆動する。このため、第２実施形態では、第１実
施形態に比べて消費電力は大きくなるが、図４に示すよ
うに完全な余裕時間ができ、この完全余裕時間の分だけ
主走査方向のライン周期（ライン同期信号／ＬＳＹＮＣ
の周期）を短くすることで、システム全体の画像形成速
度を早くすることができる。また、露光時間（露光素子
の点灯時間）に完全余裕時間を含めた時間を当てること
で露光時間を長くすることができ、記録媒体としての感
光体の感度を落とすことが可能になり、システムとして
考えた場合に感光体のコストを下げることができる。Therefore, the LED array head 20
The LED lighting signal (ODD) and the LED lighting signal (EVE) from the FO readout / LED array head control circuit 18a
N), all the exposure elements are simultaneously driven by the image data simultaneously. For this reason, in the second embodiment, although the power consumption is larger than that of the first embodiment, as shown in FIG. 4, a complete margin time can be obtained, and the line period in the main scanning direction by the complete margin time can be obtained. Line synchronization signal / LSYNC
), The image forming speed of the entire system can be increased. In addition, it is possible to lengthen the exposure time by applying the time including the complete allowance time to the exposure time (lighting time of the exposure element), and it is possible to reduce the sensitivity of the photosensitive member as a recording medium, and as a system When considered, the cost of the photoconductor can be reduced.
【００２９】このように、この第２実施形態は、請求項
２に係る発明の一実施形態であって、請求項１記載の書
き込み装置において、前記複数の書き込み素子が複数の
露光素子からなり、この複数の露光素子を画像データ転
送後略同時にオンさせるので、高速化や露光時間を長く
することができる。As described above, the second embodiment is one embodiment of the invention according to claim 2, and in the writing device according to claim 1, the plurality of writing elements are formed of a plurality of exposure elements. Since the plurality of exposure elements are turned on at substantially the same time after the transfer of the image data, it is possible to increase the speed and the exposure time.
【００３０】図５は本発明の第３実施形態におけるクロ
ック分割・選択回路を示す。この第３実施形態は、請求
項３に係る発明の一実施形態であり、上記第１実施形態
において、図５に示すクロック分割・選択回路により書
き込みクロック及び読み出しクロックを作成する。この
クロック分割・選択回路においては、発振器２２がクロ
ックを発生し、このクロックが分周回路２３により１か
らＮ（２以上の自然数）までの分周比で分周されて周波
数の異なるＮ個のクロックが作成される。従って、発振
器２２及び分周回路２３は周波数の異なるＮ個のクロッ
クを作成するクロック発生手段を構成する。FIG. 5 shows a clock division / selection circuit according to a third embodiment of the present invention. The third embodiment is an embodiment of the third aspect of the present invention. In the first embodiment, a write clock and a read clock are created by the clock division / selection circuit shown in FIG. In this clock division / selection circuit, an oscillator 22 generates a clock, and this clock is frequency-divided by a frequency dividing circuit 23 at a frequency dividing ratio of 1 to N (a natural number of 2 or more) to generate N clocks having different frequencies. A clock is created. Therefore, the oscillator 22 and the frequency dividing circuit 23 constitute clock generating means for generating N clocks having different frequencies.
【００３１】選択回路２４、２５は分周回路２３からの
複数のクロックのうちのいずれか１つのクロックを個別
に選択する選択手段を構成し、選択回路２４はＦＩＦＯ
書き込みクロック選択信号により分周回路２３からの複
数のクロックのうちのいずれか１つのクロックを選択し
てＦＩＦＯメモリ１３ａ〜１６ａへ書き込みクロック
（ＦＩＦＯ書き込みクロック）として出力する。選択回
路２５はＦＩＦＯ呼出しクロック選択信号により分周回
路２３からの複数のクロックのうちのいずれか１つのク
ロックを選択してＦＩＦＯメモリ１３ａ〜１６ａへ読み
出しクロック（ＦＩＦＯ呼出しクロック）として出力す
る。The selecting circuits 24 and 25 constitute selecting means for individually selecting any one of the plurality of clocks from the frequency dividing circuit 23, and the selecting circuit 24 comprises a FIFO.
Any one of a plurality of clocks from the frequency dividing circuit 23 is selected by the write clock selection signal and output as a write clock (FIFO write clock) to the FIFO memories 13a to 16a. The selecting circuit 25 selects any one of the plurality of clocks from the frequency dividing circuit 23 according to the FIFO calling clock selection signal and outputs the selected clock to the FIFO memories 13a to 16a as a read clock (FIFO calling clock).
【００３２】ＦＩＦＯ書き込み制御回路１７は画像デー
タ吐き出し信号としてのＦＧＡＴＥ信号が入力された時
に画像データ書き込み制御信号ＦＩＦＯ１ＷＥＮ〜ＦＩ
ＦＯ４ＷＥＮを発生してＦＩＦＯメモリ１３ａ〜１６ａ
へ出力し、ラッチ回路１２に保持された１ライン分の画
像データが複数の画像データＤＡＴＡ１−ＯＤＤ、ＤＡ
ＴＡ１−ＥＶＥＮ、ＤＡＴＡ２−ＯＤＤ、ＤＡＴＡ２−
ＥＶＥＮに分けられてＦＩＦＯメモリ１３ａ〜１６ａに
選択回路２４からの書き込みクロックに同期して書き込
まれる。The FIFO write control circuit 17 receives the image data write control signals FIFO1WEN to FI1 when the FGATE signal as the image data discharge signal is input.
FO4WEN is generated and FIFO memories 13a to 16a
And the image data for one line held in the latch circuit 12 is converted into a plurality of image data DATA1-ODD, DA
TA1-EVEN, DATA2-ODD, DATA2-
EVEN is written to the FIFO memories 13a to 16a in synchronization with the write clock from the selection circuit 24.
【００３３】ＦＩＦＯ読み出し・ＬＥＤアレーヘッド制
御回路１８ａは遅延回路２１の出力信号ＦＧＡＴＥ Ｄ
ＬＡＹ−１が入力された時に画像データ読み出し制御信
号ＦＩＦＯ１ＲＥＮ〜ＦＩＦＯ４ＲＥＮを発生してＦＩ
ＦＯメモリ１３ａ〜１６ａへ出力し、ＦＩＦＯメモリ１
３ａ〜１６ａから画像データＤＡＴＡ１−ＯＤＤ、ＤＡ
ＴＡ１−ＥＶＥＮ、ＤＡＴＡ２−ＯＤＤ、ＤＡＴＡ２−
ＥＶＥＮが選択回路２５からの読み出しクロックに同期
して読み出されパラレル・シリアル変換後、シリアル画
像データとしてラッチ回路１９に保持される。The FIFO read / LED array head control circuit 18a outputs the output signal FGATE D of the delay circuit 21.
When the signal LAY-1 is input, the image data read control signals FIFO1REN to FIFO4REN are
Output to the FO memories 13a to 16a,
From 3a to 16a, image data DATA1-ODD, DA
TA1-EVEN, DATA2-ODD, DATA2-
EVEN is read out in synchronization with the read clock from the selection circuit 25, and after parallel / serial conversion, is held in the latch circuit 19 as serial image data.
【００３４】このように、この第３実施形態では、書き
込みクロックと読み出しクロックとを分離して個別に選
択するので、ＦＩＦＯメモリ１３ａ〜１６ａの画像デー
タ読み出し側の動作速度はＬＥＤアレーヘッド２０のＬ
ＥＤドライバ回路の動作速度に依存するが、ＦＩＦＯメ
モリ１３ａ〜１６ａの画像データ書き込み側の動作速度
はＦＩＦＯメモリ１３ａ〜１６ａに画像データを書き込
む部分の動作速度に依存するため、ＦＩＦＯメモリ１３
ａ〜１６ａに画像データを書き込む時間の短縮（図４に
示す書き込み時間の短縮）を図ることができる。これに
より、システム全体からみると、ライン周期（ライン同
期信号／ＬＳＹＮＣの周期）を短くすることができ、シ
ステム全体の画像形成動作の速度を上げることができ
る。これは画像データ数が多くなるにつれて効果的とな
る。As described above, in the third embodiment, since the write clock and the read clock are separated and individually selected, the operation speed of the FIFO memories 13a to 16a on the image data read side is lower than the L speed of the LED array head 20.
Although it depends on the operation speed of the ED driver circuit, the operation speed of the FIFO memories 13a to 16a on the image data writing side depends on the operation speed of the portion where image data is written to the FIFO memories 13a to 16a.
It is possible to reduce the time for writing the image data in the areas a to 16a (reducing the writing time shown in FIG. 4). As a result, the line cycle (cycle of the line synchronization signal / LSYNC) can be shortened from the viewpoint of the entire system, and the speed of the image forming operation of the entire system can be increased. This becomes more effective as the number of image data increases.
【００３５】例えば、６００ｄｐｉ時の露光素子数は約
７１６８ｄｏｔ分であるが、階調ｂｉｔ数＝８ｂｉｔ、
画像データ転送クロック周波数＝１０ＭＨｚ（１００ｎ
ｓ）、ＬＥＤアレーヘッド分割数（画像データ分割数）
＝４の条件下でＦＩＦＯメモリ１３ａ〜１６ａの画像デ
ータ書き込みに要する時間は、７１６８ｄｏｔ×１００
ｎｓ＝７１６．８μｓとなるが、画像データ転送クロッ
ク周波数を２０ＭＨｚとして動作させれば、ＦＩＦＯメ
モリ１３ａ〜１６ａへの画像データ書き込み時間を１／
２とすることができ、更に露光素子の点灯時間を高感度
の感光体などを使用することで短縮すれば、図６に示す
ような完全余裕時間を広げることができる。このことか
ら、システム全体の画像形成動作の速度を上げることが
できる。For example, while the number of exposure elements at 600 dpi is about 7168 dots, the number of gradation bits = 8 bits,
Image data transfer clock frequency = 10 MHz (100 n
s), LED array head division number (image data division number)
= 4, the time required to write the image data in the FIFO memories 13a to 16a is 7168 dots × 100
ns = 716.8 μs, but if the operation is performed with the image data transfer clock frequency set to 20 MHz, the image data writing time to the FIFO memories 13a to 16a is reduced by 1 /.
If the lighting time of the exposure element is shortened by using a high-sensitivity photosensitive member or the like, the complete margin time as shown in FIG. 6 can be extended. Thus, the speed of the image forming operation of the entire system can be increased.
【００３６】この第３実施形態は、請求項３に係る発明
の一実施形態であって、請求項１記載の書き込み装置に
おいて、前記書き込みクロックと前記読み出しクロック
とを分離し、これらのクロックを可変できる手段として
の発振器２２、分周回路２３及び選択回路２４、２５を
設けたので、第２実施形態より更なる書き込み時間の短
縮を図ることができる。This third embodiment is an embodiment of the third aspect of the present invention, and in the writing device according to the first aspect, the write clock and the read clock are separated and these clocks are variable. Since the oscillator 22, the frequency divider 23 and the selectors 24 and 25 are provided as possible means, the writing time can be further reduced as compared with the second embodiment.
【００３７】図９は本発明の第４実施形態を示し、図１
０は第４実施形態の動作タイミングを示す。この第４実
施形態は、請求項２、３に係る発明の別の実施形態であ
り、印字スタート信号がシステムからビデオ（ＶＩＤＥ
Ｏ）信号発生回路３１に与えられると、ＶＩＤＥＯ信号
発生回路３１が副走査方向の画像領域指定信号ＦＧＡＴ
Ｅ、主走査方向の画像領域指定のための基準信号（ライ
ン同期信号／ＬＳＹＮＣ）、画像データ転送クロックＶ
ＩＤＥＯ−ＣＬＫを発生して画像信号（画像データ）発
生装置３２などに送信する。FIG. 9 shows a fourth embodiment of the present invention.
0 indicates the operation timing of the fourth embodiment. The fourth embodiment is another embodiment of the invention according to claims 2 and 3, wherein the print start signal is transmitted from the system to the video (VIDEO).
O) When applied to the signal generation circuit 31, the VIDEO signal generation circuit 31 outputs the image area designation signal FGAT in the sub-scanning direction.
E, reference signal (line synchronization signal / LSYNC) for specifying an image area in the main scanning direction, image data transfer clock V
An IDE-CLK is generated and transmitted to the image signal (image data) generator 32 and the like.
【００３８】画像データ発生装置３２は連続する画像デ
ータを画像データ転送クロックＶＩＤＥＯ−ＣＬＫに同
期して発生し、ラッチ回路からなる画像データ保持手段
３３は画像データ発生装置３２からの連続する画像デー
タを画像データ転送クロックＶＩＤＥＯ−ＣＬＫに同期
してラッチする。複数のＦＩＦＯメモリ３４、３５から
なる記憶手段への画像データ書き込みを制御する制御手
段として設けられたＦＩＦＯ書き込み制御回路３６は画
像データ書き込み制御信号をアンドゲート３７、３８へ
出力し、アンドゲート３７、３８はその画像データ書き
込み制御信号とＦＧＡＴＥとのアンドをとることによ
り、ＦＩＦＯメモリ３４、３５の画像データ書き込みを
有効とする画像データ書き込み制御信号ＦＩＦＯ１ＷＥ
Ｎ、ＦＩＦＯ２ＷＥＮを発生してＦＩＦＯメモリ３４、
３５へ出力する。The image data generator 32 generates continuous image data in synchronization with the image data transfer clock VIDEO-CLK. The image data holding means 33 comprising a latch circuit stores the continuous image data from the image data generator 32. The latch is performed in synchronization with the image data transfer clock VIDEO-CLK. A FIFO write control circuit 36 provided as control means for controlling the writing of image data to a storage means comprising a plurality of FIFO memories 34 and 35 outputs an image data write control signal to AND gates 37 and 38, Reference numeral 38 denotes an image data write control signal FIFO1WE that makes the image data write control signals and FGATE AND the FIFO memories 34 and 35 to enable image data writing.
N, FIFO2WEN is generated and the FIFO memory 34,
Output to 35.
【００３９】このため、ラッチ回路３３に保持された１
ライン分の画像データは複数に分割されて、例えば奇数
番目の画像データＤＡＴＡ１−ＯＤＤと偶数番目のＤＡ
ＴＡ１−ＥＶＥＮに分けられてＦＩＦＯメモリ３４、３
５に書き込みクロック（ＦＩＦＯ書き込みクロック）に
同期して順次に書き込まれる。Therefore, the 1 held in the latch circuit 33
The image data for the line is divided into a plurality of parts, for example, odd-numbered image data DATA1-ODD and even-numbered DA data.
FIFO memory 34, 3 divided into TA1-EVEN
5 are sequentially written in synchronization with the write clock (FIFO write clock).
【００４０】１ライン分の画像データのＦＩＦＯメモリ
３４、３５への書き込みが終了した後には、ＦＩＦＯメ
モリ３４、３５の画像データ読み出しとＬＥＤアレーヘ
ッド３９を制御する制御手段としてのＦＩＦＯ読み出し
・ＬＥＤアレーヘッド制御回路４０はＦＩＦＯ読み出し
制御信号をアンドゲート４１、４２へ出力し、アンドゲ
ート４１、４２はそのＦＩＦＯ読み出し制御信号とＦＧ
ＡＴＥの遅延信号ＦＧＡＴＥ ＤＬＡＹ−１とのアンド
をとることにより、ＦＩＦＯメモリ３４、３５の画像デ
ータ書き込み開始から所定の時間だけ遅れてＦＩＦＯメ
モリ３４、３５の画像データ読み出しを有効とする画像
データ読み出し制御信号ＦＩＦＯ１ＲＥＮ、ＦＩＦＯ２
ＲＥＮを発生してＦＩＦＯメモリ３４、３５へ出力す
る。After the writing of one line of image data into the FIFO memories 34 and 35 is completed, the FIFO memory 34 and 35 read image data and the FIFO read / LED array as control means for controlling the LED array head 39. The head control circuit 40 outputs a FIFO read control signal to the AND gates 41 and 42. The AND gates 41 and 42 output the FIFO read control signal and the FG
Image data read control for enabling the read of image data from the FIFO memories 34 and 35 with a predetermined time delay from the start of writing the image data into the FIFO memories 34 and 35 by taking an AND with the delay signal FGATE DLAY-1 of the ATE. Signal FIFO1REN, FIFO2
REN is generated and output to FIFO memories 34 and 35.
【００４１】このため、ＦＩＦＯメモリ３４、３５から
画像データＤＡＴＡ−ＯＤＤ、ＤＡＴＡ−ＥＶＥＮが読
み出しクロック（ＦＩＦＯ呼び出しクロック）に同期し
て略同時に読み出され、この画像データＤＡＴＡ−ＯＤ
Ｄ、ＤＡＴＡ−ＥＶＥＮがパラレル・シリアル変換後、
シリアル画像データ保持手段として設けられたラッチ回
路４３に画像データ転送クロックＷＣＬＫに同期してラ
ッチされる。For this reason, the image data DATA-ODD and DATA-EVEN are read from the FIFO memories 34 and 35 almost simultaneously in synchronization with a read clock (FIFO calling clock), and the image data DATA-OD is read.
D, DATA-EVEN after parallel-serial conversion,
The data is latched by a latch circuit 43 provided as serial image data holding means in synchronization with the image data transfer clock WCLK.
【００４２】ここに、アンドゲート４１、４２に入力さ
れるＦＧＡＴＥ遅延信号ＦＧＡＴＥＤＬＡＹ−１はＦＧ
ＡＴＥを遅延手段で１ライン分以上遅延させたものであ
り、この遅延手段は例えば上記実施形態と同様に図３に
示すようなフリップフロップを使用したシフトレジスタ
回路で構成された遅延回路が用いられてＦＧＡＴＥを１
ライン分遅延させる。従って、ＦＩＦＯメモリ３４、３
５からＦＩＦＯメモリ３４、３５の画像データ書き込み
開始より１ライン分遅れて画像データＤＡＴＡ−ＯＤ
Ｄ、ＤＡＴＡ−ＥＶＥＮがほぼ同時に読み出される。Here, the FGATE delay signal FGATEDLAY-1 input to the AND gates 41 and 42 is FG
The ATE is delayed by one or more lines by a delay means. For this delay means, for example, a delay circuit composed of a shift register circuit using a flip-flop as shown in FIG. FGATE 1
Delay by line. Therefore, the FIFO memories 34, 3
5 is delayed by one line from the start of writing the image data in the FIFO memories 34 and 35 by one line.
D and DATA-EVEN are read almost simultaneously.
【００４３】また、ＦＩＦＯ書き込みクロック及びＦＩ
ＦＯ読み出しクロックは上記第３実施形態における図５
に示すようなクロック分割・選択回路により発生する。
ラッチ回路４３に保持された画像データは１ライン分の
露光を行う複数の露光素子としてのＬＥＤ素子が主走査
方向に一列又は複数列に配列されたＬＥＤアレーヘッド
からなるラインヘッド３９へ転送される。The FIFO write clock and the FI
The FO read clock is the same as that shown in FIG.
It is generated by a clock division / selection circuit as shown in FIG.
The image data held in the latch circuit 43 is transferred to a line head 39 composed of LED array heads in which a plurality of LED elements as exposure elements for exposing one line are arranged in one or more rows in the main scanning direction. .
【００４４】次に、ＦＩＦＯ読み出し・ＬＥＤアレーヘ
ッド制御回路４０は、ＬＥＤアレーヘッド３９へ画像デ
ータ転送終了信号としてのＤＡＴＡ ＳＥＴ信号を送信
し、その後、ＬＥＤアレーヘッド３９の露光素子を発光
させるＬＥＤ点灯信号を送信する。Next, the FIFO readout / LED array head control circuit 40 transmits a DATA SET signal as an image data transfer end signal to the LED array head 39, and thereafter, turns on the LED which causes the exposure elements of the LED array head 39 to emit light. Send a signal.
【００４５】ＬＥＤアレーヘッド３９は、図１１に示す
ようにＦＩＦＯ読み出し・ＬＥＤアレーヘッド制御回路
４０からのＤＡＴＡ ＳＥＴ信号と、画像データ転送ク
ロックＷＣＬＫにより、ラッチ回路４３から送信される
１ライン分のシリアル画像データをシフトレジスタ回路
４４にセットし、ＬＥＤドライバ回路４５にてＦＩＦＯ
読み出し・ＬＥＤアレーヘッド制御回路１８からのＬＥ
Ｄ点灯信号（ＯＤＤ）により、シフトレジスタ回路４４
にセットされている１ライン分の画像データに基づい
て、ドライバー回路で露光素子をそれぞれ駆動する。As shown in FIG. 11, the LED array head 39 is configured to transmit one line of serial data transmitted from the latch circuit 43 in response to the DATA SET signal from the FIFO read / LED array head control circuit 40 and the image data transfer clock WCLK. Image data is set in the shift register circuit 44, and the LED driver circuit 45
LE from readout / LED array head control circuit 18
In response to the D lighting signal (ODD), the shift register circuit 44
Each of the exposure elements is driven by a driver circuit based on the image data for one line set in.
【００４６】ＬＥＤアレーヘッド３９の複数の露光素子
は１ライン分の画像信号をそれぞれ光信号に変換して該
光信号により感光体からなる記録媒体を露光することで
感光体に１ライン分の画像を書き込む。この感光体は、
画像形成装置において、駆動部により副走査方向に移動
させられながら帯電手段により一様に帯電され、上述の
ような１ライン分の画像の書き込みがライン同期信号／
ＬＳＹＮＣに同期して繰り返して行われて静電潜像が形
成される。この感光体上の静電潜像は現像装置により現
像されて転写装置により記録紙に転写される。A plurality of exposure elements of the LED array head 39 convert image signals for one line into optical signals, respectively, and expose a recording medium made of a photosensitive member with the optical signals, thereby forming an image for one line on the photosensitive member. Write. This photoreceptor
In the image forming apparatus, the image is uniformly charged by the charging unit while being moved in the sub-scanning direction by the driving unit.
An electrostatic latent image is formed repeatedly in synchronization with LSYNC. The electrostatic latent image on the photoreceptor is developed by a developing device and transferred to a recording sheet by a transfer device.
【００４７】この第４実施形態では、上記第２実施形態
及び第３実施形態と同様な効果を奏する。ところで、上
記実施形態では、（ＦＩＦＯメモリからの画像データ読
み出し時間＋ＬＥＤアレーヘッドの点灯時間）を短縮す
ることができない。The fourth embodiment has the same advantages as the second and third embodiments. By the way, in the above embodiment, it is not possible to reduce (image data read time from FIFO memory + LED array head lighting time).
【００４８】そこで、本発明の第５実施形態は、（ＦＩ
ＦＯメモリからの画像データ読み出し時間＋ＬＥＤアレ
ーヘッドの点灯時間）を短縮できるようにしたものであ
る。図１２は第５実施形態を示し、図１３は第５実施形
態の動作タイミングを示す。この第５実施形態は、請求
項４〜６に係る発明の一実施形態であり、上記第４実施
形態とは以下に述べる点が異なる。Therefore, the fifth embodiment of the present invention relates to (FI
The time required for reading image data from the FO memory + the time for turning on the LED array head) can be reduced. FIG. 12 shows the fifth embodiment, and FIG. 13 shows the operation timing of the fifth embodiment. The fifth embodiment is an embodiment of the invention according to claims 4 to 6, and differs from the fourth embodiment in the points described below.
【００４９】ＦＩＦＯ読み出し・ＬＥＤアレーヘッド制
御回路４０及びＬＥＤアレーヘッド３９の代りにＦＩＦ
Ｏ読み出し・ＬＥＤアレーヘッド制御回路４０ａ及びＬ
ＥＤアレーヘッド３９ａが用いられ、図１４に示すよう
にＬＥＤアレーヘッド３９ａはラッチ回路４６、４７及
びＬＥＤドライバ回路４５を有する。ラッチ回路４６、
４７は集積回路化されてＩＣチップ４８で構成される。Instead of the FIFO readout / LED array head control circuit 40 and the LED array head 39, a FIFO
O readout / LED array head control circuit 40a and L
An ED array head 39a is used. As shown in FIG. 14, the LED array head 39a has latch circuits 46 and 47 and an LED driver circuit 45. Latch circuit 46,
Reference numeral 47 denotes an integrated circuit and is constituted by an IC chip 48.
【００５０】また、図１５に示すようにアンドゲート４
１、４２に入力されるＦＧＡＴＥ遅延信号ＦＧＡＴＥ
ＤＬＡＹ−１はＦＧＡＴＥを遅延手段で１ライン分以上
遅延させたものであり、この遅延手段は上記実施形態と
同様にフリップフロップを使用したシフトレジスタ回路
で構成された遅延回路４９が用いられてＦＧＡＴＥを１
ライン分遅延させる。Further, as shown in FIG.
FGATE delay signals FGATE input to the first and the second 42
DLAY-1 is obtained by delaying FGATE by one line or more by delay means. This delay means uses a delay circuit 49 composed of a shift register circuit using a flip-flop as in the above-described embodiment. 1
Delay by line.
【００５１】また、フリップフロップを使用したシフト
レジスタ回路で構成された遅延回路５０は、遅延回路４
９からのＦＧＡＴＥ遅延信号ＦＧＡＴＥ ＤＬＡＹ−１
を１ライン分遅延させてＦＧＡＴＥ遅延信号ＦＧＡＴＥ
ＤＬＡＹ−２として出力する遅延手段を構成する。こ
の遅延回路５０からのＦＧＡＴＥ遅延信号ＦＧＡＴＥＤ
ＬＡＹ−２とＦＩＦＯ読み出し・ＬＥＤアレーヘッド制
御回路４０ａからのＬＥＤ点灯信号とはアンドゲート５
１でアンドがとられ、このアンドゲート５１の出力信号
がＬＥＤ点灯信号としてＬＥＤアレーヘッド３９ａへ送
られる。The delay circuit 50 composed of a shift register circuit using flip-flops is
9 from the FGATE delay signal FGATE DLAY-1
FGATE delayed signal FGATE
It constitutes a delay means for outputting as DLAY-2. The FGATE delay signal FGATED from the delay circuit 50
LAY-2 and the LED lighting signal from the FIFO readout / LED array head control circuit 40a are AND gate 5
An AND is taken at 1 and the output signal of the AND gate 51 is sent to the LED array head 39a as an LED lighting signal.
【００５２】アンドゲート４１、４２はＦＩＦＯ読み出
し・ＬＥＤアレーヘッド制御回路４０ａからのＦＩＦＯ
読み出し制御信号とＦＧＡＴＥ遅延信号ＦＧＡＴＥ Ｄ
ＬＡＹ−１とのアンドをとることにより、ＦＩＦＯメモ
リ３４、３５の画像データ書き込み開始から１ライン分
遅れてＦＩＦＯメモリ３４、３５の画像データ読み出し
を有効とする画像データ読み出し制御信号ＦＩＦＯ１Ｒ
ＥＮ、ＦＩＦＯ２ＲＥＮを発生してＦＩＦＯメモリ３
４、３５へ出力する。The AND gates 41 and 42 receive the FIFO from the FIFO read / LED array head control circuit 40a.
Read control signal and FGATE delay signal FGATE D
By taking an AND with LAY-1, an image data read control signal FIFO1R that makes the image data read from the FIFO memories 34 and 35 valid one line delay from the start of writing the image data into the FIFO memories 34 and 35.
EN, FIFO2REN is generated and FIFO memory 3
4 and 35.
【００５３】このため、ＦＩＦＯメモリ３４、３５から
１ライン前の画像データＤＡＴＡ−ＯＤＤ、ＤＡＴＡ−
ＥＶＥＮが読み出しクロック（ＦＩＦＯ呼び出しクロッ
ク）に同期して略同時に読み出され、この画像データＤ
ＡＴＡ−ＯＤＤ、ＤＡＴＡ−ＥＶＥＮがラッチ回路４３
に画像データ転送クロックＷＣＬＫに同期してラッチさ
れる。このラッチ回路４３に保持された画像データはＬ
ＥＤアレーヘッド３９ａへ転送される。For this reason, the image data DATA-ODD, DATA-
EVEN is read out almost simultaneously in synchronization with a readout clock (FIFO calling clock), and this image data D
ATA-ODD and DATA-EVEN are latch circuits 43
Is latched in synchronization with the image data transfer clock WCLK. The image data held in the latch circuit 43 is L
The data is transferred to the ED array head 39a.
【００５４】次に、ＦＩＦＯ読み出し・ＬＥＤアレーヘ
ッド制御回路４０ａは、ＬＥＤアレーヘッド３９ａへ画
像データ転送終了信号としてのＤＡＴＡ ＳＥＴ信号Ｄ
ＡＴＡ ＳＥＴ−１、ＤＡＴＡ ＳＥＴ−２を送信し、
その後、ＬＥＤアレーヘッド３９ａの露光素子を発光さ
せるＬＥＤ点灯信号をアンドゲート５１を介してＬＥＤ
アレーヘッド３９ａへ送信する。Next, the FIFO read / LED array head control circuit 40a sends a DATA SET signal D as an image data transfer end signal to the LED array head 39a.
Send ATA SET-1, DATA SET-2,
Thereafter, an LED lighting signal for causing the exposure element of the LED array head 39a to emit light is supplied to the LED via the AND gate 51.
The data is transmitted to the array head 39a.
【００５５】ＬＥＤアレーヘッド３９ａは、図１４に示
すようにＦＩＦＯ読み出し・ＬＥＤアレーヘッド制御回
路４０からのＤＡＴＡ ＳＥＴ信号ＤＡＴＡ ＳＥＴ−
１により、ラッチ回路４３からの１ライン分の画像デー
タを画像データ転送クロックＷＣＬＫに同期してラッチ
回路４６にラッチし、このラッチ回路４６にラッチした
１ライン分の画像データをＦＩＦＯ読み出し・ＬＥＤア
レーヘッド制御回路４０ａからのＤＡＴＡ ＳＥＴ信号
（トリガ信号）ＤＡＴＡ ＳＥＴ−２によりラッチ回路
４７にセットする。さらに、ＬＥＤアレーヘッド３９ａ
は、ＬＥＤドライバ回路４５にてアンドゲート５１から
のＬＥＤ点灯信号により、ラッチ回路４７にセットされ
ている１ライン分の画像データ（２ライン前の画像デー
タ）で露光素子をそれぞれ駆動し、露光素子が１ライン
分の画像信号をそれぞれ光信号に変換して該光信号によ
り感光体を露光することで感光体に１ライン分の画像を
書き込む。As shown in FIG. 14, the LED array head 39a reads the data from the FIFO array / DATA array from the LED array head control circuit 40.
1, the image data for one line from the latch circuit 43 is latched by the latch circuit 46 in synchronization with the image data transfer clock WCLK, and the image data for one line latched by the latch circuit 46 is read out from the FIFO / LED array. The data is set in the latch circuit 47 by a DATA SET signal (trigger signal) DATA SET-2 from the head control circuit 40a. Further, the LED array head 39a
The LED driver circuit 45 drives the exposure elements with the image data for one line (the image data two lines before) set in the latch circuit 47 by the LED lighting signal from the AND gate 51, Converts an image signal for one line into an optical signal and exposes the photoconductor with the optical signal, thereby writing an image for one line on the photoconductor.
【００５６】以上のことから、１ライン走査中にＦＩＦ
Ｏメモリ３４、３５からの画像データ読み出しとＬＥＤ
アレーヘッド３９ａの点灯動作を行う必要がなくなり、
図１３に示すように余裕時間を上記実施形態より更に拡
げることができる。この余裕時間を利用してライン周期
時間（ライン同期信号ＬＳＹＮＣの周期）を短くするこ
とで、本書き込み装置を使用したシステムの高速化が可
能となる。また、余裕時間を感光体への露光時間に当て
ることで感度の低い感光体を使用することができ、シス
テムとして考えた場合に低コストにすることができる。As described above, during one-line scanning,
Read image data from O memory 34, 35 and LED
There is no need to perform the lighting operation of the array head 39a,
As shown in FIG. 13, the allowance time can be further extended than in the above embodiment. By shortening the line cycle time (cycle of the line synchronizing signal LSYNC) by using this extra time, it is possible to speed up the system using the present writing device. Further, by assigning the extra time to the exposure time of the photoconductor, a photoconductor having low sensitivity can be used, and the cost can be reduced when considered as a system.
【００５７】このように、第５実施形態は、請求項４に
係る発明の一実施形態であって、画像データ発生装置３
２から発生した連続する画像データを画像データ転送ク
ロックに同期して保持する第１の画像データ保持手段と
してのラッチ回路３３と、画像データを主走査方向に最
低２ライン分以上保持できる容量を有し前記第１の画像
データ保持手段３３に保持された画像データを記憶する
複数の記憶手段としてのＦＩＦＯメモリ３４、３５と、
前記第１の画像データ保持手段３３に保持された画像デ
ータを分割して前記複数の記憶手段３４、３５に記憶さ
せ、前記複数の記憶手段３４、３５からほぼ同時に画像
データを読み出す制御手段としてのＦＩＦＯ書き込み制
御回路３６及びＦＩＦＯ読み出し・ＬＥＤアレーヘッド
制御回路４０ａと、前記記憶手段３４、３５からの画像
データの読み出しを前記記憶手段３４、３５への画像デ
ータの書き込みから最低１ライン分以上遅延させる第１
の遅延手段としての遅延回路４９と、前記複数の記憶手
段３４、３５から読み出した画像データをパラレル・シ
リアル変換後のシリアル画像データを保持する第２の画
像データ保持手段としてのパラレル・シリアル変換回路
とラッチ回路４３とを有し、主走査方向に配列された複
数の書き込み素子を有する書き込み用ラインヘッドとし
てのＬＥＤアレーヘッド３９ａに前記第２の画像データ
保持手段４３に保持した画像データを転送する書き込み
装置において、第４の画像データ保持手段への書き込み
と発光素子の発光動作を前記記憶手段３４、３５からの
画像データ読み出しから１ライン分以上遅らせる遅延手
段としての遅延回路５０と、前記第２の画像データ保持
手段４３に保持したシリアル画像データを画像データ転
送クロックに同期して保持する第３の画像データ保持手
段としてのシフトレジスタ回路４６と、この第３の画像
データ保持手段４６に保持した画像データをトリガ信号
に同期して再度保持する第４の画像データ保持手段とし
てのラッチ回路４７とを備えたので、上記実施形態より
更なる高速化及び低コスト化を図ることができる。As described above, the fifth embodiment is an embodiment of the fourth aspect of the present invention, wherein the image data generator 3
2 and a latch circuit 33 as first image data holding means for holding continuous image data generated in synchronization with the image data transfer clock and a capacity for holding at least two lines of image data in the main scanning direction. FIFO memories 34 and 35 as a plurality of storage units for storing the image data held in the first image data holding unit 33;
The image data held by the first image data holding unit 33 is divided and stored in the plurality of storage units 34 and 35, and the control unit reads image data from the plurality of storage units 34 and 35 almost simultaneously. The FIFO write control circuit 36 and the FIFO read / LED array head control circuit 40a, and the reading of image data from the storage units 34 and 35 is delayed by at least one line from the writing of image data to the storage units 34 and 35. First
A delay circuit 49 as a delay means, and a parallel / serial conversion circuit as a second image data holding means for holding serial image data after parallel / serial conversion of the image data read from the plurality of storage means 34 and 35 And the latch circuit 43, and transfers the image data held in the second image data holding means 43 to an LED array head 39a as a writing line head having a plurality of writing elements arranged in the main scanning direction. In the writing device, a delay circuit 50 as a delay unit for delaying the writing to the fourth image data holding unit and the light emitting operation of the light emitting element by one line or more from the reading of the image data from the storage units 34 and 35; Synchronizes the serial image data held in the image data holding means 43 with the image data transfer clock. A shift register circuit 46 as a third image data holding means for holding the image data, and a fourth image data holding means for holding the image data held in the third image data holding means 46 again in synchronization with the trigger signal. Since the latch circuit 47 is provided, the speed and cost can be further reduced as compared with the above embodiment.
【００５８】また、第５実施形態は、請求項５に係る発
明の一実施形態であって、請求項４記載の書き込み装置
において、前記第３の画像データ保持手段４６及び前記
第４の画像データ保持手段４７を前記ラインヘッド３９
ａ内に設けたので、安価でノイズの影響を受けにくくな
る。The fifth embodiment is an embodiment of the invention according to claim 5, wherein in the writing apparatus according to claim 4, the third image data holding means 46 and the fourth image data are stored. The holding means 47 is connected to the line head 39.
Since it is provided in a, it is inexpensive and hardly affected by noise.
【００５９】また、第５実施形態は、請求項６に係る発
明の一実施形態であって、請求項５記載の書き込み装置
において、前記ラインヘッド３９ａを集積回路化したの
で、基板上の実装面積の低減及び信号線数の低減を図る
ことができる。Further, the fifth embodiment is an embodiment of the invention according to claim 6, and in the writing device according to claim 5, since the line head 39a is formed as an integrated circuit, the mounting area on the substrate is reduced. And the number of signal lines can be reduced.
【００６０】なお、本発明は、上記実施形態に限定され
るものではなく、例えばＬＣＤヘッドやサーマルヘッ
ド、インクジェットヘッドなどのラインヘッドを用いた
書き込み装置にも同様に適用することができる。The present invention is not limited to the above embodiment, but can be similarly applied to a writing device using a line head such as an LCD head, a thermal head, and an ink jet head.
【００６１】[0061]
【発明の効果】以上のように請求項１に係る発明によれ
ば、画像データ発生装置から発生した連続する画像デー
タを画像データ転送クロックに同期して保持する第１の
画像データ保持手段と、この第１の画像データ保持手段
に保持された画像データを記憶する複数の記憶手段と、
前記第１の画像データ保持手段に保持された画像データ
を分割して書き込みクロックに同期して前記複数の記憶
手段に記憶させ、前記複数の記憶手段に記憶された画像
データを読み出しクロックに同期して読み出す制御手段
と、前記複数の記憶手段から読み出した画像データをパ
ラレル・シリアル変換後、シリアル画像データを保持す
る第２の画像データ保持手段とを有し、主走査方向に配
列された複数の書き込み素子を有する書き込み用ライン
ヘッドに前記第２の画像データ保持手段に保持した画像
データを転送する書き込み装置において、前記複数の記
憶手段の記憶容量を１ライン分以上の画像データを記憶
できる容量とし、前記記憶手段からの画像データの読み
出しを前記記憶手段への画像データの書き込みから最低
１ライン分以上遅延させる遅延手段を備え、前記制御手
段が前記複数の記憶手段から略同時に画像データを読み
出すので、複数の書き込み素子を奇数、偶数又は多分割
というように分割して順次に点灯させることでシステム
の電源容量の低減化を図ることができ、かつ、システム
としての高速化を図ることができる。As described above, according to the first aspect of the present invention, the first image data holding means for holding continuous image data generated from the image data generator in synchronization with the image data transfer clock, A plurality of storage means for storing the image data held in the first image data holding means;
The image data held in the first image data holding unit is divided and stored in the plurality of storage units in synchronization with a write clock, and the image data stored in the plurality of storage units is read in synchronization with a read clock. And a second image data holding unit for holding serial image data after converting the image data read from the plurality of storage units into a parallel-to-serial format, and a plurality of image data arranged in the main scanning direction. In a writing apparatus for transferring image data held in the second image data holding means to a writing line head having a writing element, the storage capacity of the plurality of storage means is set to a capacity capable of storing one line or more of image data. Reading of the image data from the storage means is delayed by at least one line from writing of the image data to the storage means. The control means reads the image data from the plurality of storage means substantially simultaneously, so that a plurality of write elements are divided into odd, even, or multiple divisions, and are sequentially turned on, so that a system power supply is provided. The capacity can be reduced, and the speed of the system can be increased.
【００６２】請求項２に係る発明によれば、請求項１記
載の書き込み装置において、前記複数の書き込み素子が
複数の露光素子からなり、この複数の露光素子を画像デ
ータ転送後略同時にオンさせるので、高速化や露光時間
を長くすることができる。According to the second aspect of the present invention, in the writing device according to the first aspect, the plurality of writing elements are composed of a plurality of exposure elements, and the plurality of exposure elements are turned on substantially simultaneously after image data transfer. It is possible to increase the speed and lengthen the exposure time.
【００６３】請求項３に係る発明によれば、請求項１記
載の書き込み装置において、前記書き込みクロックと前
記読み出しクロックとを分離し、これらのクロックを可
変できる手段を設けたので、請求項２記載の画像形成装
置と比較して更なる書き込み時間の短縮を図ることがで
きる。According to the third aspect of the present invention, in the writing device of the first aspect, the write clock and the read clock are separated, and means for changing these clocks is provided. The writing time can be further reduced as compared with the image forming apparatus described above.
【００６４】請求項４に係る発明によれば、画像データ
発生装置から発生した連続する画像データを画像データ
転送クロックに同期して保持する第１の画像データ保持
手段と、画像データを主走査方向に最低２ライン分以上
保持できる容量を有し前記第１の画像データ保持手段に
保持された画像データを記憶する複数の記憶手段と、前
記第１の画像データ保持手段に保持された画像データを
分割して前記複数の記憶手段に記憶させ、前記複数の記
憶手段からほぼ同時に画像データを読み出す制御手段
と、前記記憶手段からの画像データの読み出しを前記記
憶手段への画像データの書き込みから最低１ライン分以
上遅延させる第１の遅延手段と、前記複数の記憶手段か
ら読み出した画像データを複数ドットから１ドットごと
のデータ変換後保持する第２の画像データ保持手段とを
有し、主走査方向に配列された複数の書き込み素子を有
する書き込み用ラインヘッドに前記第２の画像データ保
持手段に保持した画像データを転送する書き込み装置に
おいて、第４の画像データ保持手段への書き込みと発光
素子の発光動作を前記記憶手段からの画像データ読み出
しから１ライン分以上遅らせる遅延手段と、前記第２の
画像データ保持手段に保持した画像データを画像データ
転送クロックに同期して保持する第３の画像データ保持
手段と、この第３の画像データ保持手段に保持した画像
データをトリガ信号に同期して保持する第４の画像デー
タ保持手段とを備えたので、請求項１〜３記載の画像形
成装置より更なる高速化及び低コスト化を図ることがで
きる。According to the fourth aspect of the present invention, the first image data holding means for holding the continuous image data generated from the image data generating device in synchronization with the image data transfer clock, and the image data is stored in the main scanning direction. A plurality of storage units each having a capacity capable of holding at least two lines or more and storing the image data held by the first image data holding unit; and storing the image data held by the first image data holding unit. Control means for dividing and storing the image data in the plurality of storage means, and for reading the image data from the plurality of storage means at substantially the same time; and reading the image data from the storage means at least one time from the writing of the image data to the storage means. A first delay unit for delaying by at least a line, and holding image data read out from the plurality of storage units after data conversion from a plurality of dots for each dot And a second image data holding means for transferring the image data held in the second image data holding means to a writing line head having a plurality of writing elements arranged in the main scanning direction. A delay unit for delaying the writing to the fourth image data holding unit and the light emitting operation of the light emitting element by one line or more from the reading of the image data from the storage unit; and the image data held in the second image data holding unit. A third image data holding unit that holds the image data in synchronization with the image data transfer clock; and a fourth image data holding unit that holds the image data held in the third image data holding unit in synchronization with a trigger signal. With this configuration, it is possible to further increase the speed and cost of the image forming apparatus according to the first to third aspects.
【００６５】請求項５に係る発明によれば、請求項４記
載の書き込み装置において、前記第３の画像データ保持
手段及び前記第４の画像データ保持手段を前記ラインヘ
ッド内に設けたので、安価でノイズの影響を受けにくく
なる。According to the fifth aspect of the present invention, in the writing device according to the fourth aspect, the third image data holding means and the fourth image data holding means are provided in the line head, so that the cost is reduced. And is less susceptible to noise.
【００６６】請求項６に係る発明によれば、請求項５記
載の書き込み装置において、前記ラインヘッドを集積回
路化したので、基板上の実装面積の低減及び信号線数の
低減を図ることができる。According to the invention of claim 6, in the writing device of claim 5, since the line head is integrated, the mounting area on the substrate and the number of signal lines can be reduced. .
【図１】本発明の第１実施形態を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図２】同第１実施形態の動作タイミングを示すタイミ
ングチャートである。FIG. 2 is a timing chart showing operation timings of the first embodiment.
【図３】同第１実施形態の遅延回路を示すブロック図で
ある。FIG. 3 is a block diagram illustrating a delay circuit according to the first embodiment.
【図４】本発明の第２実施形態の動作タイミングを示す
タイミングチャートである。FIG. 4 is a timing chart showing the operation timing of the second embodiment of the present invention.
【図５】本発明の第３実施形態におけるクロック分割・
選択回路を示すブロック図である。FIG. 5 illustrates a clock division and a clock division according to a third embodiment of the present invention.
FIG. 3 is a block diagram illustrating a selection circuit.
【図６】同第３実施形態の動作タイミングを示すタイミ
ングチャートである。FIG. 6 is a timing chart showing the operation timing of the third embodiment.
【図７】従来の書き込み装置の一例を示すブロックであ
る。FIG. 7 is a block diagram illustrating an example of a conventional writing device.
【図８】同書き込み装置の動作タイミングを示すタイミ
ングチャートである。FIG. 8 is a timing chart showing operation timings of the writing device.
【図９】本発明の第４実施形態を示すブロック図であ
る。FIG. 9 is a block diagram showing a fourth embodiment of the present invention.
【図１０】同第４実施形態の動作タイミングを示すタイ
ミングチャートである。FIG. 10 is a timing chart showing operation timings of the fourth embodiment.
【図１１】同第４実施形態のＬＥＤアレーヘッドを示す
ブロック図である。FIG. 11 is a block diagram showing an LED array head of the fourth embodiment.
【図１２】本発明の第５実施形態を示すブロック図であ
る。FIG. 12 is a block diagram showing a fifth embodiment of the present invention.
【図１３】同第５実施形態の動作タイミングを示すタイ
ミングチャートである。FIG. 13 is a timing chart showing the operation timing of the fifth embodiment.
【図１４】同第５実施形態のＬＥＤアレーヘッドを示す
ブロック図である。FIG. 14 is a block diagram showing an LED array head of the fifth embodiment.
【図１５】同第５実施形態の遅延回路を示すブロック図
である。FIG. 15 is a block diagram showing a delay circuit according to the fifth embodiment.
１１、３２ 画像データ発生装置 １２、３３、４７ ラッチ回路 １３ａ〜１６ａ、３４、３５ ＦＩＦＯメモリ １７、３６ ＦＩＦＯ書き込み制御回路 １８ａ、４０、４０ａ ＦＩＦＯ読み出し・ＬＥＤ
アレーヘッド制御回路 ２０、３９、３９ａ ＬＥＤアレーヘッド ２１、４９、５０ 遅延回路 ２２ 発振器 ２３ 分周回路 ２４、２５ 選択回路 ３７、３８、４１、４２、５１ アンドゲート ４５ ＬＥＤドライバ回路 １９、４３ パラレル・シリアル変換回路とラッチ
回路 ４４、４６ シフトレジスタ回路11, 32 Image data generator 12, 33, 47 Latch circuit 13a to 16a, 34, 35 FIFO memory 17, 36 FIFO write control circuit 18a, 40, 40a FIFO read / LED
Array head control circuit 20, 39, 39a LED array head 21, 49, 50 Delay circuit 22 Oscillator 23 Divider circuit 24, 25 Select circuit 37, 38, 41, 42, 51 AND gate 45 LED driver circuit 19, 43 Parallel Serial conversion circuit and latch circuit 44, 46 shift register circuit
Claims (6)
画像データを画像データ転送クロックに同期して保持す
る第１の画像データ保持手段と、この第１の画像データ
保持手段に保持された画像データを記憶する複数の記憶
手段と、前記第１の画像データ保持手段に保持された画
像データを分割して書き込みクロックに同期して前記複
数の記憶手段に記憶させ、前記複数の記憶手段に記憶さ
れた画像データを読み出しクロックに同期して読み出す
制御手段と、前記複数の記憶手段から読み出した画像デ
ータを複数ドットから１ドットごとのデータ変換後保持
する第２の画像データ保持手段とを有し、主走査方向に
配列された複数の書き込み素子を有する書き込み用ライ
ンヘッドに前記第２の画像データ保持手段に保持した画
像データを転送する書き込み装置において、前記複数の
記憶手段の記憶容量を１ライン分以上の画像データを記
憶できる容量とし、前記記憶手段からの画像データの読
み出しを前記記憶手段への画像データの書き込みから最
低１ライン分以上遅延させる遅延手段を備え、前記制御
手段が前記複数の記憶手段から略同時に画像データを読
み出すことを特徴とする書き込み装置。1. A first image data holding means for holding continuous image data generated from an image data generating device in synchronization with an image data transfer clock, and an image data held by the first image data holding means. A plurality of storage means for storing the image data stored in the first image data holding means, storing the divided image data in the plurality of storage means in synchronization with a write clock, and storing the divided image data in the plurality of storage means. Control means for reading the read image data in synchronization with a read clock, and second image data holding means for holding the image data read from the plurality of storage means after data conversion from a plurality of dots for each dot, Transferring the image data held by the second image data holding means to a writing line head having a plurality of writing elements arranged in the main scanning direction; In the writing device, the storage capacity of the plurality of storage means is a capacity capable of storing image data of one line or more, and reading of image data from the storage means is performed for at least one line from writing of image data to the storage means. A writing device comprising a delay unit for delaying the image data, wherein the control unit reads the image data from the plurality of storage units substantially simultaneously.
記複数の書き込み素子が複数の露光素子からなり、この
複数の露光素子を画像データ転送後略同時にオンさせる
ことを特徴とする書き込み装置。2. A writing apparatus according to claim 1, wherein said plurality of writing elements comprise a plurality of exposure elements, and said plurality of exposure elements are turned on substantially simultaneously after image data transfer.
記書き込みクロックと前記読み出しクロックとを分離
し、これらのクロックを可変できる手段を設けたことを
特徴とする書き込み装置。3. The writing apparatus according to claim 1, further comprising means for separating said write clock and said read clock and varying these clocks.
画像データを画像データ転送クロックに同期して保持す
る第１の画像データ保持手段と、画像データを主走査方
向に最低２ライン分以上保持できる容量を有し前記第１
の画像データ保持手段に保持された画像データを記憶す
る複数の記憶手段と、前記第１の画像データ保持手段に
保持された画像データを分割して前記複数の記憶手段に
記憶させ、前記複数の記憶手段からほぼ同時に画像デー
タを読み出す制御手段と、前記記憶手段からの画像デー
タの読み出しを前記記憶手段への画像データの書き込み
から最低１ライン分以上遅延させる第１の遅延手段と、
前記複数の記憶手段から読み出した画像データを複数ド
ットから１ドットごとのデータ変換後保持する第２の画
像データ保持手段とを有し、主走査方向に配列された複
数の書き込み素子を有する書き込み用ラインヘッドに前
記第２の画像データ保持手段に保持した画像データを転
送する書き込み装置において、第４の画像データ保持手
段への書き込みと発光素子の発光動作を前記記憶手段か
らの画像データ読み出しから１ライン分以上遅らせる遅
延手段と、前記第２の画像データ保持手段に保持した画
像データを画像データ転送クロックに同期して保持する
第３の画像データ保持手段と、この第３の画像データ保
持手段に保持した画像データをトリガ信号に同期して保
持する第４の画像データ保持手段とを備えたことを特徴
とする書き込み装置。4. A first image data holding means for holding continuous image data generated from an image data generator in synchronization with an image data transfer clock, and image data can be held for at least two lines in the main scanning direction. The first having a capacity
A plurality of storage means for storing the image data held in the image data holding means, and the image data held in the first image data holding means are divided and stored in the plurality of storage means; Control means for reading image data from the storage means at substantially the same time; first delay means for delaying reading of image data from the storage means by at least one line from writing of image data to the storage means;
A second image data holding unit for holding the image data read from the plurality of storage units after converting the data from a plurality of dots to every one dot, and comprising a plurality of writing elements arranged in the main scanning direction. In a writing apparatus for transferring the image data held in the second image data holding means to a line head, the writing to the fourth image data holding means and the light emitting operation of the light emitting element are performed by reading the image data from the storage means by one. Delay means for delaying by at least the amount of lines, third image data holding means for holding the image data held in the second image data holding means in synchronization with an image data transfer clock, and third image data holding means. A fourth image data holding unit for holding the held image data in synchronization with a trigger signal. .
記第３の画像データ保持手段及び前記第４の画像データ
保持手段を前記ラインヘッド内に設けたことを特徴とす
る書き込み装置。5. The writing apparatus according to claim 4, wherein said third image data holding means and said fourth image data holding means are provided in said line head.
記ラインヘッドを集積回路化したことを特徴とする書き
込み装置。6. The writing device according to claim 5, wherein said line head is integrated.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16900597A JPH1127484A (en) | 1997-05-08 | 1997-06-25 | Write device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-118267 | 1997-05-08 | ||
| JP11826797 | 1997-05-08 | ||
| JP16900597A JPH1127484A (en) | 1997-05-08 | 1997-06-25 | Write device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1127484A true JPH1127484A (en) | 1999-01-29 |
Family
ID=26456228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16900597A Pending JPH1127484A (en) | 1997-05-08 | 1997-06-25 | Write device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1127484A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7236728B2 (en) | 2004-09-21 | 2007-06-26 | Fuji Xerox Co., Ltd. | Developing device and image formation device |
-
1997
- 1997-06-25 JP JP16900597A patent/JPH1127484A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7236728B2 (en) | 2004-09-21 | 2007-06-26 | Fuji Xerox Co., Ltd. | Developing device and image formation device |
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