JPH11274155A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11274155A JPH11274155A JP10077032A JP7703298A JPH11274155A JP H11274155 A JPH11274155 A JP H11274155A JP 10077032 A JP10077032 A JP 10077032A JP 7703298 A JP7703298 A JP 7703298A JP H11274155 A JPH11274155 A JP H11274155A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
線できるようにして、配線設計の自由度と実装密度とが
向上された半導体装置を提供する。 【解決手段】 平面的にみた各角部に直線状に面取りさ
れた面取り部21Aを有し、かつ外縁に斜面を有する低
弾性率層20と、半導体チップ10の電極に接続された
パッド30と、パッド30から低弾性率層20の外縁と
直交し低弾性率層20上にわたって延びる配線パターン
31と、低弾性率層20上に設けられ配線パターン31
に接続されたランド32と、ランド32以外を覆うよう
に形成されたソルダーレジスト40と、ランド32上に
設けられた金属ボール50とを備える。これにより、面
取り部21Aにおいて配線パターン31が所定の幅と間
隔とで形成されるので、配線設計の自由度と実装密度と
が向上された半導体装置が実現される。
Description
半導体素子を有する半導体装置であって、特に高密度な
実装を可能にする半導体装置に関するものである。
い、半導体装置に対して小型化、高密度化、高速化が要
求されるようになってきた。このため、例えば、メモリ
ー用パッケージとしてはLOC(リード・オン・チッ
プ)やSON(スモール・アウトライン・ノンリード)
等が開発され、あるいはTABテープを利用したμBG
A(マイクロ・ボール・グリッド・アレイ)(特表平0
6−504408号公報)といったパッケージが開発さ
れている。
置について、図4を参照しながら説明する。図4(a)
はμBGAと呼ばれる従来の半導体装置の斜視図、図4
(b)は図4(a)において金属ボールが形成される前
の状態を示すIV−IV線における断面図である。図4
(a),(b)において、101はトランジスタ等の半
導体素子を内蔵する半導体チップ、102は半導体チッ
プ101上に設けられた配線回路シート、103は半導
体チップ101と配線回路シート102との間に介在す
るしなやかな低弾性率材料膜、104は配線回路シート
102が有する部分リード、105は半導体チップ10
1が有する電極、106は配線回路シート102が有す
るランド、107はランド106上に設けられ半導体装
置と外部とを接続するための金属ボールである。
Aと呼ばれる半導体装置は、半導体チップ101上に低
弾性率材料膜103を介して配線回路シート102が接
合された構造を有し、半導体チップ101の電極105
と配線回路シート102のランド106とが部分リード
104を介して電気的に接続され、ランド106上に金
属ボール107が設けられたものである。
来の半導体装置によれば、小型化を図るために部分リー
ド104に対する制約があることから、配線回路シート
102の平面的にみた角部付近で部分リード104を配
線できない配線不能領域が生じていた。
参照しながら説明する。図5は、従来の半導体装置の角
部付近を示す平面図である。図5において、半導体装置
の小型化を図る目的で、部分リード104は、配線回路
シート102の外縁から延びている部分が曲げと接続と
に必要な最小限の長さになり、かつ外縁と直交するよう
に形成されている。したがって、配線回路シート102
の角部、つまり半導体チップ101の角部付近におい
て、部分リード104同士の間隔が狭くなるので、配線
することができない配線不能領域108が生じていた。
そして、配線不能領域108では部分リード104が設
けられないので、配線設計の自由度が低下し、かつ高密
度実装が阻害されていた。
に、半導体チップの角部付近においても配線可能にする
ことにより、配線設計の自由度が向上され、かつ高密度
実装される半導体装置を提供することを目的とする。
請求項1に記載されているように、主面に電極を有する
半導体チップと、主面上に設けられ、電極の上に開口部
を有する絶縁層と、電極に接続され、絶縁層の外縁を横
切り、絶縁層の上を横方向へ延びるように設けられた金
属配線とを備えるとともに、絶縁層の平面的にみた角部
には該各角部が平面的にみて面取りされた面取り部が設
けられており、金属配線は面取り部において該面取り部
の外縁を横切るように延びていることとしている。
縁層の面取り部において外縁を横切るようにして設けら
れるので、半導体チップの角部に設けられた電極に対し
ても配線可能になって配線の自由度と実装密度とが向上
される。更に、面取り部に設けられた金属配線と半導体
装置の中心との距離が短くなることにより、熱サイクル
が印加された場合の熱応力が低減されるので、絶縁層か
らの金属配線のはがれが抑制される。
請求項1の半導体装置において、面取り部は、各角部の
外縁が平面的にみて直線又は円弧を描くように面取りさ
れていることが好ましい。
が、平面的にみて直線又は円弧を描くように形成された
外縁を確実に横切るようにして設けられるので、半導体
チップの角部に設けられた電極に対しても金属配線が確
実に配線される。
2又は3の半導体装置において、絶縁層上において金属
配線の一部が延びて設けられた外部端子と、外部端子を
開口して設けられ導電性材料をはじく性質を有する絶縁
性物質からなる保護膜とを更に備えることができる。
機器の端子とを導電性材料を用いて接続する際に、外部
端子以外の金属配線と半導体チップの電極とを導電性材
料から確実に保護することができる。
4の半導体装置において、外部端子上に設けられた突起
状電極を更に備えることができる。
機器の端子とを、突起状電極を介して確実に接続するこ
とができる。
1の半導体装置において、絶縁層は、開口部において傾
斜している断面形状を有することが好ましい。
面形状を有する絶縁層の外縁において斜面に設けられる
ことにより、安定して形成される。
て、図1〜図3を参照しながら説明する。図1は、本発
明に係る半導体装置の概略をソルダーレジストの一部を
開口して示す斜視図である。図1において、10はトラ
ンジスタ等の半導体素子を内蔵する半導体チップ、20
は半導体チップ10上に設けられた絶縁層であって外縁
部に斜面を有する低弾性率層、21Aは低弾性率層20
の平面的にみた各角部において直線的に面取りされた面
取り部、30は半導体チップ10の電極(図示せず)上
に設けられたパッド、31はパッド30から低弾性率層
20の外縁と直交し半導体装置の内側へ延びる配線パタ
ーン、32は低弾性率層20上に設けられ配線パターン
31を介してパッド30につながるランド、40はラン
ド32以外の部分を覆うように形成されたソルダーレジ
スト、50はランド32上に設けられ半導体装置と外部
とを接続するための金属ボールである。そして、パッド
30と配線パターン31とランド32とは、併せて金属
配線33を構成する。
は、平面的にみた低弾性率層20の各角部において、平
面的にみて直線状に面取りされた面取り部21Aを有す
る点である。そして、配線パターン31のうちこの面取
り部21Aを通るものは、低弾性率層20の各面取り部
21Aの外縁に直交している。
近の詳細を、図2を参照しながら説明する。図2(a)
は図1に示された半導体装置の、図2(b)は図1に示
された半導体装置の変形例の、それぞれ角部付近の詳細
を示す平面図である。
20の各面取り部21Aの外縁に直交して、所定の間隔
をおいて配線パターン31が形成される。このことによ
り、各角部付近において面取り部21Aの領域を利用す
ることが可能となり、配線設計の自由度が向上される。
けられた電極11から低弾性率層20上のランド(図1
のランド32)へと配線パターン31を設けることによ
り、ランドの数を増やすことができるので、実装密度が
向上される。
て、図2(b)を参照しながら説明する。図2(b)に
示されたように、平面的にみた低弾性率層20の各角部
において、平面的にみて円弧状に面取りされた面取り部
21Bを設けることができる。この場合においても、配
線パターン31のうちこの面取り部21Bを通るもの
は、低弾性率層20の各面取り部21Bの外縁にほぼ直
交している。したがって、角を持たない各面取り部21
Bにおいて円弧状の全領域を利用できるので、配線設計
の自由度が更に向上され、かつ、半導体チップ10の各
角部付近の電極11から低弾性率層20上のランド(図
1のランド32)へと配線パターン31を設けることに
より、ランドの数を増やすことができるので実装密度が
向上される。
0の各角部において外縁が直線状に面取りされた場合
と、図5(a)に示されたように各角部が直角である従
来の場合とを、配線ルールについて、つまり形成可能な
配線幅と配線間隔とについて比較した。図5(a)に示
された従来の半導体装置の場合には、各角部において、
配線幅20μm及び配線間隔40μmの配線ルールが必
要であった。これに対して、図2(a)に示された本発
明に係る半導体装置の場合には、各角部において、配線
幅40μm及び配線間隔40μmの配線ルールで配線が
可能となった。
来の半導体装置の場合に比較して、同じ配線幅を用いる
場合には、配線設計の自由度が向上され、かつ配線パタ
ーンの本数を増やせるので実装密度が向上された半導体
装置が実現される。
配線幅を広くすることができるので、信頼性が高い半導
体装置が実現される。
体装置においても、その中心から最も離れた部分、つま
り低弾性率層20の各角部における配線パターン31と
半導体装置の中心との距離が短縮される。これにより、
熱サイクルが印加された場合において、低弾性率層20
と配線パターン31とがそれぞれ有する熱膨張係数の差
に起因する熱応力が軽減される。したがって、配線パタ
ーン31が低弾性率層20からはがれることが抑制され
るので、熱サイクルの印加に対して信頼性が高い半導体
素子が実現される。
について、図3を参照しながら説明する。図3(a)〜
(e)は、それぞれ図1に示された半導体装置の製造工
程を示す断面図である。
ップ10の主面上に形成された電極11とパッシベーシ
ョン膜12との上に、感光性と低弾性率とを有する絶縁
物からなる樹脂を塗布した後に乾燥して、樹脂膜15を
形成する。樹脂膜15を形成するための感光性を有する
材料としては、例えばポリイミド、エポキシ等のような
低弾性率と絶縁性とを有するポリマーであればよい。
5に対して露光と現像とを順次行って、電極11の部分
が開口した低弾性率層20を形成する。この場合には、
低弾性率層20において平面的にみて、各角部を直線状
又は円弧状に面取りするようにして低弾性率層20を形
成する。また、例えば、露光で平行光ではなく散乱光を
使用して、開口部における低弾性率層20の断面形状
を、電極11に対して垂直ではなくテーパー状にして形
成する。
ップ10の主面の全面において、真空蒸着法、スパッタ
リング法、CVD法又は無電解めっき法によって例えば
Ti/Cuからなる金属薄膜層を形成した後に、該金属
薄膜層に対してパターニングを行う。このことによっ
て、半導体チップ10の主面においてパッド30と配線
パターン31とランド32とからなる所定の金属配線3
3を形成する。金属配線33のパターンは、パッド30
の数、つまりピン数と半導体チップ10の面積とを考慮
して決められている。
金属薄膜層の上に感光性レジストを塗布して、露光によ
って所定のパターン部以外のレジストを硬化させた後
に、該パターン部のレジストを除去する。電解めっきを
使用して、前記パターン部に例えばCuからなる大きい
膜厚を有する金属層を形成し、その後、レジストを溶融
して除去する。その後にエッチング液に浸漬して、金属
薄膜層を溶かし、かつ大きい膜厚を有する金属層を残す
ことにより、所定の金属配線を形成する。
の上にフォトレジストを塗布し、フォトリソグラフィー
技術を使用して所定のパターン部の上にエッチングマス
ク用レジストを形成し、このレジストをマスクとして金
属層をエッチングすることにより、金属配線を形成して
もよい。
層20の上に感光性ソルダーレジストを塗布した後に、
フォトリソグラフィー技術を使用して、ランド32の部
分のみが露出するようにしてソルダーレジスト40を形
成する。このソルダーレジスト40によって、金属配線
のうちランド32以外の部分であるパッド30と配線パ
ターン31とが、後工程において溶融したハンダから保
護される。
銅、ニッケル等からなる、又はハンダめっきされた金属
からなる金属ボール50をランド32の上に載置して、
金属ボール50とランド32とを溶融接合する。以上の
工程によって、本発明に係る半導体装置を得ることがで
きる。
ば、平面的にみて各角部が直線状又は円弧状に面取りさ
れるようにして、低弾性率層20を形成する。したがっ
て、本発明に係る半導体装置を容易に製造することがで
きる。
ける低弾性率層20の断面形状をテーパー状としたが、
これに代えて円弧状としてもよく、また、断面が半導体
チップの主面に対して垂直であってもよい。
を形成したが、これに代えて、例えばスクリーン印刷法
を用いて、各角部が平面的にみて直線状又は円弧状に面
取りされている低弾性率層20を形成してもよい。
性と低弾性率とを有する絶縁物からなる樹脂を塗布し
た。これに限らず、それぞれ予めフィルム状に形成され
た、感光性を有する絶縁材料を使用してもよい。この場
合には、フィルム状の絶縁材料を半導体チップ10の上
に貼り合わせた後に露光、現像して、半導体チップ10
の電極11を露出させる。
用できる。この場合には、レーザーやプラズマ等の機械
的加工、又はエッチング等の化学的加工によって、半導
体チップ10の電極11を露出させる。
面取り部において平面的にみて外縁を横切るようにして
設けられるので、半導体チップの角部に設けられた電極
に対しても配線可能になって、配線の自由度と実装密度
とが向上された半導体装置が実現される。
導体装置の中心との距離が短くなることにより、熱サイ
クルが印加された場合の熱応力が低減される。したがっ
て、絶縁層からの金属配線のはがれが抑制されるので、
熱サイクルに対して高い信頼性を有する半導体装置が実
現される。
を有する絶縁層の外縁において斜面に設けられることに
より、安定して形成される。
ストの一部を開口して示す斜視図である。
は図1に示された半導体装置の変形例のそれぞれ角部付
近の詳細を示す平面図である。
導体装置の製造工程を示す断面図である。
の斜視図、(b)は(a)において金属ボールが形成さ
れる前の状態を示すIV−IV線における断面図である。
示す平面図である。
Claims (6)
- 【請求項1】 主面に電極を有する半導体チップと、 前記主面上に設けられ、前記電極の上に開口部を有する
絶縁層と、 前記電極に接続され、前記絶縁層の外縁を横切り、前記
絶縁層の上を横方向へ延びるように設けられた金属配線
とを備えるとともに、 前記絶縁層の平面的にみた角部には該各角部が平面的に
みて面取りされた面取り部が設けられており、前記金属
配線は前記面取り部において該面取り部の外縁を横切る
ように延びていることを特徴とする半導体装置。 - 【請求項2】 請求項1記載の半導体装置において、 前記面取り部は、前記各角部の外縁が平面的にみて直線
を描くように面取りされていることを特徴とする半導体
装置。 - 【請求項3】 請求項1記載の半導体装置において、 前記面取り部は、前記各角部の外縁が平面的にみて円弧
を描くように面取りされていることを特徴とする半導体
装置。 - 【請求項4】 請求項2又は3記載の半導体装置におい
て、 前記絶縁層上において前記金属配線の一部が延びて設け
られた外部端子と、 前記外部端子を開口して設けられ導電性材料をはじく性
質を有する絶縁性物質からなる保護膜とを更に備えたこ
とを特徴とする半導体装置。 - 【請求項5】 請求項4記載の半導体装置において、 前記外部端子上に設けられた突起状電極を更に備えたこ
とを特徴とする半導体装置。 - 【請求項6】 請求項1記載の半導体装置において、 前記絶縁層は、前記開口部において傾斜している断面形
状を有することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07703298A JP3482121B2 (ja) | 1998-03-25 | 1998-03-25 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07703298A JP3482121B2 (ja) | 1998-03-25 | 1998-03-25 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11274155A true JPH11274155A (ja) | 1999-10-08 |
JP3482121B2 JP3482121B2 (ja) | 2003-12-22 |
Family
ID=13622427
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07703298A Expired - Lifetime JP3482121B2 (ja) | 1998-03-25 | 1998-03-25 | 半導体装置 |
Country Status (1)
Country | Link |
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JP (1) | JP3482121B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6300165B2 (en) * | 1999-11-15 | 2001-10-09 | Substrate Technologies Incorporated | Ball grid substrate for lead-on-chip semiconductor package |
US6624504B1 (en) | 1999-10-29 | 2003-09-23 | Hitachi, Ltd. | Semiconductor device and method for manufacturing the same |
US6770547B1 (en) | 1999-10-29 | 2004-08-03 | Renesas Technology Corporation | Method for producing a semiconductor device |
US6822317B1 (en) | 1999-10-29 | 2004-11-23 | Renesas Technology Corporation | Semiconductor apparatus including insulating layer having a protrusive portion |
US7038322B2 (en) | 2000-10-05 | 2006-05-02 | Hitachi, Ltd. | Multi-chip module |
JP2011071542A (ja) * | 1999-10-29 | 2011-04-07 | Renesas Electronics Corp | 半導体装置の製造方法および半導体装置 |
-
1998
- 1998-03-25 JP JP07703298A patent/JP3482121B2/ja not_active Expired - Lifetime
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6624504B1 (en) | 1999-10-29 | 2003-09-23 | Hitachi, Ltd. | Semiconductor device and method for manufacturing the same |
US6770547B1 (en) | 1999-10-29 | 2004-08-03 | Renesas Technology Corporation | Method for producing a semiconductor device |
US6822317B1 (en) | 1999-10-29 | 2004-11-23 | Renesas Technology Corporation | Semiconductor apparatus including insulating layer having a protrusive portion |
US7057283B2 (en) | 1999-10-29 | 2006-06-06 | Hitachi, Ltd. | Semiconductor device and method for producing the same |
JP2011071542A (ja) * | 1999-10-29 | 2011-04-07 | Renesas Electronics Corp | 半導体装置の製造方法および半導体装置 |
US6300165B2 (en) * | 1999-11-15 | 2001-10-09 | Substrate Technologies Incorporated | Ball grid substrate for lead-on-chip semiconductor package |
US7038322B2 (en) | 2000-10-05 | 2006-05-02 | Hitachi, Ltd. | Multi-chip module |
US7388295B2 (en) | 2001-11-19 | 2008-06-17 | Renesas Technology Corp. | Multi-chip module |
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