JPH1126779A - パワーダイオード - Google Patents
パワーダイオードInfo
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- JPH1126779A JPH1126779A JP10103334A JP10333498A JPH1126779A JP H1126779 A JPH1126779 A JP H1126779A JP 10103334 A JP10103334 A JP 10103334A JP 10333498 A JP10333498 A JP 10333498A JP H1126779 A JPH1126779 A JP H1126779A
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- 238000007667 floating Methods 0.000 claims abstract description 49
- 239000004065 semiconductor Substances 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 230000005684 electric field Effects 0.000 abstract description 59
- 230000015556 catabolic process Effects 0.000 abstract description 22
- 230000008878 coupling Effects 0.000 abstract description 13
- 238000010168 coupling process Methods 0.000 abstract description 13
- 238000005859 coupling reaction Methods 0.000 abstract description 13
- 239000000758 substrate Substances 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 238000000926 separation method Methods 0.000 abstract description 2
- 230000007704 transition Effects 0.000 description 18
- 230000000903 blocking effect Effects 0.000 description 13
- 239000002800 charge carrier Substances 0.000 description 10
- 230000002441 reversible effect Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 7
- 238000011084 recovery Methods 0.000 description 7
- 239000002184 metal Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 230000001965 increasing effect Effects 0.000 description 4
- 230000000670 limiting effect Effects 0.000 description 4
- 238000005457 optimization Methods 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- 230000001419 dependent effect Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 230000001939 inductive effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- -1 for example Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004807 localization Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000009828 non-uniform distribution Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/868—PIN diodes
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- Bipolar Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
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Abstract
(57)【要約】
【課題】 高電界区域が低電界区域に殆ど温度に依存せ
ずに結合されるＦＣＩダイオードを提供する。 【解決手段】 第１導電形の内部区域２と、この内部区
域２に続き内部区域２内より高いドーピング濃度を持つ
第１導電形のカソード区域３と、内部区域２に続き内部
区域２内より高いドーピング濃度を持つ第２導電形のア
ノード区域６とを備え、内部区域２内に内部区域２と同
じ導電形を持ちしかも内部区域２内より高いドーピング
濃度を持つフローティング領域５が設けられる。
ずに結合されるＦＣＩダイオードを提供する。 【解決手段】 第１導電形の内部区域２と、この内部区
域２に続き内部区域２内より高いドーピング濃度を持つ
第１導電形のカソード区域３と、内部区域２に続き内部
区域２内より高いドーピング濃度を持つ第２導電形のア
ノード区域６とを備え、内部区域２内に内部区域２と同
じ導電形を持ちしかも内部区域２内より高いドーピング
濃度を持つフローティング領域５が設けられる。
Description
【０００１】
【発明の属する技術分野】本発明は、第１導電形の内部
区域と、この内部区域に続き、内部区域内より高いドー
ピング濃度を持つ第１導電形のカソード区域と、内部区
域に続き、内部区域内より高いドーピング濃度を持つ第
２導電形のアノード区域とを備えた半導体基体から構成
されたパワーダイオードに関する。
区域と、この内部区域に続き、内部区域内より高いドー
ピング濃度を持つ第１導電形のカソード区域と、内部区
域に続き、内部区域内より高いドーピング濃度を持つ第
２導電形のアノード区域とを備えた半導体基体から構成
されたパワーダイオードに関する。
【０００２】
【従来の技術】ＰＩＮダイオードとも称されるかかるパ
ワーダイオードはずっと前から知られており、例えば
Ｆ．Ｋａｕｓｓｅｎ及びＨ．Ｓｃｈｌａｎｇｅｎｏｔｔ
ｏ著の刊行物“Ａｋｔｕｅｌｌｅ Ｅｎｔｗｉｃｋｌｕ
ｎｇｅｎ ｂｅｉ ｓｃｈｎｅｌｌｓｃｈａｌｔｅｎｄ
ｅｎ Ｌｅｉｓｔｕｎｇｓｄｉｏｄｅｎ”（３９．ＥＴ
Ｂ−専門報告書、ＶＤＥ出版社、第２５頁〜第４０頁、
Ｂａｄ Ｎａｕｈｅｉｍ１９９２年参照）に詳細に説明
されている。
ワーダイオードはずっと前から知られており、例えば
Ｆ．Ｋａｕｓｓｅｎ及びＨ．Ｓｃｈｌａｎｇｅｎｏｔｔ
ｏ著の刊行物“Ａｋｔｕｅｌｌｅ Ｅｎｔｗｉｃｋｌｕ
ｎｇｅｎ ｂｅｉ ｓｃｈｎｅｌｌｓｃｈａｌｔｅｎｄ
ｅｎ Ｌｅｉｓｔｕｎｇｓｄｉｏｄｅｎ”（３９．ＥＴ
Ｂ−専門報告書、ＶＤＥ出版社、第２５頁〜第４０頁、
Ｂａｄ Ｎａｕｈｅｉｍ１９９２年参照）に詳細に説明
されている。
【０００３】冒頭で述べた種類のＦＣＩダイオード（ｆ
ｉｅｌｄ−ｃｏｎｔｒｏｌｌｅｄ−ｉｎｊｅｃｔｉｏ
ｎ）は例えばリードダイオードとして知られ、Ｋ．Ｔ．
Ｋａｓｃｈａｎｉ及びＲ．Ｓｉｔｔｉｇ著の刊行物“Ｈ
ｏｗ ｔｏ ａｖｏｉｄ ＴＲＡＰＡＴＴ−Ｏｓｚｉｌ
ｌａｔｉｏｎｓ ａｔ ｔｈｅ Ｒｅｖｅｒｓ−Ｒｅｃ
ｏｖｅｒｙ ｏｆ Ｐｏｗｅｒ Ｄｉｏｄｅｓ”（ＣＡ
Ｓ´９５、第５７１頁〜第５７４頁、Ｓｉｎａｉａ、１
９９５年）に記載されている。この刊行物の対象はこの
出願の明細書で詳細に説明する（参考文献の取込み）。
ｉｅｌｄ−ｃｏｎｔｒｏｌｌｅｄ−ｉｎｊｅｃｔｉｏ
ｎ）は例えばリードダイオードとして知られ、Ｋ．Ｔ．
Ｋａｓｃｈａｎｉ及びＲ．Ｓｉｔｔｉｇ著の刊行物“Ｈ
ｏｗ ｔｏ ａｖｏｉｄ ＴＲＡＰＡＴＴ−Ｏｓｚｉｌ
ｌａｔｉｏｎｓ ａｔ ｔｈｅ Ｒｅｖｅｒｓ−Ｒｅｃ
ｏｖｅｒｙ ｏｆ Ｐｏｗｅｒ Ｄｉｏｄｅｓ”（ＣＡ
Ｓ´９５、第５７１頁〜第５７４頁、Ｓｉｎａｉａ、１
９９５年）に記載されている。この刊行物の対象はこの
出願の明細書で詳細に説明する（参考文献の取込み）。
【０００４】リードダイオードは元々ＩＭＰＡＴＴ振動
を発生するための高周波数デバイスとして開発された。
次に、図２を参照しながらＰＩＮパワーダイオードとし
て特別に構成された公知のリードダイオードに基づいて
ＦＣＩ構想を説明する。この種のリードダイオードは特
にＫａｓｃｈａｎｉ等の上述の刊行物の図５によって知
られている。
を発生するための高周波数デバイスとして開発された。
次に、図２を参照しながらＰＩＮパワーダイオードとし
て特別に構成された公知のリードダイオードに基づいて
ＦＣＩ構想を説明する。この種のリードダイオードは特
にＫａｓｃｈａｎｉ等の上述の刊行物の図５によって知
られている。
【０００５】図２に示されたＰＩＮパワーダイオードは
半導体基体１を有する。この半導体基体１はｎ- ドープ
された内部区域２から構成されている。カソード側では
この内部区域２に接してｎ+ ドープされたカソード区域
３が配置されている。このカソード区域３はカソード電
極７を介してカソード端子Ｋに接続されている。アノー
ド側では内部区域２にはｎドープされた結合区域５及び
ｐ+ ドープされたアノード区域６が続いている。アノー
ド側ではアノード区域６はアノード電極８を介してアノ
ード端子Ａに接続されている。
半導体基体１を有する。この半導体基体１はｎ- ドープ
された内部区域２から構成されている。カソード側では
この内部区域２に接してｎ+ ドープされたカソード区域
３が配置されている。このカソード区域３はカソード電
極７を介してカソード端子Ｋに接続されている。アノー
ド側では内部区域２にはｎドープされた結合区域５及び
ｐ+ ドープされたアノード区域６が続いている。アノー
ド側ではアノード区域６はアノード電極８を介してアノ
ード端子Ａに接続されている。
【０００６】図２に示されているように、ＰＩＮダイオ
ードの場合、アノード区域６と内部区域２との間には、
内部区域２と同じ導電形を有するが内部区域２より強く
ドープされた狭い結合区域５が設けられている。このよ
うなドーピングプロフィールに基づいて阻止動作時の電
界はいわゆる高電界区域といわゆる低電界区域とから構
成される。その場合、高電界区域とは高い電界強さを持
つ領域を称し、低電界区域とは低い電界強さを持つ領域
を称する。
ードの場合、アノード区域６と内部区域２との間には、
内部区域２と同じ導電形を有するが内部区域２より強く
ドープされた狭い結合区域５が設けられている。このよ
うなドーピングプロフィールに基づいて阻止動作時の電
界はいわゆる高電界区域といわゆる低電界区域とから構
成される。その場合、高電界区域とは高い電界強さを持
つ領域を称し、低電界区域とは低い電界強さを持つ領域
を称する。
【０００７】高電界区域はアノード区域６の直ぐ前の結
合区域５の狭い範囲に制限されるのに対して、低電界区
域は全内部区域２に亘ってほぼ均質に延びている。ドー
ピングの高さに応じて、高電界区域内には低電界区域内
より明らかに高い降伏電界強さが生ずる（ＥBD,H＞＞Ｅ
BD,L）。
合区域５の狭い範囲に制限されるのに対して、低電界区
域は全内部区域２に亘ってほぼ均質に延びている。ドー
ピングの高さに応じて、高電界区域内には低電界区域内
より明らかに高い降伏電界強さが生ずる（ＥBD,H＞＞Ｅ
BD,L）。
【０００８】電圧降伏の際に局部化されたなだれ増倍を
保証するために、ＰＩＮダイオードは、高電界区域にお
けるピーク電界がこの時点で丁度その降伏電界強さＥ
BD,Hに到達し、一方低電界区域における最大電界値はそ
の降伏電界強さＥBD,Lのまだはるか下に存在するように
設計される。従って、降伏電圧ＵBDを上回ると、最初に
高電界区域内のみになだれ増倍によって電荷キャリヤが
発生する。
保証するために、ＰＩＮダイオードは、高電界区域にお
けるピーク電界がこの時点で丁度その降伏電界強さＥ
BD,Hに到達し、一方低電界区域における最大電界値はそ
の降伏電界強さＥBD,Lのまだはるか下に存在するように
設計される。従って、降伏電圧ＵBDを上回ると、最初に
高電界区域内のみになだれ増倍によって電荷キャリヤが
発生する。
【０００９】このようにして発生した正孔は直ちに隣接
するｐ+ ドープされたアノード区域６に流出するのに対
して、ｎ+ ドープされたカソード区域３に至る途中の電
子は全ての空間電荷区域を横切らなけばならない。電子
は飽和速度でもって高電界区域内を移動し、その負電荷
に基づいて高電界区域と低電界区域との空間電荷の相応
する補償を行う。
するｐ+ ドープされたアノード区域６に流出するのに対
して、ｎ+ ドープされたカソード区域３に至る途中の電
子は全ての空間電荷区域を横切らなけばならない。電子
は飽和速度でもって高電界区域内を移動し、その負電荷
に基づいて高電界区域と低電界区域との空間電荷の相応
する補償を行う。
【００１０】しかしながら、両区域でのこの補償作用は
異なっている。こうして高電界区域ではピーク電界が減
少させられしかもなだれ増倍が軽減させられ、このこと
によって再び電子流、もしくはそこの空間電荷へのその
補償作用が減少させられる。この負帰還は最後には印加
された過電圧に依存せずに降伏電界強さＥBD,Hの近くに
最大電界値を安定させる。
異なっている。こうして高電界区域ではピーク電界が減
少させられしかもなだれ増倍が軽減させられ、このこと
によって再び電子流、もしくはそこの空間電荷へのその
補償作用が減少させられる。この負帰還は最後には印加
された過電圧に依存せずに降伏電界強さＥBD,Hの近くに
最大電界値を安定させる。
【００１１】従って、高電界区域は必要な電荷キャリヤ
を供給しかつなだれ増倍の必要な局部化を行うのに役立
つ。これに対して、低電界区域では過電圧の増大と共に
増大する電子流による空間電荷の補償の増加によって、
電界勾配が増大し、従って特にカソード区域３の前で電
界が相応して増大する。
を供給しかつなだれ増倍の必要な局部化を行うのに役立
つ。これに対して、低電界区域では過電圧の増大と共に
増大する電子流による空間電荷の補償の増加によって、
電界勾配が増大し、従って特にカソード区域３の前で電
界が相応して増大する。
【００１２】高電界区域の電界と低電界区域の電界との
結合は図２に示されたＰＩＮパワーダイオードにおいて
は結合区域５の空間電荷によって行われる。しかしなが
ら、空間電荷結合はパワーダイオードのオン・オフ転移
のために取扱いが困難であることが判明している。とい
うのは、空間電荷結合は大抵非常に強く温度に依存する
からである。それゆえ、この種のＰＩＮパワーダイオー
ドの使用は実際上困難である。
結合は図２に示されたＰＩＮパワーダイオードにおいて
は結合区域５の空間電荷によって行われる。しかしなが
ら、空間電荷結合はパワーダイオードのオン・オフ転移
のために取扱いが困難であることが判明している。とい
うのは、空間電荷結合は大抵非常に強く温度に依存する
からである。それゆえ、この種のＰＩＮパワーダイオー
ドの使用は実際上困難である。
【００１３】
【発明が解決しようとする課題】そこで、本発明の課題
は、高電界区域が低電界区域に殆ど温度に依存すること
なく結合されるＦＣＩダイオードを提供することにあ
る。
は、高電界区域が低電界区域に殆ど温度に依存すること
なく結合されるＦＣＩダイオードを提供することにあ
る。
【００１４】
【課題を解決するための手段】このような課題は、本発
明によれば、冒頭で述べた種類のパワーダイオードにお
いて、内部区域とアノード区域との間の境界面は少なく
とも一部分が湾曲し、及び／又は内部区域内に少なくと
も１つの第１導電形のフローティング領域が設けられる
ことによって解決される。
明によれば、冒頭で述べた種類のパワーダイオードにお
いて、内部区域とアノード区域との間の境界面は少なく
とも一部分が湾曲し、及び／又は内部区域内に少なくと
も１つの第１導電形のフローティング領域が設けられる
ことによって解決される。
【００１５】
【発明の効果】本発明の第１の実施態様においては、内
部区域とアノード区域との間の境界面は湾曲して形成さ
れる。このような措置を施すことによって鋭く局部化さ
れた電界増大が生ぜしめられ、このことによってここで
は空間電荷結合されず従って強く温度に依存しないよう
な高電界区域及び低電界区域から成る装置が得られる。
部区域とアノード区域との間の境界面は湾曲して形成さ
れる。このような措置を施すことによって鋭く局部化さ
れた電界増大が生ぜしめられ、このことによってここで
は空間電荷結合されず従って強く温度に依存しないよう
な高電界区域及び低電界区域から成る装置が得られる。
【００１６】本発明の第２の実施態様においては、内部
区域内には内部区域と同じ導電形を持ち電位が浮動する
少なくとも１つの領域が設けられる。一般に内部区域自
身より非常に強くドープされるこのようなフローティン
グ領域を導入することによって、内部区域内には、電界
の擾乱、従って或る範囲内に鋭く局部化された電界増大
を生ぜしめる等電位区域が設けられる。この鋭く局部化
された電界増大によってここでも同様に空間電荷結合さ
れず従って強い温度依存性を生じない局部的な高電界区
域及び低電界区域が設けられる。
区域内には内部区域と同じ導電形を持ち電位が浮動する
少なくとも１つの領域が設けられる。一般に内部区域自
身より非常に強くドープされるこのようなフローティン
グ領域を導入することによって、内部区域内には、電界
の擾乱、従って或る範囲内に鋭く局部化された電界増大
を生ぜしめる等電位区域が設けられる。この鋭く局部化
された電界増大によってここでも同様に空間電荷結合さ
れず従って強い温度依存性を生じない局部的な高電界区
域及び低電界区域が設けられる。
【００１７】この種のパワーダイオードは以下では幾何
学的結合を持つＦＣＩダイオードと称される。
学的結合を持つＦＣＩダイオードと称される。
【００１８】幾何学的結合を持つＰＩＮパワーダイオー
ドは空間電荷結合を持つＰＩＮパワーダイオードに比べ
てオン・オフ転移過程が十分温度に依存しないで進行す
るという利点を有する。
ドは空間電荷結合を持つＰＩＮパワーダイオードに比べ
てオン・オフ転移過程が十分温度に依存しないで進行す
るという利点を有する。
【００１９】しかも、幾何学的に結合されたＦＣＩダイ
オードは従来のＰＩＮダイオードとは異なり、蓄積電
荷、オン・オフ転移速度及び寿命設定に十分依存しない
コントロールされたアクティブな過電圧制限機能を有す
る。この過電圧制限機能は導通特性、阻止特性及びスイ
ッチオン特性に大きく影響せず、その上スイッチング損
失を明らかに減少させる。
オードは従来のＰＩＮダイオードとは異なり、蓄積電
荷、オン・オフ転移速度及び寿命設定に十分依存しない
コントロールされたアクティブな過電圧制限機能を有す
る。この過電圧制限機能は導通特性、阻止特性及びスイ
ッチオン特性に大きく影響せず、その上スイッチング損
失を明らかに減少させる。
【００２０】本発明の代表的な実施態様において、フロ
ーティング領域は少なくとも一部分がアノード区域に接
している。これによって電圧降伏はアノード区域とフロ
ーティング領域との間のｐｎ接合のところで直に起こ
る。
ーティング領域は少なくとも一部分がアノード区域に接
している。これによって電圧降伏はアノード区域とフロ
ーティング領域との間のｐｎ接合のところで直に起こ
る。
【００２１】内部区域とフローティング領域との間の境
界面が同様に湾曲していると有利である。これによって
同様に電界の擾乱、従ってこの領域内に鋭く局部化され
た電界増大が生ぜしめられる。従って、このような措置
によっても高電界区域と低電界区域とは局部的に分離さ
れる。
界面が同様に湾曲していると有利である。これによって
同様に電界の擾乱、従ってこの領域内に鋭く局部化され
た電界増大が生ぜしめられる。従って、このような措置
によっても高電界区域と低電界区域とは局部的に分離さ
れる。
【００２２】フローティング領域はその導電率特性が短
絡のように作用するので、本発明の１つの実施態様では
このフローティング領域は導電性材料によっても実現す
ることができる。この導電性材料としては非常に良い導
電率及びプロセス技術的に簡単な取扱可能性のために一
般に非常に高くドープされたポリシリコンが使用され
る。しかしながら、例えば金属又は金属ケイ化物のよう
な他の導電性材料の使用も考えることができる。
絡のように作用するので、本発明の１つの実施態様では
このフローティング領域は導電性材料によっても実現す
ることができる。この導電性材料としては非常に良い導
電率及びプロセス技術的に簡単な取扱可能性のために一
般に非常に高くドープされたポリシリコンが使用され
る。しかしながら、例えば金属又は金属ケイ化物のよう
な他の導電性材料の使用も考えることができる。
【００２３】アノード側又はカソード側に第２のｐｎ接
合を作るための別の区域が設けられると有利である。こ
の区域は一般にこれに続くアノード区域又はカソード区
域より高いドーピング濃度を有する。このようにして幾
何学的に結合されたＦＣＩダイオードとそれに阻止方向
に接続された別のダイオードとから成る直列回路を作る
ことができる。モノリシックに集積され逆向きに配置さ
れたこのダイオード直列回路によってＦＣＩダイオード
の導通動作が抑制され、それにより今や純粋な電圧制限
器として機能する。
合を作るための別の区域が設けられると有利である。こ
の区域は一般にこれに続くアノード区域又はカソード区
域より高いドーピング濃度を有する。このようにして幾
何学的に結合されたＦＣＩダイオードとそれに阻止方向
に接続された別のダイオードとから成る直列回路を作る
ことができる。モノリシックに集積され逆向きに配置さ
れたこのダイオード直列回路によってＦＣＩダイオード
の導通動作が抑制され、それにより今や純粋な電圧制限
器として機能する。
【００２４】別のダイオードの並列接続によって、導通
動作では別のダイオードのみが関連し、阻止動作ではＦ
ＣＩ−ダイオードのみが関連するＦＣＩハイブリッドダ
イオード装置が得られる。別のダイオードが最適化され
た導通特性を持つデバイスである場合、このようにして
同時に順方向損失及び阻止方向損失の最小化ならびにオ
ン・オフ転移過程の最適化が達成される。
動作では別のダイオードのみが関連し、阻止動作ではＦ
ＣＩ−ダイオードのみが関連するＦＣＩハイブリッドダ
イオード装置が得られる。別のダイオードが最適化され
た導通特性を持つデバイスである場合、このようにして
同時に順方向損失及び阻止方向損失の最小化ならびにオ
ン・オフ転移過程の最適化が達成される。
【００２５】湾曲したｐｎ接合を持つアノード区域の範
囲ならびに内部区域内のフローティング領域の優れた製
造方法のために、最初にアノード側で溝が半導体基体の
表面にエッチングされると有利である。次に半導体基体
の表面を適切にマスクしてアノード区域もしくはフロー
ティング領域の所望の範囲を形成することができる。一
般にその際ドーピングはマスクされた拡散又はイオン注
入によりもたらされる。次に溝は例えばＣＶＤによって
再び充填され、平坦化することができる。
囲ならびに内部区域内のフローティング領域の優れた製
造方法のために、最初にアノード側で溝が半導体基体の
表面にエッチングされると有利である。次に半導体基体
の表面を適切にマスクしてアノード区域もしくはフロー
ティング領域の所望の範囲を形成することができる。一
般にその際ドーピングはマスクされた拡散又はイオン注
入によりもたらされる。次に溝は例えばＣＶＤによって
再び充填され、平坦化することができる。
【００２６】ＦＣＩダイオードが簡単なリードダイオー
ドとして形成される場合も特に有利である。このことは
カソード区域のドーピング濃度が非常に高く選定される
場合に可能である。このようにして降伏電圧の温度依存
性を殆ど補償することができる。一般にその場合カソー
ド区域は１０17ｃｍ-3のドーピング濃度を有する。この
ための前提条件はしかしながらアノード区域が明らかに
高くドーピングされることである。
ドとして形成される場合も特に有利である。このことは
カソード区域のドーピング濃度が非常に高く選定される
場合に可能である。このようにして降伏電圧の温度依存
性を殆ど補償することができる。一般にその場合カソー
ド区域は１０17ｃｍ-3のドーピング濃度を有する。この
ための前提条件はしかしながらアノード区域が明らかに
高くドーピングされることである。
【００２７】幾何学的に結合されたパワーダイオードは
過渡的な過電圧を抑制するための電圧制限器として非常
に有利に使用することができる。現在入手可能な過渡電
圧制限器（“ｔｒａｎｓｉｅｎｔ−ｖｏｌｔａｇｅ−ｓ
ｕｐｒｅｓｓｏｒ”、ＴＶＳ）は５００Ｖ以下の電圧に
制限する。例えばバリスタのような他の比べ得るデバイ
スは十分迅速に応答せず、しばしば再発するピーク電圧
に起因する損失を耐えられないか、又は所望以上に速く
老化してしまう。本発明によるダイオードを用いればさ
らに５００Ｖ以上の電圧用の電圧制限器を提供すること
ができる。
過渡的な過電圧を抑制するための電圧制限器として非常
に有利に使用することができる。現在入手可能な過渡電
圧制限器（“ｔｒａｎｓｉｅｎｔ−ｖｏｌｔａｇｅ−ｓ
ｕｐｒｅｓｓｏｒ”、ＴＶＳ）は５００Ｖ以下の電圧に
制限する。例えばバリスタのような他の比べ得るデバイ
スは十分迅速に応答せず、しばしば再発するピーク電圧
に起因する損失を耐えられないか、又は所望以上に速く
老化してしまう。本発明によるダイオードを用いればさ
らに５００Ｖ以上の電圧用の電圧制限器を提供すること
ができる。
【００２８】本発明によるＦＣＩ−ＰＴダイオードは、
例えばバイポーラトランジスタ、ＭＯＳＦＥＴ、ＩＧＢ
Ｔ、ＧＴＯ、サイリスタ、ＭＣＴ等に対して並列接続さ
れる形で、パワー半導体デバイス用のフリーホイーリン
グダイオードとしても特に有利に使用することができ
る。
例えばバイポーラトランジスタ、ＭＯＳＦＥＴ、ＩＧＢ
Ｔ、ＧＴＯ、サイリスタ、ＭＣＴ等に対して並列接続さ
れる形で、パワー半導体デバイス用のフリーホイーリン
グダイオードとしても特に有利に使用することができ
る。
【００２９】冒頭で述べた種類のパワーダイオードの最
も危険な動作状態はオン・オフ転移（すなわち導通動作
から阻止動作への移り変わり）である。オン・オフ転移
の際、導通動作時に内部区域の導電率変調のために必要
な阻止電荷は、再び逆電圧を受け入れることができるよ
うにするために、非常に短時間の間に再び除かれなけれ
ばならない。これは阻止動作への移り変わりの際自動的
に現れるいわゆる逆方向電流により行われる。
も危険な動作状態はオン・オフ転移（すなわち導通動作
から阻止動作への移り変わり）である。オン・オフ転移
の際、導通動作時に内部区域の導電率変調のために必要
な阻止電荷は、再び逆電圧を受け入れることができるよ
うにするために、非常に短時間の間に再び除かれなけれ
ばならない。これは阻止動作への移り変わりの際自動的
に現れるいわゆる逆方向電流により行われる。
【００３０】しかしながら、避け得ない漏れインダクタ
ンスの影響のためにパワーダイオードは実際上有限の峻
度でもってしかオン・オフ転移することができない。そ
の際高い誘導性過電圧ならびに発振を防止するために、
パワーダイオードは“ソフト・リカバリ”特性と称され
る出来るだけゆるやかなオン・オフ転移特性を有しなけ
ればならない。この“ソフト・リカバリ”特性とは特に
逆方向電流が逆方向電流ピークに到達後ゆるやかに減衰
する特性を意味する。
ンスの影響のためにパワーダイオードは実際上有限の峻
度でもってしかオン・オフ転移することができない。そ
の際高い誘導性過電圧ならびに発振を防止するために、
パワーダイオードは“ソフト・リカバリ”特性と称され
る出来るだけゆるやかなオン・オフ転移特性を有しなけ
ればならない。この“ソフト・リカバリ”特性とは特に
逆方向電流が逆方向電流ピークに到達後ゆるやかに減衰
する特性を意味する。
【００３１】逆方向電流ピークに到達後のパワーダイオ
ードのオン・オフ転移特性は最大逆方向電流で充電され
た漏れインダクタンスを再び完全に放電させることを必
要とすることが特徴である。その際ダイオード内に発生
した損失を出来るだけ小さくするために、この放電過程
は出来るだけ迅速に終了しなければならない。しかしな
がら、同時にソフト・リカバリ特性も得られなければな
らない。これは発生した誘導性過電圧を制限すること並
びにどんな発振も防止することを意味する。というの
は、これらは隣接のデバイスもしくはパワーダイオード
自身を破壊させ得るからである。
ードのオン・オフ転移特性は最大逆方向電流で充電され
た漏れインダクタンスを再び完全に放電させることを必
要とすることが特徴である。その際ダイオード内に発生
した損失を出来るだけ小さくするために、この放電過程
は出来るだけ迅速に終了しなければならない。しかしな
がら、同時にソフト・リカバリ特性も得られなければな
らない。これは発生した誘導性過電圧を制限すること並
びにどんな発振も防止することを意味する。というの
は、これらは隣接のデバイスもしくはパワーダイオード
自身を破壊させ得るからである。
【００３２】しかしながら、過電圧の制限は必然的に漏
れインダクタンスの緩速な放電、従ってスイッチング損
失の増大に繋がり、それゆえ過電圧及びスイッチング損
失の最小化に関連して基本的には妥協せざるを得ない。
勿論、スイッチング損失をこの妥協の枠内で予め設定さ
れた最大過電圧と共に電流もしくは電圧推移のバリエー
ションによって最適化することは可能である。
れインダクタンスの緩速な放電、従ってスイッチング損
失の増大に繋がり、それゆえ過電圧及びスイッチング損
失の最小化に関連して基本的には妥協せざるを得ない。
勿論、スイッチング損失をこの妥協の枠内で予め設定さ
れた最大過電圧と共に電流もしくは電圧推移のバリエー
ションによって最適化することは可能である。
【００３３】ソフト・リカバリ特性を保証するための手
段は出発点に応じて外的手段と内的手段とに区別するこ
とができる。
段は出発点に応じて外的手段と内的手段とに区別するこ
とができる。
【００３４】外的手段はパワーダイオード又はその駆動
回路の周辺回路網を相応して変更することである。これ
には例えばいわる“スナバ”すなわち抵抗とコンデンサ
とから構成された直列回路を備えたパワーダイオードの
配線がある。それによってオン・オフ転移特性が弱めら
れる。勿論、スナバは何時もスイッチング損失の増大、
当該装置の容積の増大化及び重量の増大化、高コスト化
を生ずる。
回路の周辺回路網を相応して変更することである。これ
には例えばいわる“スナバ”すなわち抵抗とコンデンサ
とから構成された直列回路を備えたパワーダイオードの
配線がある。それによってオン・オフ転移特性が弱めら
れる。勿論、スナバは何時もスイッチング損失の増大、
当該装置の容積の増大化及び重量の増大化、高コスト化
を生ずる。
【００３５】現在パワーダイオードの負荷軽減を行い、
ソフト・リカバリ特性を保証する別の方法は、関与した
半導体スイッチのスイッチング速度を抑え、それによっ
てオン・オフ転移特性を弱めることである。これは理想
スイッチの代わりの制御可能な抵抗によるオン・オフ転
移特性を導入することに相当する。このようにしてどん
な過電圧の発生も防止しそして各パワーダイオードに著
しく負荷軽減させることに成功する。しかしながら、同
時に関与した半導体スイッチのスイッチング損失は大き
く増大する。
ソフト・リカバリ特性を保証する別の方法は、関与した
半導体スイッチのスイッチング速度を抑え、それによっ
てオン・オフ転移特性を弱めることである。これは理想
スイッチの代わりの制御可能な抵抗によるオン・オフ転
移特性を導入することに相当する。このようにしてどん
な過電圧の発生も防止しそして各パワーダイオードに著
しく負荷軽減させることに成功する。しかしながら、同
時に関与した半導体スイッチのスイッチング損失は大き
く増大する。
【００３６】内的手段は主としてパワーダイオードの設
計への介入である。この介入は主としてドーピングプロ
フィール又は寿命設定の最適化である。
計への介入である。この介入は主としてドーピングプロ
フィール又は寿命設定の最適化である。
【００３７】上述した外的手段におけるパワーダイオー
ドのオン・オフ転移特性は他のデバイスによって相当決
定される。これによって大抵いつもスイッチング損失が
増大する。しかもこのような事情によってパワーダイオ
ードの最適化がさらに制限される。このために本発明は
専らダイオード設計の最適化に集中している。
ドのオン・オフ転移特性は他のデバイスによって相当決
定される。これによって大抵いつもスイッチング損失が
増大する。しかもこのような事情によってパワーダイオ
ードの最適化がさらに制限される。このために本発明は
専らダイオード設計の最適化に集中している。
【００３８】通常、内部区域の拡大と、導通動作時に形
成される補助電荷キャリヤ貯留部の設置とによってゆる
やかなオン・オフ転移特性を得ることが試みられる。し
かしながら、相応するダイオードの場合このことによっ
て内部区域幅は許容逆電圧と比較すると過大寸法にな
る。この過大寸法によって順方向電圧及びスイッチング
損失が増大する。
成される補助電荷キャリヤ貯留部の設置とによってゆる
やかなオン・オフ転移特性を得ることが試みられる。し
かしながら、相応するダイオードの場合このことによっ
て内部区域幅は許容逆電圧と比較すると過大寸法にな
る。この過大寸法によって順方向電圧及びスイッチング
損失が増大する。
【００３９】さらに、この処置の場合、導通動作時に形
成される電荷キャリヤ貯留部がオン・オフ転移過程の要
求を実際に満たすことが保証されない。電荷キャリヤ貯
留部が小さすぎると、逆方向電流が崩壊し、従って漏れ
インダクタンスの影響によって過電圧が高められ、イン
ダクタンスによって望ましくない発振が惹き起こされ
る。それに対して、電荷キャリヤ貯留部が大きすぎる
と、逆方向電流が相応して緩速に減衰し、いわゆる“テ
ール電流”になり、それよりスイッチング損失が高めら
れる。
成される電荷キャリヤ貯留部がオン・オフ転移過程の要
求を実際に満たすことが保証されない。電荷キャリヤ貯
留部が小さすぎると、逆方向電流が崩壊し、従って漏れ
インダクタンスの影響によって過電圧が高められ、イン
ダクタンスによって望ましくない発振が惹き起こされ
る。それに対して、電荷キャリヤ貯留部が大きすぎる
と、逆方向電流が相応して緩速に減衰し、いわゆる“テ
ール電流”になり、それよりスイッチング損失が高めら
れる。
【００４０】この代替えは、オン・オフ転移過程中、所
定の逆電圧を越えたら直ちに、電荷キャリヤの的確な発
生によって、従って漏れインダクタンスのコントールさ
れた放電によって誘導性過電圧を制限することである。
このような構想は“ｆｉｅｌｄ−ｃｏｎｔｒｏｌｌｅｄ
−ｉｎｊｅｃｔｉｏｎ”又は略してＦＣＩと称されてい
る。その場合必要な電荷キャリヤを作るためのメカニズ
ムとしてパワーダイオードの阻止能力の上限を制限する
衝突電離が使われる。
定の逆電圧を越えたら直ちに、電荷キャリヤの的確な発
生によって、従って漏れインダクタンスのコントールさ
れた放電によって誘導性過電圧を制限することである。
このような構想は“ｆｉｅｌｄ−ｃｏｎｔｒｏｌｌｅｄ
−ｉｎｊｅｃｔｉｏｎ”又は略してＦＣＩと称されてい
る。その場合必要な電荷キャリヤを作るためのメカニズ
ムとしてパワーダイオードの阻止能力の上限を制限する
衝突電離が使われる。
【００４１】ＦＣＩ構想によって必要に応じて電荷キャ
リヤが発生し、それにより自動的にソフト・リカバリ特
性になる。この前提条件は勿論強く局部化された電荷キ
ャリヤ発生である。というのは、そうしないとＴＲＡＰ
ＡＴＴ発振になってしまうからである。
リヤが発生し、それにより自動的にソフト・リカバリ特
性になる。この前提条件は勿論強く局部化された電荷キ
ャリヤ発生である。というのは、そうしないとＴＲＡＰ
ＡＴＴ発振になってしまうからである。
【００４２】ＦＣＩ構想の基本的な利点は内部区域の過
大寸法を必要としない点にある。従って、順方向損失及
びスイッチング損失は冒頭で述べた種類のパワーダイオ
ードに比べて明らかに少なくすることができる。
大寸法を必要としない点にある。従って、順方向損失及
びスイッチング損失は冒頭で述べた種類のパワーダイオ
ードに比べて明らかに少なくすることができる。
【００４３】
【発明の実施の形態】次に、本発明を図面に示された実
施形態に基づいて詳細に説明する。
施形態に基づいて詳細に説明する。
【００４４】図１は本発明による幾何学的に結合された
ＦＣＩダイオードの半導体基体の横断面図を示す。図２
に示された要素と同一の要素には同一の参照符号が付さ
れている。
ＦＣＩダイオードの半導体基体の横断面図を示す。図２
に示された要素と同一の要素には同一の参照符号が付さ
れている。
【００４５】図１に示されたパワーダイオードは主とし
てＰＩＮパワーダイオードの要素を含んでいる。半導体
基体１はｎ- ドープされた内部区域２から構成されてい
る。カソード側ではこのｎ- ドープされた内部区域２に
ｎ+ ドープされたカソード区域３が続いている。このカ
ソード区域３はカソード電極７を介してカソード端子Ｋ
に接続されている。アノード側ではｎ- ドープされた内
部区域２にｐ+ ドープされたアノード区域６が続いてい
る。このアノード区域６はアノード電極８を介してアノ
ード端子Ａに接続されている。
てＰＩＮパワーダイオードの要素を含んでいる。半導体
基体１はｎ- ドープされた内部区域２から構成されてい
る。カソード側ではこのｎ- ドープされた内部区域２に
ｎ+ ドープされたカソード区域３が続いている。このカ
ソード区域３はカソード電極７を介してカソード端子Ｋ
に接続されている。アノード側ではｎ- ドープされた内
部区域２にｐ+ ドープされたアノード区域６が続いてい
る。このアノード区域６はアノード電極８を介してアノ
ード端子Ａに接続されている。
【００４６】本発明によれば、内部区域２のアノード側
範囲２´内には内部区域２内より高いドーピング濃度を
有する補助領域が設けられている。この補助領域はｎ+
ドープされ、以下においてはフローティング領域５と称
される。この例ではフローティング領域５は埋込まれた
層として形成されている。
範囲２´内には内部区域２内より高いドーピング濃度を
有する補助領域が設けられている。この補助領域はｎ+
ドープされ、以下においてはフローティング領域５と称
される。この例ではフローティング領域５は埋込まれた
層として形成されている。
【００４７】このフローティング領域５は短絡特性を有
し、その電位が浮動している。フローティング領域５内
には高電界は侵入することができない。内部区域２はｐ
ｎ接合４を介してアノード区域６に接続されている。内
部区域２とアノード区域６との間のｐｎ接合４の境界面
は平坦である、すなわち湾曲部を有していない。この場
合フローティング領域５はアノード区域６に結合されて
いない。
し、その電位が浮動している。フローティング領域５内
には高電界は侵入することができない。内部区域２はｐ
ｎ接合４を介してアノード区域６に接続されている。内
部区域２とアノード区域６との間のｐｎ接合４の境界面
は平坦である、すなわち湾曲部を有していない。この場
合フローティング領域５はアノード区域６に結合されて
いない。
【００４８】内部区域２内に埋込まれたフローティング
領域５を設けることによって、アノード側では非常に不
均一なドーピング分布が作られる。内部区域２のアノー
ド領域でのこの不均一なドーピング分布によって、電界
の電気力線の分布は局部的に大きく異なる。特に、電界
の電気力線はフローティング領域５と内部区域２との間
のｎ+ ／ｎ- 接合４´の強い湾曲部を有する境界面範囲
に集中する。フローティング領域５と内部区域２とのこ
のアノード側ｎ+ ／ｎ- 接合４´のところで優先的に降
伏（ブレークダウン）が生ずる。このことは図１ならび
に図３以下にはいなずま矢印にて表されている。
領域５を設けることによって、アノード側では非常に不
均一なドーピング分布が作られる。内部区域２のアノー
ド領域でのこの不均一なドーピング分布によって、電界
の電気力線の分布は局部的に大きく異なる。特に、電界
の電気力線はフローティング領域５と内部区域２との間
のｎ+ ／ｎ- 接合４´の強い湾曲部を有する境界面範囲
に集中する。フローティング領域５と内部区域２とのこ
のアノード側ｎ+ ／ｎ- 接合４´のところで優先的に降
伏（ブレークダウン）が生ずる。このことは図１ならび
に図３以下にはいなずま矢印にて表されている。
【００４９】フローティング領域５は例えば高エネルギ
ーイオン注入によって埋込まれた層として内部区域２内
に作ることができる。又は、半導体基体１のアノード側
表面内へ溝を異方性エッチングによって形成することも
考えられる。引き続いてフローティング領域５を作るた
めのマスクされたｎ+ 拡散が実施される。
ーイオン注入によって埋込まれた層として内部区域２内
に作ることができる。又は、半導体基体１のアノード側
表面内へ溝を異方性エッチングによって形成することも
考えられる。引き続いてフローティング領域５を作るた
めのマスクされたｎ+ 拡散が実施される。
【００５０】図３には幾何学的に結合されたＦＣＩダイ
オードの第２の実施形態が示されている。図１に対応す
る同一の要素には同一の参照符号が付されている。
オードの第２の実施形態が示されている。図１に対応す
る同一の要素には同一の参照符号が付されている。
【００５１】図３に示されたＦＣＩダイオードは主とし
て図１に示されたＦＣＩダイオードの要素を有してい
る。ここではｐ+ ドープされたアノード区域６は半導体
基体の前面に連続な均一領域として配置されていない。
寧ろアノード区域６と内部区域２との間のｐｎ接合４の
境界面は湾曲部を有している。さらに、フローティング
領域５は埋込まれた層として形成されているのではな
く、半導体基体１の表面に直接接している。ｎ+ ドープ
されたフローティング領域５はこの場合アノード区域６
から離間している。
て図１に示されたＦＣＩダイオードの要素を有してい
る。ここではｐ+ ドープされたアノード区域６は半導体
基体の前面に連続な均一領域として配置されていない。
寧ろアノード区域６と内部区域２との間のｐｎ接合４の
境界面は湾曲部を有している。さらに、フローティング
領域５は埋込まれた層として形成されているのではな
く、半導体基体１の表面に直接接している。ｎ+ ドープ
されたフローティング領域５はこの場合アノード区域６
から離間している。
【００５２】図１の例に示されているように、フローテ
ィング領域５はドーピング濃度の異なった分布をここで
も局部的に生ぜしめている。これによって同様に電界の
電気力線の不均一な分布が生ずる。フローティング領域
５は図３においても同様に短絡として作用し、これによ
って降伏はアノード区域６とフローティング領域５との
間の近いところで優先的に起こる。
ィング領域５はドーピング濃度の異なった分布をここで
も局部的に生ぜしめている。これによって同様に電界の
電気力線の不均一な分布が生ずる。フローティング領域
５は図３においても同様に短絡として作用し、これによ
って降伏はアノード区域６とフローティング領域５との
間の近いところで優先的に起こる。
【００５３】図４は本発明による幾何学的に結合された
ＦＣＩダイオードの第３の実施形態を示す。図１、図３
に対応する同一の要素には同一の参照符号が付されてい
る。
ＦＣＩダイオードの第３の実施形態を示す。図１、図３
に対応する同一の要素には同一の参照符号が付されてい
る。
【００５４】図４は図３に示された幾何学的に結合され
たＦＣＩダイオードの発展例である。この場合、ｎ+ ド
ープされたフローティング領域５はもはやアノード区域
６から離間していない。寧ろフローティング領域５は一
部分がアノード区域６に接している。従って、フローテ
ィング領域５とアノード区域６との間のｐｎ接合４のと
ころで優先的に降伏が生ずる。さらに、図４に示された
ＦＣＩダイオードはアノード区域６内に溝９を有してい
る。この溝９の表面にはアノード電極８が配置されてい
る。
たＦＣＩダイオードの発展例である。この場合、ｎ+ ド
ープされたフローティング領域５はもはやアノード区域
６から離間していない。寧ろフローティング領域５は一
部分がアノード区域６に接している。従って、フローテ
ィング領域５とアノード区域６との間のｐｎ接合４のと
ころで優先的に降伏が生ずる。さらに、図４に示された
ＦＣＩダイオードはアノード区域６内に溝９を有してい
る。この溝９の表面にはアノード電極８が配置されてい
る。
【００５５】図４の溝９は本発明による構造を製造する
際特に有利である。この場合、溝９の異方性エッチング
後アノード区域６がマスクされた拡散によって作られ
る。溝の表面は次に大面積に亘って通常の金属膜によっ
て覆われる。この金属膜はその場合アノード電極８にな
る。
際特に有利である。この場合、溝９の異方性エッチング
後アノード区域６がマスクされた拡散によって作られ
る。溝の表面は次に大面積に亘って通常の金属膜によっ
て覆われる。この金属膜はその場合アノード電極８にな
る。
【００５６】図１、図３及び図４において、フローティ
ング領域５は内部区域２より非常に高くドープされてい
る。一般にフローティング領域５は少なくとも１０16ｃ
ｍ-3のドーピング濃度を有する。それに対して、内部区
域２は少なくとも１０15ｃｍ-3のドーピング濃度を有す
る。
ング領域５は内部区域２より非常に高くドープされてい
る。一般にフローティング領域５は少なくとも１０16ｃ
ｍ-3のドーピング濃度を有する。それに対して、内部区
域２は少なくとも１０15ｃｍ-3のドーピング濃度を有す
る。
【００５７】フローティング領域５は非常に高いドーピ
ング濃度を有するので、その電位に関しては短絡として
作用する。これに基づいて、フローティング領域５を、
非常に高くドープされたシリコンを用いる代わりに、他
の良導電性材料、例えばポリシリコン、金属ケイ化物又
は金属で代用することも考えられる。
ング濃度を有するので、その電位に関しては短絡として
作用する。これに基づいて、フローティング領域５を、
非常に高くドープされたシリコンを用いる代わりに、他
の良導電性材料、例えばポリシリコン、金属ケイ化物又
は金属で代用することも考えられる。
【００５８】図１、図３及び図４においては例としてそ
れぞれ１つのフローティング領域５しか示されていな
い。当然のことながら複数のフローティング領域５をパ
ワー半導体デバイス内に設けることもできる。
れぞれ１つのフローティング領域５しか示されていな
い。当然のことながら複数のフローティング領域５をパ
ワー半導体デバイス内に設けることもできる。
【００５９】図５は本発明による幾何学的に結合された
ＦＣＩダイオードの第４の実施形態を示す。上述の図面
に対応する同一の要素には同一の参照符号が付されてい
る。
ＦＣＩダイオードの第４の実施形態を示す。上述の図面
に対応する同一の要素には同一の参照符号が付されてい
る。
【００６０】図５は、図１、図３及び図４とは異なりフ
ローティング領域５を備えていない幾何学的に結合され
たＦＣＩダイオードを示す。フローティング領域５の機
能はここではアノード区域６の形成によって代用されて
いる。アノード区域６はここでは半導体基体１内へ栓状
に突入した領域を有している。半導体基体１内に栓状に
突入するこの領域によって、アノード区域６と内部区域
２との間のｐｎ接合４の境界面に強い湾曲部が作られ
る。この湾曲部は図１、図３及び図４の例と同じように
高電界区域と低電界区域との局部的な分離を生ぜしめ
る。電界の降伏はここではｐｎ接合の強い湾曲部の範囲
で優先的に起こる。一般にこの降伏はアノード区域６の
栓状領域の先端のところで起こる。
ローティング領域５を備えていない幾何学的に結合され
たＦＣＩダイオードを示す。フローティング領域５の機
能はここではアノード区域６の形成によって代用されて
いる。アノード区域６はここでは半導体基体１内へ栓状
に突入した領域を有している。半導体基体１内に栓状に
突入するこの領域によって、アノード区域６と内部区域
２との間のｐｎ接合４の境界面に強い湾曲部が作られ
る。この湾曲部は図１、図３及び図４の例と同じように
高電界区域と低電界区域との局部的な分離を生ぜしめ
る。電界の降伏はここではｐｎ接合の強い湾曲部の範囲
で優先的に起こる。一般にこの降伏はアノード区域６の
栓状領域の先端のところで起こる。
【００６１】図４と同じように図５にも製造技術上特に
有利である溝９が設けられている。この溝９によって特
にアノード区域６の栓状範囲を簡単に製造することがで
きる。その場合、図４の例と同じように最初に溝９が異
方性エッチングされる。次にアノード区域の栓状範囲を
例えばマスクされない拡散によって作成ることができ
る。
有利である溝９が設けられている。この溝９によって特
にアノード区域６の栓状範囲を簡単に製造することがで
きる。その場合、図４の例と同じように最初に溝９が異
方性エッチングされる。次にアノード区域の栓状範囲を
例えばマスクされない拡散によって作成ることができ
る。
【００６２】図６は幾何学的に結合されたＦＣＩダイオ
ードの図１の発展例を示す。上述の図面に対応する同一
の要素には同一の参照符号が付されている。
ードの図１の発展例を示す。上述の図面に対応する同一
の要素には同一の参照符号が付されている。
【００６３】図１に示されたＦＣＩダイオードはカソー
ド側でカソード電極７とカソード区域３との間に別のｐ
+ ドープされた区域１０が設けられることによって図６
に発展している。図１における半導体基体１内へ補助区
域１０を追加することによって、補助ｐｎ接合１２が作
られる。このようにして２つの逆向きでかつ直列に接続
されたダイオードから成るモノリシックに集積された半
導体デバイスを製造することができる。
ド側でカソード電極７とカソード区域３との間に別のｐ
+ ドープされた区域１０が設けられることによって図６
に発展している。図１における半導体基体１内へ補助区
域１０を追加することによって、補助ｐｎ接合１２が作
られる。このようにして２つの逆向きでかつ直列に接続
されたダイオードから成るモノリシックに集積された半
導体デバイスを製造することができる。
【００６４】基本的に図１に示されたＦＣＩダイオード
内に補助区域１０を追加することによって補助ｐｎ接合
１２を作る際、新たに作られる当該ｐｎ接合１２のダイ
オードがＦＣＩダイオードに逆向きかつ直列に接続され
ように注意しなければならない。さらに、補助ｐｎ接合
１２の降伏電圧は順方向の電流の流れを阻止するために
十分高く設定されるように注意しなければならない。こ
のような理由からこの例ではカソード区域３は別の区域
１０より低くドープされている。最後に、この別の区域
１０に接するカソード区域３を十分幅広く設計し、それ
によりカソード区域３に“パンチスルー”が生じないよ
うに注意しなければならない。この場合ｐｎ接合４の阻
止作用は無効にされる。
内に補助区域１０を追加することによって補助ｐｎ接合
１２を作る際、新たに作られる当該ｐｎ接合１２のダイ
オードがＦＣＩダイオードに逆向きかつ直列に接続され
ように注意しなければならない。さらに、補助ｐｎ接合
１２の降伏電圧は順方向の電流の流れを阻止するために
十分高く設定されるように注意しなければならない。こ
のような理由からこの例ではカソード区域３は別の区域
１０より低くドープされている。最後に、この別の区域
１０に接するカソード区域３を十分幅広く設計し、それ
によりカソード区域３に“パンチスルー”が生じないよ
うに注意しなければならない。この場合ｐｎ接合４の阻
止作用は無効にされる。
【００６５】当然のことながら補助区域１０をアノード
側でアノード区域６とアノード電極８との間に配置する
ことも考えられる。アノード側補助区域はこの場合ｎ+
ドープされなければならず、アノード区域６は十分幅広
く設計されなければならない。
側でアノード区域６とアノード電極８との間に配置する
ことも考えられる。アノード側補助区域はこの場合ｎ+
ドープされなければならず、アノード区域６は十分幅広
く設計されなければならない。
【００６６】２つの逆向きに接続されたダイオードを実
現するための補助ｐｎ接合は当然のことながら別の区域
１０の代わりにアノード側又はカソード側のショットキ
ーコンタクトによっても作ることができる。
現するための補助ｐｎ接合は当然のことながら別の区域
１０の代わりにアノード側又はカソード側のショットキ
ーコンタクトによっても作ることができる。
【００６７】図７は図１、図３乃至図５に示されたＦＣ
Ｉ−ＰＴダイオードを有利に適用したＦＣＩハイブリッ
ドダイオードの回路図を示す。アノード端子Ａとカソー
ド端子Ｋとの間にはダイオードＤ2 とダイオードＤFCI
とから成る並列回路が存在している。ダイオードＤ2 は
良好な導通特性に最適なパワーダイオードである。ダイ
オードＤFCI は電圧制限器の機能を持ち、阻止動作時の
みに有効になる。導通動作ではダイオードＤFCI は直列
及び逆向きに接続されたダイオードＤ1 によって阻止さ
れる。それゆえ、導通動作時にはダイオードＤ2 が関連
し、阻止動作時にはダイオードＤFCI が関連する。
Ｉ−ＰＴダイオードを有利に適用したＦＣＩハイブリッ
ドダイオードの回路図を示す。アノード端子Ａとカソー
ド端子Ｋとの間にはダイオードＤ2 とダイオードＤFCI
とから成る並列回路が存在している。ダイオードＤ2 は
良好な導通特性に最適なパワーダイオードである。ダイ
オードＤFCI は電圧制限器の機能を持ち、阻止動作時の
みに有効になる。導通動作ではダイオードＤFCI は直列
及び逆向きに接続されたダイオードＤ1 によって阻止さ
れる。それゆえ、導通動作時にはダイオードＤ2 が関連
し、阻止動作時にはダイオードＤFCI が関連する。
【００６８】ダイオードＤ1 、Ｄ2 、ＤFCI はモノリシ
ックに集積された半導体デバイスとして実現することが
できる。勿論、デバイスのディスクリートな実現も考え
られる。モノリシックに集積された装置の利点は特に回
路損失を低減させることのできるインダクタンスの少な
い構成にある。
ックに集積された半導体デバイスとして実現することが
できる。勿論、デバイスのディスクリートな実現も考え
られる。モノリシックに集積された装置の利点は特に回
路損失を低減させることのできるインダクタンスの少な
い構成にある。
【００６９】例えばバイポーラトランジスタ、ＭＯＳＦ
ＥＴ、ＩＧＢＴ、ＧＴＯ、サイリスタ、ＭＣＴ等のスイ
ッチオフ可能なパワー半導体デバイスに並列接続の形で
フリーホイーリングダイオード又は電圧制限器としてＣ
Ｉ−ＰＴダイオードを使用することは特に有利である。
その場合、モノリシックな集積ならびにハイブリッド又
はディスクリートな構成を考えることができる。
ＥＴ、ＩＧＢＴ、ＧＴＯ、サイリスタ、ＭＣＴ等のスイ
ッチオフ可能なパワー半導体デバイスに並列接続の形で
フリーホイーリングダイオード又は電圧制限器としてＣ
Ｉ−ＰＴダイオードを使用することは特に有利である。
その場合、モノリシックな集積ならびにハイブリッド又
はディスクリートな構成を考えることができる。
【００７０】最後に本発明の特別な利点は、本発明によ
るＦＣＩダイオードがリード構造を持つ単純なダイオー
ドとしても実施することができる点である。このことは
従来可能ではなかった。というのは、この種のリードダ
イオードはその降伏電圧が非常に強い温度依存性を有す
るからである。降伏電圧の強い温度依存性の理由は衝突
電離の温度依存性にある。なお、この衝突電離は電圧降
伏時に高電界区域の内部に発生し、この高電界区域の一
定の空間電荷に基づいて、励起され明らかに幅広く設計
された低電界区域の電界強さ、従ってダイオードの降伏
電圧に特に強く作用する。空間電荷結合のこの問題を回
避するために、今までは、高電界区域及び低電界区域の
電界強さが一定の空間電荷によって結合されるのではな
く、“パンチスルー”効果の利用もしくは上述のような
幾何学効果によって結合されるという極めて複雑な構造
が提案されていた。
るＦＣＩダイオードがリード構造を持つ単純なダイオー
ドとしても実施することができる点である。このことは
従来可能ではなかった。というのは、この種のリードダ
イオードはその降伏電圧が非常に強い温度依存性を有す
るからである。降伏電圧の強い温度依存性の理由は衝突
電離の温度依存性にある。なお、この衝突電離は電圧降
伏時に高電界区域の内部に発生し、この高電界区域の一
定の空間電荷に基づいて、励起され明らかに幅広く設計
された低電界区域の電界強さ、従ってダイオードの降伏
電圧に特に強く作用する。空間電荷結合のこの問題を回
避するために、今までは、高電界区域及び低電界区域の
電界強さが一定の空間電荷によって結合されるのではな
く、“パンチスルー”効果の利用もしくは上述のような
幾何学効果によって結合されるという極めて複雑な構造
が提案されていた。
【００７１】本発明によれば、リード構造を持つＦＣＩ
ダイオードをｎ+ ドープされたカソード区域３内のドー
ピング濃度によって実現することができる。それゆえ、
カソード区域３のドーピング濃度の大きさによって、小
パワーダイオードと同じようにｐドープされたアノード
区域６とｎドープされたカソード区域３との間のｐｎ接
合におけるトンネル効果を助成することができる。
ダイオードをｎ+ ドープされたカソード区域３内のドー
ピング濃度によって実現することができる。それゆえ、
カソード区域３のドーピング濃度の大きさによって、小
パワーダイオードと同じようにｐドープされたアノード
区域６とｎドープされたカソード区域３との間のｐｎ接
合におけるトンネル効果を助成することができる。
【００７２】トンネル効果は衝突電離とは逆の温度係数
を自由に使えるので、カソード区域３内のドーピング濃
度の高さによって、リードダイオードとして実施された
ＦＣＩダイオードの降伏電圧の温度係数はほぼ任意に設
定することができる。従って、例えばカソード区域３内
のドーピング濃度が約１０17ｃｍ-3である場合、リード
ダイオードとして実施され小さい正の温度係数を持つＦ
ＩＣダイオードの降伏電圧を設定し得ることを期待でき
る。それによって、電流線条化を防止することができ、
確実な動作を保証することができる。しかしながら、こ
のための前提条件はアノード区域６をカソード区域３に
比べて明らかに高くドープすることである。
を自由に使えるので、カソード区域３内のドーピング濃
度の高さによって、リードダイオードとして実施された
ＦＣＩダイオードの降伏電圧の温度係数はほぼ任意に設
定することができる。従って、例えばカソード区域３内
のドーピング濃度が約１０17ｃｍ-3である場合、リード
ダイオードとして実施され小さい正の温度係数を持つＦ
ＩＣダイオードの降伏電圧を設定し得ることを期待でき
る。それによって、電流線条化を防止することができ、
確実な動作を保証することができる。しかしながら、こ
のための前提条件はアノード区域６をカソード区域３に
比べて明らかに高くドープすることである。
【００７３】従って、本発明によって技術的に非常に簡
単なやり方で、リードダイオードの非常に簡単な構造の
ＦＣＩダイオードを実施することができる。降伏電圧の
温度依存性は任意に設定することができ、それゆえ補償
することもできる。
単なやり方で、リードダイオードの非常に簡単な構造の
ＦＣＩダイオードを実施することができる。降伏電圧の
温度依存性は任意に設定することができ、それゆえ補償
することもできる。
【図１】幾何学的に結合されたＦＣＩダイオードの第１
の実施形態を示す横断面図であ。
の実施形態を示す横断面図であ。
【図２】リードダイオードの形態の空間電荷結合を持つ
従来のＰＩＮダイオードの半導体基体の横断面図であ
る。
従来のＰＩＮダイオードの半導体基体の横断面図であ
る。
【図３】幾何学的に結合されたＦＣＩダイオードの第２
の実施形態を示す横断面図である。
の実施形態を示す横断面図である。
【図４】幾何学的に結合されたＦＣＩダイオードの第３
の実施形態を示す横断面図である。
の実施形態を示す横断面図である。
【図５】幾何学的に結合されたＦＣＩダイオードの第４
の実施形態を示す横断面図である。
の実施形態を示す横断面図である。
【図６】カソード側に集積された阻止ダイオードを備え
図１の幾何学的に結合されたＦＣＩダイオードの半導体
基体の横断面図である。
図１の幾何学的に結合されたＦＣＩダイオードの半導体
基体の横断面図である。
【図７】幾何学結合を有するＦＣＩダイオードの優れた
用途としてのＦＣＩハイブリッドダイオードの回路図で
ある。
用途としてのＦＣＩハイブリッドダイオードの回路図で
ある。
１ 半導体基体 ２ 内部区域 ２´ 内部区域のアノード側範囲 ３ カソード区域 ４ 内部区域とアノード区域との境界面 ４´ 内部区域とフローティング領域との境界面 ５ フローティング領域 ６ アノード区域 ７ カソード電極 ８ アノード電極 ９ 溝 １０ 別の区域 １２ 別のｐｎ接合 Ａ アノード端子 Ｋ カソード端子 Ｄ1 第１ダイオード Ｄ2 第２ダイオード ＤFCI ＦＣＴ−ＰＴダイオード
Claims (14)
- 【請求項１】 第１導電形の内部区域（２）と、この内
部区域（２）に続き内部区域（２）内より高いドーピン
グ濃度を持つ第１導電形のカソード区域（３）と、内部
区域（２）に続き内部区域（２）内より高いドーピング
濃度を持つ第２導電形のアノード区域（６）とを備えた
半導体基体（１）から構成されたパワーダイオードにお
いて、内部区域（２）とアノード区域（６）との間の境
界面（４）は少なくとも一部分が湾曲し、及び／又は内
部区域（２）内に少なくとも１つの第１導電形のフロー
ティング領域（５）が設けられていることを特徴とする
パワーダイオード。 - 【請求項２】 フローティング領域（５）内のドーピン
グ濃度は内部区域（２）のドーピング濃度より高いこと
を特徴とする請求項１記載のパワーダイオード。 - 【請求項３】 フローティング領域（５）は内部区域
（２）のアノード側領域（２´）内に存在していること
を特徴とする請求項１又は２記載のパワーダイオード。 - 【請求項４】 フローティング領域（５）は少なくとも
一部分がアノード区域（６）に接していることを特徴と
する請求項１又は３記載のパワーダイオード。 - 【請求項５】 内部区域（２）とフローティング領域
（５）との間の別の境界面（４´）は少なくとも一部分
が湾曲していることを特徴とする請求項１又は４記載の
パワーダイオード。 - 【請求項６】 フローティング領域（５）は導電性材料
から構成されていることを特徴とする請求項１乃至５の
いずれか１つに記載のパワーダイオード。 - 【請求項７】 フローティング領域（５）は少なくとも
一部分が高ドープされたポリシリコンから構成されてい
ることを特徴とする請求項６記載のパワーダイオード。 - 【請求項８】 半導体基体（１）内には、パワーダイオ
ードに逆向きでかつ直列に接続されモノリシックに集積
された少なくとも１つの第２ダイオードが設けられてい
ることを特徴とする請求項１乃至７のいずれか１つに記
載のパワーダイオード。 - 【請求項９】 リードダイオード構造を有することを特
徴とする請求項１乃至８のいずれか１つに記載のパワー
ダイオード。 - 【請求項１０】 溝（９）がアノード側で半導体基体
（１）内にエッチングされ、その後フローティング領域
（５）及び／又はアノード区域（６）の範囲が湾曲境界
面（４）を持つように拡散及び／又はイオン注入によっ
て設けられることを特徴とする請求項１乃至９のいずれ
か１つに記載のパワーダイオードの製造方法。 - 【請求項１１】 請求項１乃至９のいずれか１つに記載
のパワーダイオードを有することを特徴とするハイブリ
ッドダイオード装置。 - 【請求項１２】 請求項１乃至９のいずれか１つに記載
のパワーダイオードを有することを特徴とする電圧制限
器。 - 【請求項１３】 請求項１乃至９のいずれか１つに記載
のパワーダイオードを有することを特徴とするフリーホ
イーリングダイオード。 - 【請求項１４】 パワー半導体デバイスに並列接続され
ることを特徴とする請求項１乃至９のいずれか１つに記
載のパワーダイオード。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19713980A DE19713980C2 (de) | 1997-04-04 | 1997-04-04 | Leistungsdiode, Herstellungsverfahren für diese und Verwendung derselben (FCI-Diode) |
| DE19713980.9 | 1997-04-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126779A true JPH1126779A (ja) | 1999-01-29 |
Family
ID=7825471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10103334A Pending JPH1126779A (ja) | 1997-04-04 | 1998-03-31 | パワーダイオード |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6410950B1 (ja) |
| EP (1) | EP0869559A3 (ja) |
| JP (1) | JPH1126779A (ja) |
| DE (1) | DE19713980C2 (ja) |
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| US7091579B2 (en) | 2002-02-20 | 2006-08-15 | Fuji Electric Co., Ltd. | Power semiconductor rectifier having broad buffer structure and method of manufacturing thereof |
| US7102207B2 (en) | 2002-12-03 | 2006-09-05 | Kabushiki Kaisha Toshiba | Semiconductor device having rectifying action |
| WO2009022592A1 (ja) * | 2007-08-13 | 2009-02-19 | The Kansai Electric Power Co., Inc. | ソフトリカバリーダイオード |
| US7518197B2 (en) | 2005-05-23 | 2009-04-14 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| DE102008024464A1 (de) | 2007-09-20 | 2009-04-23 | Mitsubishi Electric Corp. | Halbleitervorrichtung |
| US7728409B2 (en) | 2005-11-10 | 2010-06-01 | Fuji Electric Device Technology Co., Ltd. | Semiconductor device and method of manufacturing the same |
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1997
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-
1998
- 1998-03-31 JP JP10103334A patent/JPH1126779A/ja active Pending
- 1998-04-02 EP EP98106092A patent/EP0869559A3/de not_active Withdrawn
- 1998-04-06 US US09/055,794 patent/US6410950B1/en not_active Expired - Lifetime
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050328 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050328 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060412 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070927 |
|
| A02 | Decision of refusal |
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