JPH1126779A - パワーダイオード - Google Patents
パワーダイオードInfo
- Publication number
- JPH1126779A JPH1126779A JP10103334A JP10333498A JPH1126779A JP H1126779 A JPH1126779 A JP H1126779A JP 10103334 A JP10103334 A JP 10103334A JP 10333498 A JP10333498 A JP 10333498A JP H1126779 A JPH1126779 A JP H1126779A
- Authority
- JP
- Japan
- Prior art keywords
- area
- region
- power diode
- anode
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000007667 floating Methods 0.000 claims abstract description 49
- 239000004065 semiconductor Substances 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 230000005684 electric field Effects 0.000 abstract description 59
- 230000015556 catabolic process Effects 0.000 abstract description 22
- 230000008878 coupling Effects 0.000 abstract description 13
- 238000010168 coupling process Methods 0.000 abstract description 13
- 238000005859 coupling reaction Methods 0.000 abstract description 13
- 239000000758 substrate Substances 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 238000000926 separation method Methods 0.000 abstract description 2
- 230000007704 transition Effects 0.000 description 18
- 230000000903 blocking effect Effects 0.000 description 13
- 239000002800 charge carrier Substances 0.000 description 10
- 230000002441 reversible effect Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 7
- 238000011084 recovery Methods 0.000 description 7
- 239000002184 metal Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 230000001965 increasing effect Effects 0.000 description 4
- 230000000670 limiting effect Effects 0.000 description 4
- 238000005457 optimization Methods 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- 230000001419 dependent effect Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 230000001939 inductive effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- -1 for example Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004807 localization Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000009828 non-uniform distribution Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/868—PIN diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/864—Transit-time diodes, e.g. IMPATT, TRAPATT diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Microelectronics & Electronic Packaging (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Thyristors (AREA)
Abstract
ずに結合されるFCIダイオードを提供する。 【解決手段】 第1導電形の内部区域2と、この内部区
域2に続き内部区域2内より高いドーピング濃度を持つ
第1導電形のカソード区域3と、内部区域2に続き内部
区域2内より高いドーピング濃度を持つ第2導電形のア
ノード区域6とを備え、内部区域2内に内部区域2と同
じ導電形を持ちしかも内部区域2内より高いドーピング
濃度を持つフローティング領域5が設けられる。
Description
区域と、この内部区域に続き、内部区域内より高いドー
ピング濃度を持つ第1導電形のカソード区域と、内部区
域に続き、内部区域内より高いドーピング濃度を持つ第
2導電形のアノード区域とを備えた半導体基体から構成
されたパワーダイオードに関する。
ワーダイオードはずっと前から知られており、例えば
F.Kaussen及びH.Schlangenott
o著の刊行物“Aktuelle Entwicklu
ngen bei schnellschaltend
en Leistungsdioden”(39.ET
B−専門報告書、VDE出版社、第25頁〜第40頁、
Bad Nauheim1992年参照)に詳細に説明
されている。
ield−controlled−injectio
n)は例えばリードダイオードとして知られ、K.T.
Kaschani及びR.Sittig著の刊行物“H
ow to avoid TRAPATT−Oszil
lations at the Revers−Rec
overy of Power Diodes”(CA
S´95、第571頁〜第574頁、Sinaia、1
995年)に記載されている。この刊行物の対象はこの
出願の明細書で詳細に説明する(参考文献の取込み)。
を発生するための高周波数デバイスとして開発された。
次に、図2を参照しながらPINパワーダイオードとし
て特別に構成された公知のリードダイオードに基づいて
FCI構想を説明する。この種のリードダイオードは特
にKaschani等の上述の刊行物の図5によって知
られている。
半導体基体1を有する。この半導体基体1はn- ドープ
された内部区域2から構成されている。カソード側では
この内部区域2に接してn+ ドープされたカソード区域
3が配置されている。このカソード区域3はカソード電
極7を介してカソード端子Kに接続されている。アノー
ド側では内部区域2にはnドープされた結合区域5及び
p+ ドープされたアノード区域6が続いている。アノー
ド側ではアノード区域6はアノード電極8を介してアノ
ード端子Aに接続されている。
ードの場合、アノード区域6と内部区域2との間には、
内部区域2と同じ導電形を有するが内部区域2より強く
ドープされた狭い結合区域5が設けられている。このよ
うなドーピングプロフィールに基づいて阻止動作時の電
界はいわゆる高電界区域といわゆる低電界区域とから構
成される。その場合、高電界区域とは高い電界強さを持
つ領域を称し、低電界区域とは低い電界強さを持つ領域
を称する。
合区域5の狭い範囲に制限されるのに対して、低電界区
域は全内部区域2に亘ってほぼ均質に延びている。ドー
ピングの高さに応じて、高電界区域内には低電界区域内
より明らかに高い降伏電界強さが生ずる(EBD,H>>E
BD,L)。
保証するために、PINダイオードは、高電界区域にお
けるピーク電界がこの時点で丁度その降伏電界強さE
BD,Hに到達し、一方低電界区域における最大電界値はそ
の降伏電界強さEBD,Lのまだはるか下に存在するように
設計される。従って、降伏電圧UBDを上回ると、最初に
高電界区域内のみになだれ増倍によって電荷キャリヤが
発生する。
するp+ ドープされたアノード区域6に流出するのに対
して、n+ ドープされたカソード区域3に至る途中の電
子は全ての空間電荷区域を横切らなけばならない。電子
は飽和速度でもって高電界区域内を移動し、その負電荷
に基づいて高電界区域と低電界区域との空間電荷の相応
する補償を行う。
異なっている。こうして高電界区域ではピーク電界が減
少させられしかもなだれ増倍が軽減させられ、このこと
によって再び電子流、もしくはそこの空間電荷へのその
補償作用が減少させられる。この負帰還は最後には印加
された過電圧に依存せずに降伏電界強さEBD,Hの近くに
最大電界値を安定させる。
を供給しかつなだれ増倍の必要な局部化を行うのに役立
つ。これに対して、低電界区域では過電圧の増大と共に
増大する電子流による空間電荷の補償の増加によって、
電界勾配が増大し、従って特にカソード区域3の前で電
界が相応して増大する。
結合は図2に示されたPINパワーダイオードにおいて
は結合区域5の空間電荷によって行われる。しかしなが
ら、空間電荷結合はパワーダイオードのオン・オフ転移
のために取扱いが困難であることが判明している。とい
うのは、空間電荷結合は大抵非常に強く温度に依存する
からである。それゆえ、この種のPINパワーダイオー
ドの使用は実際上困難である。
は、高電界区域が低電界区域に殆ど温度に依存すること
なく結合されるFCIダイオードを提供することにあ
る。
明によれば、冒頭で述べた種類のパワーダイオードにお
いて、内部区域とアノード区域との間の境界面は少なく
とも一部分が湾曲し、及び/又は内部区域内に少なくと
も1つの第1導電形のフローティング領域が設けられる
ことによって解決される。
部区域とアノード区域との間の境界面は湾曲して形成さ
れる。このような措置を施すことによって鋭く局部化さ
れた電界増大が生ぜしめられ、このことによってここで
は空間電荷結合されず従って強く温度に依存しないよう
な高電界区域及び低電界区域から成る装置が得られる。
区域内には内部区域と同じ導電形を持ち電位が浮動する
少なくとも1つの領域が設けられる。一般に内部区域自
身より非常に強くドープされるこのようなフローティン
グ領域を導入することによって、内部区域内には、電界
の擾乱、従って或る範囲内に鋭く局部化された電界増大
を生ぜしめる等電位区域が設けられる。この鋭く局部化
された電界増大によってここでも同様に空間電荷結合さ
れず従って強い温度依存性を生じない局部的な高電界区
域及び低電界区域が設けられる。
学的結合を持つFCIダイオードと称される。
ドは空間電荷結合を持つPINパワーダイオードに比べ
てオン・オフ転移過程が十分温度に依存しないで進行す
るという利点を有する。
オードは従来のPINダイオードとは異なり、蓄積電
荷、オン・オフ転移速度及び寿命設定に十分依存しない
コントロールされたアクティブな過電圧制限機能を有す
る。この過電圧制限機能は導通特性、阻止特性及びスイ
ッチオン特性に大きく影響せず、その上スイッチング損
失を明らかに減少させる。
ーティング領域は少なくとも一部分がアノード区域に接
している。これによって電圧降伏はアノード区域とフロ
ーティング領域との間のpn接合のところで直に起こ
る。
界面が同様に湾曲していると有利である。これによって
同様に電界の擾乱、従ってこの領域内に鋭く局部化され
た電界増大が生ぜしめられる。従って、このような措置
によっても高電界区域と低電界区域とは局部的に分離さ
れる。
絡のように作用するので、本発明の1つの実施態様では
このフローティング領域は導電性材料によっても実現す
ることができる。この導電性材料としては非常に良い導
電率及びプロセス技術的に簡単な取扱可能性のために一
般に非常に高くドープされたポリシリコンが使用され
る。しかしながら、例えば金属又は金属ケイ化物のよう
な他の導電性材料の使用も考えることができる。
合を作るための別の区域が設けられると有利である。こ
の区域は一般にこれに続くアノード区域又はカソード区
域より高いドーピング濃度を有する。このようにして幾
何学的に結合されたFCIダイオードとそれに阻止方向
に接続された別のダイオードとから成る直列回路を作る
ことができる。モノリシックに集積され逆向きに配置さ
れたこのダイオード直列回路によってFCIダイオード
の導通動作が抑制され、それにより今や純粋な電圧制限
器として機能する。
動作では別のダイオードのみが関連し、阻止動作ではF
CI−ダイオードのみが関連するFCIハイブリッドダ
イオード装置が得られる。別のダイオードが最適化され
た導通特性を持つデバイスである場合、このようにして
同時に順方向損失及び阻止方向損失の最小化ならびにオ
ン・オフ転移過程の最適化が達成される。
囲ならびに内部区域内のフローティング領域の優れた製
造方法のために、最初にアノード側で溝が半導体基体の
表面にエッチングされると有利である。次に半導体基体
の表面を適切にマスクしてアノード区域もしくはフロー
ティング領域の所望の範囲を形成することができる。一
般にその際ドーピングはマスクされた拡散又はイオン注
入によりもたらされる。次に溝は例えばCVDによって
再び充填され、平坦化することができる。
ドとして形成される場合も特に有利である。このことは
カソード区域のドーピング濃度が非常に高く選定される
場合に可能である。このようにして降伏電圧の温度依存
性を殆ど補償することができる。一般にその場合カソー
ド区域は1017cm-3のドーピング濃度を有する。この
ための前提条件はしかしながらアノード区域が明らかに
高くドーピングされることである。
過渡的な過電圧を抑制するための電圧制限器として非常
に有利に使用することができる。現在入手可能な過渡電
圧制限器(“transient−voltage−s
upressor”、TVS)は500V以下の電圧に
制限する。例えばバリスタのような他の比べ得るデバイ
スは十分迅速に応答せず、しばしば再発するピーク電圧
に起因する損失を耐えられないか、又は所望以上に速く
老化してしまう。本発明によるダイオードを用いればさ
らに500V以上の電圧用の電圧制限器を提供すること
ができる。
例えばバイポーラトランジスタ、MOSFET、IGB
T、GTO、サイリスタ、MCT等に対して並列接続さ
れる形で、パワー半導体デバイス用のフリーホイーリン
グダイオードとしても特に有利に使用することができ
る。
も危険な動作状態はオン・オフ転移(すなわち導通動作
から阻止動作への移り変わり)である。オン・オフ転移
の際、導通動作時に内部区域の導電率変調のために必要
な阻止電荷は、再び逆電圧を受け入れることができるよ
うにするために、非常に短時間の間に再び除かれなけれ
ばならない。これは阻止動作への移り変わりの際自動的
に現れるいわゆる逆方向電流により行われる。
ンスの影響のためにパワーダイオードは実際上有限の峻
度でもってしかオン・オフ転移することができない。そ
の際高い誘導性過電圧ならびに発振を防止するために、
パワーダイオードは“ソフト・リカバリ”特性と称され
る出来るだけゆるやかなオン・オフ転移特性を有しなけ
ればならない。この“ソフト・リカバリ”特性とは特に
逆方向電流が逆方向電流ピークに到達後ゆるやかに減衰
する特性を意味する。
ードのオン・オフ転移特性は最大逆方向電流で充電され
た漏れインダクタンスを再び完全に放電させることを必
要とすることが特徴である。その際ダイオード内に発生
した損失を出来るだけ小さくするために、この放電過程
は出来るだけ迅速に終了しなければならない。しかしな
がら、同時にソフト・リカバリ特性も得られなければな
らない。これは発生した誘導性過電圧を制限すること並
びにどんな発振も防止することを意味する。というの
は、これらは隣接のデバイスもしくはパワーダイオード
自身を破壊させ得るからである。
れインダクタンスの緩速な放電、従ってスイッチング損
失の増大に繋がり、それゆえ過電圧及びスイッチング損
失の最小化に関連して基本的には妥協せざるを得ない。
勿論、スイッチング損失をこの妥協の枠内で予め設定さ
れた最大過電圧と共に電流もしくは電圧推移のバリエー
ションによって最適化することは可能である。
段は出発点に応じて外的手段と内的手段とに区別するこ
とができる。
回路の周辺回路網を相応して変更することである。これ
には例えばいわる“スナバ”すなわち抵抗とコンデンサ
とから構成された直列回路を備えたパワーダイオードの
配線がある。それによってオン・オフ転移特性が弱めら
れる。勿論、スナバは何時もスイッチング損失の増大、
当該装置の容積の増大化及び重量の増大化、高コスト化
を生ずる。
ソフト・リカバリ特性を保証する別の方法は、関与した
半導体スイッチのスイッチング速度を抑え、それによっ
てオン・オフ転移特性を弱めることである。これは理想
スイッチの代わりの制御可能な抵抗によるオン・オフ転
移特性を導入することに相当する。このようにしてどん
な過電圧の発生も防止しそして各パワーダイオードに著
しく負荷軽減させることに成功する。しかしながら、同
時に関与した半導体スイッチのスイッチング損失は大き
く増大する。
計への介入である。この介入は主としてドーピングプロ
フィール又は寿命設定の最適化である。
ドのオン・オフ転移特性は他のデバイスによって相当決
定される。これによって大抵いつもスイッチング損失が
増大する。しかもこのような事情によってパワーダイオ
ードの最適化がさらに制限される。このために本発明は
専らダイオード設計の最適化に集中している。
成される補助電荷キャリヤ貯留部の設置とによってゆる
やかなオン・オフ転移特性を得ることが試みられる。し
かしながら、相応するダイオードの場合このことによっ
て内部区域幅は許容逆電圧と比較すると過大寸法にな
る。この過大寸法によって順方向電圧及びスイッチング
損失が増大する。
成される電荷キャリヤ貯留部がオン・オフ転移過程の要
求を実際に満たすことが保証されない。電荷キャリヤ貯
留部が小さすぎると、逆方向電流が崩壊し、従って漏れ
インダクタンスの影響によって過電圧が高められ、イン
ダクタンスによって望ましくない発振が惹き起こされ
る。それに対して、電荷キャリヤ貯留部が大きすぎる
と、逆方向電流が相応して緩速に減衰し、いわゆる“テ
ール電流”になり、それよりスイッチング損失が高めら
れる。
定の逆電圧を越えたら直ちに、電荷キャリヤの的確な発
生によって、従って漏れインダクタンスのコントールさ
れた放電によって誘導性過電圧を制限することである。
このような構想は“field−controlled
−injection”又は略してFCIと称されてい
る。その場合必要な電荷キャリヤを作るためのメカニズ
ムとしてパワーダイオードの阻止能力の上限を制限する
衝突電離が使われる。
リヤが発生し、それにより自動的にソフト・リカバリ特
性になる。この前提条件は勿論強く局部化された電荷キ
ャリヤ発生である。というのは、そうしないとTRAP
ATT発振になってしまうからである。
大寸法を必要としない点にある。従って、順方向損失及
びスイッチング損失は冒頭で述べた種類のパワーダイオ
ードに比べて明らかに少なくすることができる。
施形態に基づいて詳細に説明する。
FCIダイオードの半導体基体の横断面図を示す。図2
に示された要素と同一の要素には同一の参照符号が付さ
れている。
てPINパワーダイオードの要素を含んでいる。半導体
基体1はn- ドープされた内部区域2から構成されてい
る。カソード側ではこのn- ドープされた内部区域2に
n+ ドープされたカソード区域3が続いている。このカ
ソード区域3はカソード電極7を介してカソード端子K
に接続されている。アノード側ではn- ドープされた内
部区域2にp+ ドープされたアノード区域6が続いてい
る。このアノード区域6はアノード電極8を介してアノ
ード端子Aに接続されている。
範囲2´内には内部区域2内より高いドーピング濃度を
有する補助領域が設けられている。この補助領域はn+
ドープされ、以下においてはフローティング領域5と称
される。この例ではフローティング領域5は埋込まれた
層として形成されている。
し、その電位が浮動している。フローティング領域5内
には高電界は侵入することができない。内部区域2はp
n接合4を介してアノード区域6に接続されている。内
部区域2とアノード区域6との間のpn接合4の境界面
は平坦である、すなわち湾曲部を有していない。この場
合フローティング領域5はアノード区域6に結合されて
いない。
領域5を設けることによって、アノード側では非常に不
均一なドーピング分布が作られる。内部区域2のアノー
ド領域でのこの不均一なドーピング分布によって、電界
の電気力線の分布は局部的に大きく異なる。特に、電界
の電気力線はフローティング領域5と内部区域2との間
のn+ /n- 接合4´の強い湾曲部を有する境界面範囲
に集中する。フローティング領域5と内部区域2とのこ
のアノード側n+ /n- 接合4´のところで優先的に降
伏(ブレークダウン)が生ずる。このことは図1ならび
に図3以下にはいなずま矢印にて表されている。
ーイオン注入によって埋込まれた層として内部区域2内
に作ることができる。又は、半導体基体1のアノード側
表面内へ溝を異方性エッチングによって形成することも
考えられる。引き続いてフローティング領域5を作るた
めのマスクされたn+ 拡散が実施される。
オードの第2の実施形態が示されている。図1に対応す
る同一の要素には同一の参照符号が付されている。
て図1に示されたFCIダイオードの要素を有してい
る。ここではp+ ドープされたアノード区域6は半導体
基体の前面に連続な均一領域として配置されていない。
寧ろアノード区域6と内部区域2との間のpn接合4の
境界面は湾曲部を有している。さらに、フローティング
領域5は埋込まれた層として形成されているのではな
く、半導体基体1の表面に直接接している。n+ ドープ
されたフローティング領域5はこの場合アノード区域6
から離間している。
ィング領域5はドーピング濃度の異なった分布をここで
も局部的に生ぜしめている。これによって同様に電界の
電気力線の不均一な分布が生ずる。フローティング領域
5は図3においても同様に短絡として作用し、これによ
って降伏はアノード区域6とフローティング領域5との
間の近いところで優先的に起こる。
FCIダイオードの第3の実施形態を示す。図1、図3
に対応する同一の要素には同一の参照符号が付されてい
る。
たFCIダイオードの発展例である。この場合、n+ ド
ープされたフローティング領域5はもはやアノード区域
6から離間していない。寧ろフローティング領域5は一
部分がアノード区域6に接している。従って、フローテ
ィング領域5とアノード区域6との間のpn接合4のと
ころで優先的に降伏が生ずる。さらに、図4に示された
FCIダイオードはアノード区域6内に溝9を有してい
る。この溝9の表面にはアノード電極8が配置されてい
る。
際特に有利である。この場合、溝9の異方性エッチング
後アノード区域6がマスクされた拡散によって作られ
る。溝の表面は次に大面積に亘って通常の金属膜によっ
て覆われる。この金属膜はその場合アノード電極8にな
る。
ング領域5は内部区域2より非常に高くドープされてい
る。一般にフローティング領域5は少なくとも1016c
m-3のドーピング濃度を有する。それに対して、内部区
域2は少なくとも1015cm-3のドーピング濃度を有す
る。
ング濃度を有するので、その電位に関しては短絡として
作用する。これに基づいて、フローティング領域5を、
非常に高くドープされたシリコンを用いる代わりに、他
の良導電性材料、例えばポリシリコン、金属ケイ化物又
は金属で代用することも考えられる。
れぞれ1つのフローティング領域5しか示されていな
い。当然のことながら複数のフローティング領域5をパ
ワー半導体デバイス内に設けることもできる。
FCIダイオードの第4の実施形態を示す。上述の図面
に対応する同一の要素には同一の参照符号が付されてい
る。
ローティング領域5を備えていない幾何学的に結合され
たFCIダイオードを示す。フローティング領域5の機
能はここではアノード区域6の形成によって代用されて
いる。アノード区域6はここでは半導体基体1内へ栓状
に突入した領域を有している。半導体基体1内に栓状に
突入するこの領域によって、アノード区域6と内部区域
2との間のpn接合4の境界面に強い湾曲部が作られ
る。この湾曲部は図1、図3及び図4の例と同じように
高電界区域と低電界区域との局部的な分離を生ぜしめ
る。電界の降伏はここではpn接合の強い湾曲部の範囲
で優先的に起こる。一般にこの降伏はアノード区域6の
栓状領域の先端のところで起こる。
有利である溝9が設けられている。この溝9によって特
にアノード区域6の栓状範囲を簡単に製造することがで
きる。その場合、図4の例と同じように最初に溝9が異
方性エッチングされる。次にアノード区域の栓状範囲を
例えばマスクされない拡散によって作成ることができ
る。
ードの図1の発展例を示す。上述の図面に対応する同一
の要素には同一の参照符号が付されている。
ド側でカソード電極7とカソード区域3との間に別のp
+ ドープされた区域10が設けられることによって図6
に発展している。図1における半導体基体1内へ補助区
域10を追加することによって、補助pn接合12が作
られる。このようにして2つの逆向きでかつ直列に接続
されたダイオードから成るモノリシックに集積された半
導体デバイスを製造することができる。
内に補助区域10を追加することによって補助pn接合
12を作る際、新たに作られる当該pn接合12のダイ
オードがFCIダイオードに逆向きかつ直列に接続され
ように注意しなければならない。さらに、補助pn接合
12の降伏電圧は順方向の電流の流れを阻止するために
十分高く設定されるように注意しなければならない。こ
のような理由からこの例ではカソード区域3は別の区域
10より低くドープされている。最後に、この別の区域
10に接するカソード区域3を十分幅広く設計し、それ
によりカソード区域3に“パンチスルー”が生じないよ
うに注意しなければならない。この場合pn接合4の阻
止作用は無効にされる。
側でアノード区域6とアノード電極8との間に配置する
ことも考えられる。アノード側補助区域はこの場合n+
ドープされなければならず、アノード区域6は十分幅広
く設計されなければならない。
現するための補助pn接合は当然のことながら別の区域
10の代わりにアノード側又はカソード側のショットキ
ーコンタクトによっても作ることができる。
I−PTダイオードを有利に適用したFCIハイブリッ
ドダイオードの回路図を示す。アノード端子Aとカソー
ド端子Kとの間にはダイオードD2 とダイオードDFCI
とから成る並列回路が存在している。ダイオードD2 は
良好な導通特性に最適なパワーダイオードである。ダイ
オードDFCI は電圧制限器の機能を持ち、阻止動作時の
みに有効になる。導通動作ではダイオードDFCI は直列
及び逆向きに接続されたダイオードD1 によって阻止さ
れる。それゆえ、導通動作時にはダイオードD2 が関連
し、阻止動作時にはダイオードDFCI が関連する。
ックに集積された半導体デバイスとして実現することが
できる。勿論、デバイスのディスクリートな実現も考え
られる。モノリシックに集積された装置の利点は特に回
路損失を低減させることのできるインダクタンスの少な
い構成にある。
ET、IGBT、GTO、サイリスタ、MCT等のスイ
ッチオフ可能なパワー半導体デバイスに並列接続の形で
フリーホイーリングダイオード又は電圧制限器としてC
I−PTダイオードを使用することは特に有利である。
その場合、モノリシックな集積ならびにハイブリッド又
はディスクリートな構成を考えることができる。
るFCIダイオードがリード構造を持つ単純なダイオー
ドとしても実施することができる点である。このことは
従来可能ではなかった。というのは、この種のリードダ
イオードはその降伏電圧が非常に強い温度依存性を有す
るからである。降伏電圧の強い温度依存性の理由は衝突
電離の温度依存性にある。なお、この衝突電離は電圧降
伏時に高電界区域の内部に発生し、この高電界区域の一
定の空間電荷に基づいて、励起され明らかに幅広く設計
された低電界区域の電界強さ、従ってダイオードの降伏
電圧に特に強く作用する。空間電荷結合のこの問題を回
避するために、今までは、高電界区域及び低電界区域の
電界強さが一定の空間電荷によって結合されるのではな
く、“パンチスルー”効果の利用もしくは上述のような
幾何学効果によって結合されるという極めて複雑な構造
が提案されていた。
ダイオードをn+ ドープされたカソード区域3内のドー
ピング濃度によって実現することができる。それゆえ、
カソード区域3のドーピング濃度の大きさによって、小
パワーダイオードと同じようにpドープされたアノード
区域6とnドープされたカソード区域3との間のpn接
合におけるトンネル効果を助成することができる。
を自由に使えるので、カソード区域3内のドーピング濃
度の高さによって、リードダイオードとして実施された
FCIダイオードの降伏電圧の温度係数はほぼ任意に設
定することができる。従って、例えばカソード区域3内
のドーピング濃度が約1017cm-3である場合、リード
ダイオードとして実施され小さい正の温度係数を持つF
ICダイオードの降伏電圧を設定し得ることを期待でき
る。それによって、電流線条化を防止することができ、
確実な動作を保証することができる。しかしながら、こ
のための前提条件はアノード区域6をカソード区域3に
比べて明らかに高くドープすることである。
単なやり方で、リードダイオードの非常に簡単な構造の
FCIダイオードを実施することができる。降伏電圧の
温度依存性は任意に設定することができ、それゆえ補償
することもできる。
の実施形態を示す横断面図であ。
従来のPINダイオードの半導体基体の横断面図であ
る。
の実施形態を示す横断面図である。
の実施形態を示す横断面図である。
の実施形態を示す横断面図である。
図1の幾何学的に結合されたFCIダイオードの半導体
基体の横断面図である。
用途としてのFCIハイブリッドダイオードの回路図で
ある。
Claims (14)
- 【請求項1】 第1導電形の内部区域(2)と、この内
部区域(2)に続き内部区域(2)内より高いドーピン
グ濃度を持つ第1導電形のカソード区域(3)と、内部
区域(2)に続き内部区域(2)内より高いドーピング
濃度を持つ第2導電形のアノード区域(6)とを備えた
半導体基体(1)から構成されたパワーダイオードにお
いて、内部区域(2)とアノード区域(6)との間の境
界面(4)は少なくとも一部分が湾曲し、及び/又は内
部区域(2)内に少なくとも1つの第1導電形のフロー
ティング領域(5)が設けられていることを特徴とする
パワーダイオード。 - 【請求項2】 フローティング領域(5)内のドーピン
グ濃度は内部区域(2)のドーピング濃度より高いこと
を特徴とする請求項1記載のパワーダイオード。 - 【請求項3】 フローティング領域(5)は内部区域
(2)のアノード側領域(2´)内に存在していること
を特徴とする請求項1又は2記載のパワーダイオード。 - 【請求項4】 フローティング領域(5)は少なくとも
一部分がアノード区域(6)に接していることを特徴と
する請求項1又は3記載のパワーダイオード。 - 【請求項5】 内部区域(2)とフローティング領域
(5)との間の別の境界面(4´)は少なくとも一部分
が湾曲していることを特徴とする請求項1又は4記載の
パワーダイオード。 - 【請求項6】 フローティング領域(5)は導電性材料
から構成されていることを特徴とする請求項1乃至5の
いずれか1つに記載のパワーダイオード。 - 【請求項7】 フローティング領域(5)は少なくとも
一部分が高ドープされたポリシリコンから構成されてい
ることを特徴とする請求項6記載のパワーダイオード。 - 【請求項8】 半導体基体(1)内には、パワーダイオ
ードに逆向きでかつ直列に接続されモノリシックに集積
された少なくとも1つの第2ダイオードが設けられてい
ることを特徴とする請求項1乃至7のいずれか1つに記
載のパワーダイオード。 - 【請求項9】 リードダイオード構造を有することを特
徴とする請求項1乃至8のいずれか1つに記載のパワー
ダイオード。 - 【請求項10】 溝(9)がアノード側で半導体基体
(1)内にエッチングされ、その後フローティング領域
(5)及び/又はアノード区域(6)の範囲が湾曲境界
面(4)を持つように拡散及び/又はイオン注入によっ
て設けられることを特徴とする請求項1乃至9のいずれ
か1つに記載のパワーダイオードの製造方法。 - 【請求項11】 請求項1乃至9のいずれか1つに記載
のパワーダイオードを有することを特徴とするハイブリ
ッドダイオード装置。 - 【請求項12】 請求項1乃至9のいずれか1つに記載
のパワーダイオードを有することを特徴とする電圧制限
器。 - 【請求項13】 請求項1乃至9のいずれか1つに記載
のパワーダイオードを有することを特徴とするフリーホ
イーリングダイオード。 - 【請求項14】 パワー半導体デバイスに並列接続され
ることを特徴とする請求項1乃至9のいずれか1つに記
載のパワーダイオード。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19713980A DE19713980C2 (de) | 1997-04-04 | 1997-04-04 | Leistungsdiode, Herstellungsverfahren für diese und Verwendung derselben (FCI-Diode) |
DE19713980.9 | 1997-04-04 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1126779A true JPH1126779A (ja) | 1999-01-29 |
Family
ID=7825471
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10103334A Pending JPH1126779A (ja) | 1997-04-04 | 1998-03-31 | パワーダイオード |
Country Status (4)
Country | Link |
---|---|
US (1) | US6410950B1 (ja) |
EP (1) | EP0869559A3 (ja) |
JP (1) | JPH1126779A (ja) |
DE (1) | DE19713980C2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6410950B1 (en) * | 1997-04-04 | 2002-06-25 | Infineon Technologies Ag | Geometrically coupled field-controlled-injection diode, voltage limiter and freewheeling diode having the geometrically coupled field-controlled-injection diode |
US7091579B2 (en) | 2002-02-20 | 2006-08-15 | Fuji Electric Co., Ltd. | Power semiconductor rectifier having broad buffer structure and method of manufacturing thereof |
US7102207B2 (en) | 2002-12-03 | 2006-09-05 | Kabushiki Kaisha Toshiba | Semiconductor device having rectifying action |
WO2009022592A1 (ja) * | 2007-08-13 | 2009-02-19 | The Kansai Electric Power Co., Inc. | ソフトリカバリーダイオード |
US7518197B2 (en) | 2005-05-23 | 2009-04-14 | Kabushiki Kaisha Toshiba | Power semiconductor device |
DE102008024464A1 (de) | 2007-09-20 | 2009-04-23 | Mitsubishi Electric Corp. | Halbleitervorrichtung |
US7728409B2 (en) | 2005-11-10 | 2010-06-01 | Fuji Electric Device Technology Co., Ltd. | Semiconductor device and method of manufacturing the same |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10207522B4 (de) | 2001-02-23 | 2018-08-02 | Fuji Electric Co., Ltd. | Halbleiterbauelement und Verfahren zu dessen Herstellung |
US7195965B2 (en) * | 2002-10-25 | 2007-03-27 | Texas Instruments Incorporated | Premature breakdown in submicron device geometries |
JP4204895B2 (ja) * | 2003-05-12 | 2009-01-07 | 三菱電機株式会社 | 半導体装置 |
DE102005011703A1 (de) * | 2004-03-11 | 2005-09-29 | Siced Electronics Development Gmbh & Co. Kg | pn-Diode auf der Basis von Silicumcarbid und Verfahren zu deren Herstellung |
EP2081233A1 (de) * | 2007-12-21 | 2009-07-22 | SEMIKRON Elektronik GmbH & Co. KG | Leistungsdiode mit grabenförmigen Anodenkontaktbereich |
JP2010098189A (ja) * | 2008-10-17 | 2010-04-30 | Toshiba Corp | 半導体装置 |
JP6635900B2 (ja) * | 2016-09-13 | 2020-01-29 | 株式会社東芝 | 半導体装置 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3493821A (en) * | 1967-01-27 | 1970-02-03 | Fairchild Camera Instr Co | Microwave negative resistance avalanche diode |
US4201604A (en) * | 1975-08-13 | 1980-05-06 | Raytheon Company | Process for making a negative resistance diode utilizing spike doping |
JPS5658274A (en) * | 1979-10-17 | 1981-05-21 | Nec Corp | Smiconductor device |
US4656366A (en) * | 1979-12-28 | 1987-04-07 | American Telephone And Telegraph Company At&T Bell Laboratories | Control circuitry using two branch circuits for high voltage solid-state switches |
JPS5728367A (en) * | 1980-07-29 | 1982-02-16 | Nec Corp | Manufacture of semiconductor device |
US5608244A (en) * | 1992-04-28 | 1997-03-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor diode with reduced recovery current |
FR2708145B1 (fr) * | 1993-07-21 | 1995-10-06 | Sgs Thomson Microelectronics | Composant monolithique comprenant une diode de protection en parallèle avec une pluralité de paires de diodes en série. |
JP3400853B2 (ja) * | 1994-04-27 | 2003-04-28 | 三菱電機株式会社 | 半導体装置 |
JP3959125B2 (ja) * | 1994-09-14 | 2007-08-15 | 株式会社東芝 | 半導体装置 |
US5969400A (en) * | 1995-03-15 | 1999-10-19 | Kabushiki Kaisha Toshiba | High withstand voltage semiconductor device |
JP3141769B2 (ja) * | 1996-02-13 | 2001-03-05 | 富士電機株式会社 | 絶縁ゲート型サイリスタ及びその製造方法 |
DE19718432A1 (de) * | 1996-05-09 | 1997-11-13 | Fuji Electric Co Ltd | Thyristor mit isoliertem Gate |
US5977569A (en) * | 1996-09-24 | 1999-11-02 | Allen-Bradley Company, Llc | Bidirectional lateral insulated gate bipolar transistor having increased voltage blocking capability |
US6057184A (en) * | 1997-03-21 | 2000-05-02 | International Business Machines Corporation | Semiconductor device fabrication method using connecting implants |
US5923067A (en) * | 1997-04-04 | 1999-07-13 | International Business Machines Corporation | 3-D CMOS-on-SOI ESD structure and method |
DE19713980C2 (de) * | 1997-04-04 | 1999-03-18 | Siemens Ag | Leistungsdiode, Herstellungsverfahren für diese und Verwendung derselben (FCI-Diode) |
JP3517154B2 (ja) * | 1998-04-30 | 2004-04-05 | 株式会社東芝 | 誘電体分離集積回路 |
-
1997
- 1997-04-04 DE DE19713980A patent/DE19713980C2/de not_active Expired - Fee Related
-
1998
- 1998-03-31 JP JP10103334A patent/JPH1126779A/ja active Pending
- 1998-04-02 EP EP98106092A patent/EP0869559A3/de not_active Withdrawn
- 1998-04-06 US US09/055,794 patent/US6410950B1/en not_active Expired - Lifetime
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6410950B1 (en) * | 1997-04-04 | 2002-06-25 | Infineon Technologies Ag | Geometrically coupled field-controlled-injection diode, voltage limiter and freewheeling diode having the geometrically coupled field-controlled-injection diode |
US7091579B2 (en) | 2002-02-20 | 2006-08-15 | Fuji Electric Co., Ltd. | Power semiconductor rectifier having broad buffer structure and method of manufacturing thereof |
US7358127B2 (en) | 2002-02-20 | 2008-04-15 | Fuji Electric Holdings Co., Ltd. | Power semiconductor rectifier having broad buffer structure and method of manufacturing thereof |
US7102207B2 (en) | 2002-12-03 | 2006-09-05 | Kabushiki Kaisha Toshiba | Semiconductor device having rectifying action |
US7781869B2 (en) | 2002-12-03 | 2010-08-24 | Kabushiki Kaisha Toshiba | Semiconductor device having rectifying action |
US7518197B2 (en) | 2005-05-23 | 2009-04-14 | Kabushiki Kaisha Toshiba | Power semiconductor device |
US7728409B2 (en) | 2005-11-10 | 2010-06-01 | Fuji Electric Device Technology Co., Ltd. | Semiconductor device and method of manufacturing the same |
US8163630B2 (en) | 2005-11-10 | 2012-04-24 | Fuji Electric Co., Ltd. | Method of manufacturing a semiconductor device |
WO2009022592A1 (ja) * | 2007-08-13 | 2009-02-19 | The Kansai Electric Power Co., Inc. | ソフトリカバリーダイオード |
DE102008024464A1 (de) | 2007-09-20 | 2009-04-23 | Mitsubishi Electric Corp. | Halbleitervorrichtung |
DE102008024464B4 (de) * | 2007-09-20 | 2011-02-17 | Mitsubishi Electric Corp. | Halbleitervorrichtung |
US8829519B2 (en) | 2007-09-20 | 2014-09-09 | Mitsubishi Electric Corporation | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
EP0869559A3 (de) | 1999-01-13 |
DE19713980C2 (de) | 1999-03-18 |
DE19713980A1 (de) | 1998-10-08 |
US6410950B1 (en) | 2002-06-25 |
EP0869559A2 (de) | 1998-10-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7696600B2 (en) | IGBT device and related device having robustness under extreme conditions | |
CN110061050B (zh) | 半导体器件和具有势垒区的绝缘栅双极型晶体管 | |
JP4843253B2 (ja) | 電力用半導体装置 | |
US9064923B2 (en) | Bipolar semiconductor component with a fully depletable channel zone | |
US7808014B2 (en) | Semiconductor device having insulated gate bipolar transistor | |
US7301178B2 (en) | Pressed-contact type semiconductor device | |
JPH1126779A (ja) | パワーダイオード | |
JP6441192B2 (ja) | 半導体装置 | |
JP3833387B2 (ja) | パワーダイオード | |
US5936267A (en) | Insulated gate thyristor | |
US11967638B2 (en) | Segmented power diode structure with improved reverse recovery | |
CN111092114A (zh) | 半导体装置及半导体装置的制造方法 | |
US20030071305A1 (en) | Insulated gate semiconductor device | |
CN111916489A (zh) | 功率半导体器件和方法 | |
JPH03225960A (ja) | 半導体デバイス | |
JP4783551B2 (ja) | スイッチング素子と縁部素子とを備えた半導体装置 | |
JP3409503B2 (ja) | ダイオード及びダイオードの駆動方法並びに半導体回路 | |
CN113451387B (zh) | 用于过压击穿功能的缓冲区变掺杂结构及半导体器件 | |
JP4687385B2 (ja) | 電力変換装置 | |
US6388306B1 (en) | Semiconductor device with rapid reverse recovery characteristic | |
CN112310191A (zh) | 半导体装置 | |
JP2017157673A (ja) | 半導体装置 | |
KR102646517B1 (ko) | 다중 전계 완화 구조를 갖는 전력 반도체 소자 | |
JP3214236B2 (ja) | 半導体装置及び電力変換装置 | |
JPH06291320A (ja) | 絶縁ゲート型バイポーラトランジスタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050328 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050328 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060412 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070927 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080410 |