JP2001036078A - Ｍｏｓ型トランジスタ及びその製造方法 - Google Patents
Ｍｏｓ型トランジスタ及びその製造方法Info
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- JP2001036078A JP2001036078A JP11207898A JP20789899A JP2001036078A JP 2001036078 A JP2001036078 A JP 2001036078A JP 11207898 A JP11207898 A JP 11207898A JP 20789899 A JP20789899 A JP 20789899A JP 2001036078 A JP2001036078 A JP 2001036078A
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- gate oxide
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- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
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Abstract
(57)【要約】
【課題】ゲート酸化膜の結晶性に関る欠陥が主原因の特
性不安定性をなくす高品質のゲート酸化膜を有するＭＯ
Ｓ型トランジスタ及びその製造方法を提供する。 【解決手段】素子分離酸化膜１２に囲まれた単結晶Ｓｉ
の基板１１上における所定のチャネル領域１３上には組
み合わせ構成のゲート酸化膜１４を介してゲート電極１
５が形成され、その両側の基板１１上にはチャネル領域
１３を隔ててソース／ドレイン拡散層１６が形成されて
いる。ゲート酸化膜１４は熱酸化膜１４１，１４３とＣ
ＶＤ酸化膜１４２の組み合わせで構成されている。熱酸
化膜１４１、続いてＣＶＤ酸化膜１４２の生成後、Ｎ2
雰囲気でアニール処理を行う。さらに、水蒸気雰囲気で
熱酸化を行って熱酸化膜１４３を形成し、再びＮ2 雰囲
気でアニール処理を行う。
性不安定性をなくす高品質のゲート酸化膜を有するＭＯ
Ｓ型トランジスタ及びその製造方法を提供する。 【解決手段】素子分離酸化膜１２に囲まれた単結晶Ｓｉ
の基板１１上における所定のチャネル領域１３上には組
み合わせ構成のゲート酸化膜１４を介してゲート電極１
５が形成され、その両側の基板１１上にはチャネル領域
１３を隔ててソース／ドレイン拡散層１６が形成されて
いる。ゲート酸化膜１４は熱酸化膜１４１，１４３とＣ
ＶＤ酸化膜１４２の組み合わせで構成されている。熱酸
化膜１４１、続いてＣＶＤ酸化膜１４２の生成後、Ｎ2
雰囲気でアニール処理を行う。さらに、水蒸気雰囲気で
熱酸化を行って熱酸化膜１４３を形成し、再びＮ2 雰囲
気でアニール処理を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、微細化された絶縁
ゲート型のトランジスタを含む半導体装置に係り、特に
ゲート酸化膜の改良を伴なうＭＯＳ（Metal Oxide Semi
conductor）型トランジスタ及びその製造方法に関す
る。
ゲート型のトランジスタを含む半導体装置に係り、特に
ゲート酸化膜の改良を伴なうＭＯＳ（Metal Oxide Semi
conductor）型トランジスタ及びその製造方法に関す
る。
【０００２】
【従来の技術】半導体集積回路の大規模集積化、縮小化
が進み、かつ低電源電圧−昇圧電圧動作が要求される。
これに伴ない、ＭＯＳ型トランジスタのゲート酸化膜
は、高耐圧性を維持しつつ薄膜化される必要がある。そ
のためには、ゲート酸化膜の結晶性を損なう欠陥があっ
てはならない。
が進み、かつ低電源電圧−昇圧電圧動作が要求される。
これに伴ない、ＭＯＳ型トランジスタのゲート酸化膜
は、高耐圧性を維持しつつ薄膜化される必要がある。そ
のためには、ゲート酸化膜の結晶性を損なう欠陥があっ
てはならない。
【０００３】従来のＭＯＳＦＥＴ（ＭＯＳ型電界効果ト
ランジスタ）について、その製造方法を説明する。Ｓｉ
基板上において、素子分離絶縁膜に囲まれた基板の所定
領域にチャネルイオン注入を行う。その後、ゲート酸化
膜を形成する。このゲート酸化膜は８５０℃〜１０００
℃程度の水蒸気雰囲気でＳｉ基板表面を熱酸化し、その
後、Ｎ2 雰囲気中でアニール処理することにより形成し
ていた。このアニール処理で熱酸化膜の結晶性を良好に
する。
ランジスタ）について、その製造方法を説明する。Ｓｉ
基板上において、素子分離絶縁膜に囲まれた基板の所定
領域にチャネルイオン注入を行う。その後、ゲート酸化
膜を形成する。このゲート酸化膜は８５０℃〜１０００
℃程度の水蒸気雰囲気でＳｉ基板表面を熱酸化し、その
後、Ｎ2 雰囲気中でアニール処理することにより形成し
ていた。このアニール処理で熱酸化膜の結晶性を良好に
する。
【０００４】次に、ゲート酸化膜上に周知のリソグラフ
ィ技術及びエッチング技術を用いて所定のゲート電極を
パターニングする。その後、ソース／ドレイン拡散層を
形成し、ゲート電極を覆う層間絶縁膜を堆積する。平坦
化された層間絶縁膜の所定領域にソース／ドレイン拡散
層の基板表面を露出させるコンタクトホールを形成し、
ソース／ドレインの電極を形成する。
ィ技術及びエッチング技術を用いて所定のゲート電極を
パターニングする。その後、ソース／ドレイン拡散層を
形成し、ゲート電極を覆う層間絶縁膜を堆積する。平坦
化された層間絶縁膜の所定領域にソース／ドレイン拡散
層の基板表面を露出させるコンタクトホールを形成し、
ソース／ドレインの電極を形成する。
【０００５】
【発明が解決しようとする課題】上記のような、ＭＯＳ
ＦＥＴのゲート酸化膜では、結晶性に関る欠陥の根本的
な解消策とはならない。一般に、Ｓｉ単結晶基板を熱酸
化してゲート酸化膜を形成する場合、必ずＳｉ単結晶中
にある結晶欠陥がゲート酸化膜中に取り込まれるからで
ある。
ＦＥＴのゲート酸化膜では、結晶性に関る欠陥の根本的
な解消策とはならない。一般に、Ｓｉ単結晶基板を熱酸
化してゲート酸化膜を形成する場合、必ずＳｉ単結晶中
にある結晶欠陥がゲート酸化膜中に取り込まれるからで
ある。
【０００６】図４は従来のＭＯＳＦＥＴのゲート酸化膜
とＳｉ単結晶基板の概略を示す断面図である。Ｓｉ単結
晶基板４１中、表面付近に結晶欠陥ＤＦ１がある。この
Ｓｉ単結晶基板４１を熱酸化しゲート酸化膜４２を形成
する。結晶欠陥ＤＦ１のいくつかはゲート酸化膜４２内
に取りこまれ、ゲート酸化膜４２中の欠陥ＤＦ２とな
る。
とＳｉ単結晶基板の概略を示す断面図である。Ｓｉ単結
晶基板４１中、表面付近に結晶欠陥ＤＦ１がある。この
Ｓｉ単結晶基板４１を熱酸化しゲート酸化膜４２を形成
する。結晶欠陥ＤＦ１のいくつかはゲート酸化膜４２内
に取りこまれ、ゲート酸化膜４２中の欠陥ＤＦ２とな
る。
【０００７】このような欠陥ＤＦ２を含むゲート酸化膜
４２上にゲート電極（図示せず）を形成してトランジス
タ素子（図示せず）を構成すると、欠陥ＤＦ１に沿った
微小電流のリークによるトランジスタ素子の誤動作が懸
念される。つまり、そのトランジスタ素子は、ゲート酸
化膜４２の適性膜厚の設定から大きくずれ、所望の特性
が得られなくなってしまう。また、この欠陥ＤＦ２が原
因によって、長時間高電圧で使用後に突然ゲート酸化膜
が破壊し、素子動作不能に陥る恐れもある。
４２上にゲート電極（図示せず）を形成してトランジス
タ素子（図示せず）を構成すると、欠陥ＤＦ１に沿った
微小電流のリークによるトランジスタ素子の誤動作が懸
念される。つまり、そのトランジスタ素子は、ゲート酸
化膜４２の適性膜厚の設定から大きくずれ、所望の特性
が得られなくなってしまう。また、この欠陥ＤＦ２が原
因によって、長時間高電圧で使用後に突然ゲート酸化膜
が破壊し、素子動作不能に陥る恐れもある。
【０００８】本発明は上記事情を考慮してなされたもの
で、その課題は、ゲート酸化膜の結晶性に関る欠陥を主
な原因とした素子特性の不安定性を解消する高品質のゲ
ート酸化膜を有するＭＯＳ型トランジスタ及びその製造
方法を提供することにある。
で、その課題は、ゲート酸化膜の結晶性に関る欠陥を主
な原因とした素子特性の不安定性を解消する高品質のゲ
ート酸化膜を有するＭＯＳ型トランジスタ及びその製造
方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明のＭＯＳ型トラン
ジスタは、半導体部材に形成された所定のチャネル領域
と、前記チャネル領域を隔てて半導体部材に形成された
ソース／ドレイン領域と、前記チャネル領域に前記ソー
ス／ドレイン領域とのチャネルを形成するための電圧が
与えられるゲート電極と、前記ゲート電極と前記チャネ
ル領域の間に形成されたゲート酸化膜とを具備し、前記
ゲート酸化膜は、熱酸化膜とＣＶＤ酸化膜との組み合わ
せで構成されることを特徴とする。
ジスタは、半導体部材に形成された所定のチャネル領域
と、前記チャネル領域を隔てて半導体部材に形成された
ソース／ドレイン領域と、前記チャネル領域に前記ソー
ス／ドレイン領域とのチャネルを形成するための電圧が
与えられるゲート電極と、前記ゲート電極と前記チャネ
ル領域の間に形成されたゲート酸化膜とを具備し、前記
ゲート酸化膜は、熱酸化膜とＣＶＤ酸化膜との組み合わ
せで構成されることを特徴とする。
【００１０】本発明のＭＯＳ型トランジスタの製造方法
は、半導体部材に形成されたソース／ドレイン領域を導
通させるチャネル領域とゲート電極との間に設けられる
ゲート酸化膜に関し、６００℃以上９００℃以下の条件
下でのＣＶＤ酸化膜を形成する工程と、前記ＣＶＤ膜形
成後に行う、このＣＶＤ酸化膜形成時よりも高温のアニ
ール処理工程と、水蒸気雰囲気で熱酸化膜を形成する工
程とを具備したことを特徴とする。
は、半導体部材に形成されたソース／ドレイン領域を導
通させるチャネル領域とゲート電極との間に設けられる
ゲート酸化膜に関し、６００℃以上９００℃以下の条件
下でのＣＶＤ酸化膜を形成する工程と、前記ＣＶＤ膜形
成後に行う、このＣＶＤ酸化膜形成時よりも高温のアニ
ール処理工程と、水蒸気雰囲気で熱酸化膜を形成する工
程とを具備したことを特徴とする。
【００１１】本発明によれば、熱酸化膜に結晶性に関る
欠陥が発生することになっても、熱酸化膜はＣＶＤ酸化
膜に対して膜厚が薄く耐圧低下しにくい。また、ＣＶＤ
酸化膜形成後の高温のアニール処理工程と、水蒸気雰囲
気による熱酸化膜の形成により、ＣＶＤ酸化膜を高品質
化する。
欠陥が発生することになっても、熱酸化膜はＣＶＤ酸化
膜に対して膜厚が薄く耐圧低下しにくい。また、ＣＶＤ
酸化膜形成後の高温のアニール処理工程と、水蒸気雰囲
気による熱酸化膜の形成により、ＣＶＤ酸化膜を高品質
化する。
【００１２】
【発明の実施の形態】図１は、本発明の第１の実施形態
に係るＭＯＳＦＥＴの要部の構成を示す断面図である。
単結晶Ｓｉの基板１１（例えばＰ型基板）上にＬＯＣＯ
Ｓ酸化膜（選択酸化による酸化膜）で構成される素子分
離酸化膜１２が形成されている。素子分離酸化膜１２に
囲まれた基板１１上における所定のチャネル領域１３上
には組み合わせ構成のゲート酸化膜１４を介してゲート
電極１５が形成されている。ゲート電極１５両側の基板
１１上にはチャネル領域１３を隔ててソース／ドレイン
拡散層１６（例えばＮ型の不純物拡散層）が形成されて
いる。また、反転防止層１７（例えばＰ型の不純物拡散
層）が素子分離酸化膜１２下に形成されている。
に係るＭＯＳＦＥＴの要部の構成を示す断面図である。
単結晶Ｓｉの基板１１（例えばＰ型基板）上にＬＯＣＯ
Ｓ酸化膜（選択酸化による酸化膜）で構成される素子分
離酸化膜１２が形成されている。素子分離酸化膜１２に
囲まれた基板１１上における所定のチャネル領域１３上
には組み合わせ構成のゲート酸化膜１４を介してゲート
電極１５が形成されている。ゲート電極１５両側の基板
１１上にはチャネル領域１３を隔ててソース／ドレイン
拡散層１６（例えばＮ型の不純物拡散層）が形成されて
いる。また、反転防止層１７（例えばＰ型の不純物拡散
層）が素子分離酸化膜１２下に形成されている。
【００１３】この実施形態では、ゲート酸化膜１４は、
熱酸化膜１４１，１４３とＣＶＤ酸化膜１４２の組み合
わせで構成されている。このようなゲート酸化膜１４の
製法について以下説明する。
熱酸化膜１４１，１４３とＣＶＤ酸化膜１４２の組み合
わせで構成されている。このようなゲート酸化膜１４の
製法について以下説明する。
【００１４】まず、素子分離酸化膜１２に囲まれた基板
１１上に周知の熱酸化法により、熱酸化膜１４１を形成
する。熱酸化膜１４１は例えば、ＨＣｌガスを数％混入
したＯ2 雰囲気中で１０００℃以上（１２００℃以下）
で、所定時間加熱することにより形成する。
１１上に周知の熱酸化法により、熱酸化膜１４１を形成
する。熱酸化膜１４１は例えば、ＨＣｌガスを数％混入
したＯ2 雰囲気中で１０００℃以上（１２００℃以下）
で、所定時間加熱することにより形成する。
【００１５】次に、熱酸化膜１４１上にＣＶＤ酸化膜１
４２を形成する。ＣＶＤ酸化膜１４２は、ＴＥＯＳ（Te
tra Ethyl Orthosilicate）二酸化シリコン膜であり、
有機系シランガス（Ｓｉ（Ｃ2 Ｈ5 ）4 Ｏ4 ）を６００
℃以上９００℃以下の高温で熱分解して生成する。また
は、ＳｉＨ4 ＋Ｎ2 Ｏの反応ガスを用いて６００℃以上
９００℃以下の条件下で形成した二酸化シリコン膜でも
よい。
４２を形成する。ＣＶＤ酸化膜１４２は、ＴＥＯＳ（Te
tra Ethyl Orthosilicate）二酸化シリコン膜であり、
有機系シランガス（Ｓｉ（Ｃ2 Ｈ5 ）4 Ｏ4 ）を６００
℃以上９００℃以下の高温で熱分解して生成する。また
は、ＳｉＨ4 ＋Ｎ2 Ｏの反応ガスを用いて６００℃以上
９００℃以下の条件下で形成した二酸化シリコン膜でも
よい。
【００１６】その後、Ｎ2 雰囲気で略１０００℃、２０
分程度のアニール処理を行う。さらに、水蒸気雰囲気で
熱酸化を行って熱酸化膜１４３を形成し、再びＮ2 雰囲
気で略１０００℃、２０分程度のアニール処理を行う。
分程度のアニール処理を行う。さらに、水蒸気雰囲気で
熱酸化を行って熱酸化膜１４３を形成し、再びＮ2 雰囲
気で略１０００℃、２０分程度のアニール処理を行う。
【００１７】図２は、図１のゲート酸化膜１４を拡大し
た概略を示す断面図である。ゲート酸化膜１４の膜厚調
整は、ＣＶＤ酸化膜１４２とその後に熱酸化を行ったと
きにできる熱酸化膜１４３の膜厚で調整できる。実質的
に１０ｎｍ〜数百ｎｍの広い範囲のゲート酸化膜の形成
に対応できる。
た概略を示す断面図である。ゲート酸化膜１４の膜厚調
整は、ＣＶＤ酸化膜１４２とその後に熱酸化を行ったと
きにできる熱酸化膜１４３の膜厚で調整できる。実質的
に１０ｎｍ〜数百ｎｍの広い範囲のゲート酸化膜の形成
に対応できる。
【００１８】図２において、最初の熱酸化膜１４１ある
いはその後の熱酸化膜１４３形成時にＳｉ基板１１中の
結晶欠陥ＤＦ１がゲート酸化膜１４中に入り込んで欠陥
ＤＦ２が発生することになっても、熱酸化膜１４１及び
１４３自体の膜厚がＣＶＤ酸化膜１４２より薄いので、
耐圧低下はほとんどみられない。
いはその後の熱酸化膜１４３形成時にＳｉ基板１１中の
結晶欠陥ＤＦ１がゲート酸化膜１４中に入り込んで欠陥
ＤＦ２が発生することになっても、熱酸化膜１４１及び
１４３自体の膜厚がＣＶＤ酸化膜１４２より薄いので、
耐圧低下はほとんどみられない。
【００１９】また、アニール処理してもＣＶＤ酸化膜１
４２中には僅かな欠陥ＤＦ３が存在すると考えられる。
しかし、この欠陥ＤＦ３が熱酸化膜中の欠陥ＤＦ２と隣
接する確立はゼロに近く、無視できる。従って、例えば
長時間高電圧を印加してもゲート酸化膜が破壊されにく
い。
４２中には僅かな欠陥ＤＦ３が存在すると考えられる。
しかし、この欠陥ＤＦ３が熱酸化膜中の欠陥ＤＦ２と隣
接する確立はゼロに近く、無視できる。従って、例えば
長時間高電圧を印加してもゲート酸化膜が破壊されにく
い。
【００２０】上記実施形態によれば、本来熱酸化膜に比
べて組成の粗いＣＶＤ酸化膜もアニール処理と水蒸気酸
化を経て高品質化できる。これにより、比較的薄い熱酸
化膜と比較的厚いＣＶＤ酸化膜との組み合わせで構成さ
れる高品質のゲート酸化膜が形成できる。
べて組成の粗いＣＶＤ酸化膜もアニール処理と水蒸気酸
化を経て高品質化できる。これにより、比較的薄い熱酸
化膜と比較的厚いＣＶＤ酸化膜との組み合わせで構成さ
れる高品質のゲート酸化膜が形成できる。
【００２１】なお、本発明に係るゲート酸化膜は上記説
明した単結晶Ｓｉ基板上に構成されるＭＯＳＦＥＴに限
らず、多結晶ＳｉやアモルファスＳｉをバルクとして用
いるＴＦＴ（Thin Film Transistor）のゲート酸化膜の
構成にも応用できる。
明した単結晶Ｓｉ基板上に構成されるＭＯＳＦＥＴに限
らず、多結晶ＳｉやアモルファスＳｉをバルクとして用
いるＴＦＴ（Thin Film Transistor）のゲート酸化膜の
構成にも応用できる。
【００２２】図３は、本発明の第２の実施形態に係る多
結晶シリコンＴＦＴの要部構成を示す断面図である。絶
縁基板３１上に例えばＰ型不純物がドープされた多結晶
Ｓｉの活性層３２が形成され、活性層３２の所定領域に
Ｎ型のソース／ドレイン領域３３が形成されている。ソ
ース／ドレイン領域３３の間のチャネル領域上にはゲー
ト酸化膜３４を介してゲート電極３５が形成されてい
る。
結晶シリコンＴＦＴの要部構成を示す断面図である。絶
縁基板３１上に例えばＰ型不純物がドープされた多結晶
Ｓｉの活性層３２が形成され、活性層３２の所定領域に
Ｎ型のソース／ドレイン領域３３が形成されている。ソ
ース／ドレイン領域３３の間のチャネル領域上にはゲー
ト酸化膜３４を介してゲート電極３５が形成されてい
る。
【００２３】上記ゲート酸化膜３４に関し、上記第１の
実施形態と同様に、熱酸化膜３４１，３４３とＣＶＤ酸
化膜３４２の組み合わせで構成されている。すなわち、
上述のように、熱酸化膜３４１は最初に形成する周知の
熱酸化法で形成したものであり、ＣＶＤ酸化膜３４２は
ＴＥＯＳ熱分解によるＳｉＯ2 膜でその後、形成時より
高温のアニール処理工程を経る。また、熱酸化膜３４３
は水蒸気による熱酸化により形成される。その後、ゲー
ト酸化膜３４は再びアニール処理工程を経て完成する。
実施形態と同様に、熱酸化膜３４１，３４３とＣＶＤ酸
化膜３４２の組み合わせで構成されている。すなわち、
上述のように、熱酸化膜３４１は最初に形成する周知の
熱酸化法で形成したものであり、ＣＶＤ酸化膜３４２は
ＴＥＯＳ熱分解によるＳｉＯ2 膜でその後、形成時より
高温のアニール処理工程を経る。また、熱酸化膜３４３
は水蒸気による熱酸化により形成される。その後、ゲー
ト酸化膜３４は再びアニール処理工程を経て完成する。
【００２４】なお、活性層３２を構成する多結晶Ｓｉ
は、アモルファスＳｉで構成してもよい。このようなＴ
ＦＴを構成する実施形態においても、ＴＦＴのゲート酸
化膜として高品質が得られ、高信頼性の半導体製品の実
現が期待できる。
は、アモルファスＳｉで構成してもよい。このようなＴ
ＦＴを構成する実施形態においても、ＴＦＴのゲート酸
化膜として高品質が得られ、高信頼性の半導体製品の実
現が期待できる。
【００２５】以上各実施形態によれば、高温で形成した
ＣＶＤ酸化膜を、アニール処理工程と水蒸気雰囲気によ
る熱酸化処理を経て高品質化をする。この結果、熱酸化
膜に結晶性に関る欠陥が発生することになっても、熱酸
化膜はＣＶＤ酸化膜に対して膜厚が薄く耐圧低下はほと
んどない。これにより、期待どおりのＭＯＳＦＥＴの特
性、ＴＦＴの特性が高信頼性を伴って得られる。
ＣＶＤ酸化膜を、アニール処理工程と水蒸気雰囲気によ
る熱酸化処理を経て高品質化をする。この結果、熱酸化
膜に結晶性に関る欠陥が発生することになっても、熱酸
化膜はＣＶＤ酸化膜に対して膜厚が薄く耐圧低下はほと
んどない。これにより、期待どおりのＭＯＳＦＥＴの特
性、ＴＦＴの特性が高信頼性を伴って得られる。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
熱酸化膜での欠陥の発生の影響を無視できるＣＶＤ酸化
膜の高品質化の組み合わせ形成によって、ゲート酸化膜
が高品質化される。これにより、ＭＯＳ型トランジスタ
の耐圧低下の防止、特性の安定性が得られる。この結
果、ゲート酸化膜の結晶性に関る欠陥を主な原因とした
素子特性の不安定性を解消する高品質のゲート酸化膜を
有するＭＯＳ型トランジスタ及びその製造方法を提供す
ることができる。
熱酸化膜での欠陥の発生の影響を無視できるＣＶＤ酸化
膜の高品質化の組み合わせ形成によって、ゲート酸化膜
が高品質化される。これにより、ＭＯＳ型トランジスタ
の耐圧低下の防止、特性の安定性が得られる。この結
果、ゲート酸化膜の結晶性に関る欠陥を主な原因とした
素子特性の不安定性を解消する高品質のゲート酸化膜を
有するＭＯＳ型トランジスタ及びその製造方法を提供す
ることができる。
【図１】本発明の第１の実施形態に係るＭＯＳＦＥＴの
要部の構成を示す断面図である。
要部の構成を示す断面図である。
【図２】図１の構成におけるゲート酸化膜を拡大した概
略を示す断面図である。
略を示す断面図である。
【図３】本発明の第２の実施形態に係る多結晶シリコン
ＴＦＴの要部構成を示す断面図である。
ＴＦＴの要部構成を示す断面図である。
【図４】従来のＭＯＳＦＥＴのゲート酸化膜とＳｉ単結
晶基板の概略を示す断面図である。
晶基板の概略を示す断面図である。
１１…Ｓｉ基板、１２…素子分離絶縁膜、１３…チャネ
ル領域、１４，３４…ゲート酸化膜、１４１，１４３，
３４１，３４３…熱酸化膜、１４２，３４２…ＣＶＤ酸
化膜、１５，３５…ゲート電極、１６，３３…ソース／
ドレイン拡散層、１７…反転防止層、３１…絶縁基板、
３２…活性層。
ル領域、１４，３４…ゲート酸化膜、１４１，１４３，
３４１，３４３…熱酸化膜、１４２，３４２…ＣＶＤ酸
化膜、１５，３５…ゲート電極、１６，３３…ソース／
ドレイン拡散層、１７…反転防止層、３１…絶縁基板、
３２…活性層。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１７Ｖ 21/336 Ｆターム(参考） 5F040 DA14 DA19 DC08 DC09 EB12 ED01 EK01 EK02 5F058 BA01 BD01 BD04 BF23 BF25 BF29 BF56 BF62 BF68 BH01 BH04 BJ01 BJ10 5F110 AA12 AA26 BB04 CC02 FF02 FF09 FF23 FF29 FF36 GG02 GG13 GG15
Claims (7)
- 【請求項１】 半導体部材に形成された所定のチャネル
領域と、 前記チャネル領域を隔てて半導体部材に形成されたソー
ス／ドレイン領域と、 前記チャネル領域に前記ソース／ドレイン領域とのチャ
ネルを形成するための電圧が与えられるゲート電極と、 前記ゲート電極と前記チャネル領域の間に形成されたゲ
ート酸化膜と、を具備し、 前記ゲート酸化膜は、少なくとも熱酸化膜上にＣＶＤ酸
化膜が形成された組み合わせで構成されることを特徴と
するＭＯＳ型トランジスタ。 - 【請求項２】 前記熱酸化膜は少なくとも２層が積層さ
れた構造からなることを特徴とする請求項１記載のＭＯ
Ｓ型トランジスタ。 - 【請求項３】 前記半導体部材は単結晶Ｓｉ基板である
ことを特徴とする請求項１または２記載のＭＯＳ型トラ
ンジスタ。 - 【請求項４】 前記半導体部材は多結晶Ｓｉでなるバル
クであることを特徴とする請求項１または２記載のＭＯ
Ｓ型トランジスタ。 - 【請求項５】 前記半導体部材はアモルファスＳｉでな
るバルクであることを特徴とする請求項１または２記載
のＭＯＳ型トランジスタ。 - 【請求項６】 半導体部材に形成されたソース／ドレイ
ン領域を導通させるチャネル領域とゲート電極との間に
設けられるゲート酸化膜に関し、 ６００℃以上９００℃以下の条件下でのＣＶＤ酸化膜を
形成する工程と、 前記ＣＶＤ酸化膜形成後に行う、このＣＶＤ酸化膜形成
時よりも高温のアニール処理工程と、 水蒸気雰囲気で熱酸化膜を形成する工程と、を具備した
ことを特徴とするＭＯＳ型トランジスタの製造方法。 - 【請求項７】 前記熱酸化膜を形成する工程は、前記Ｃ
ＶＤ酸化膜形成の前と後にそれぞれ行われることを特徴
とする請求項６記載のＭＯＳ型トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11207898A JP2001036078A (ja) | 1999-07-22 | 1999-07-22 | Ｍｏｓ型トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11207898A JP2001036078A (ja) | 1999-07-22 | 1999-07-22 | Ｍｏｓ型トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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