JP2002365333A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2002365333A JP2002365333A JP2001169387A JP2001169387A JP2002365333A JP 2002365333 A JP2002365333 A JP 2002365333A JP 2001169387 A JP2001169387 A JP 2001169387A JP 2001169387 A JP2001169387 A JP 2001169387A JP 2002365333 A JP2002365333 A JP 2002365333A
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- circuit
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- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】
【課題】テスト時間を短縮でき、テスト容易な半導体集
積回路を提供する。 【解決手段】入力パッド３００と、この入力パッド３０
０から入力されたデータを格納する初段のフリップフロ
ップ３０２と、このフリップフロップ３０２のデータを
入力する内部回路３０３と、入力パッド３００と内部回
路３０３の間に設けられフリップフロップ３０２の出力
を取り込み外部に出力可能なフリップフロップ３１１を
有するＢＳＴ（バウンダリ・スキャン・テスト）回路３
１４とを備えている。セットアップ時間・ホールド時間
のテスト時間を短縮できる。
積回路を提供する。 【解決手段】入力パッド３００と、この入力パッド３０
０から入力されたデータを格納する初段のフリップフロ
ップ３０２と、このフリップフロップ３０２のデータを
入力する内部回路３０３と、入力パッド３００と内部回
路３０３の間に設けられフリップフロップ３０２の出力
を取り込み外部に出力可能なフリップフロップ３１１を
有するＢＳＴ（バウンダリ・スキャン・テスト）回路３
１４とを備えている。セットアップ時間・ホールド時間
のテスト時間を短縮できる。
Description
【０００１】
【発明の属する技術分野】本発明は、セットアップ時間
・ホールド時間及び出力遅延時間をテストすることがで
きる半導体集積回路に関するものである。
・ホールド時間及び出力遅延時間をテストすることがで
きる半導体集積回路に関するものである。
【０００２】
【従来の技術】図７に従来例の回路図を示す。入力パッ
ド100から入力されたデータは、初段のフリップフロッ
プ110に格納され、内部回路112を伝搬し、最終段のフリ
ップフロップ111に格納されてから、出力パッド102へ出
力される。１１３、１１４はバッファ、１３０はクロッ
クパッドである。セットアップ時間・ホールド時間は、
初段のフリップフロップ110に入力パッド100から入力さ
れたデータと、クロック信号101の立ち上がりとの差の
時間で表す。また、セットアップ時間・ホールド時間の
テストは、テスト系によらない実動作パターンを使用
し、実動作パターンの入力タイミングをクロック信号に
対してずらしながら実動作パターンのパス・フェイルか
ら行う。
ド100から入力されたデータは、初段のフリップフロッ
プ110に格納され、内部回路112を伝搬し、最終段のフリ
ップフロップ111に格納されてから、出力パッド102へ出
力される。１１３、１１４はバッファ、１３０はクロッ
クパッドである。セットアップ時間・ホールド時間は、
初段のフリップフロップ110に入力パッド100から入力さ
れたデータと、クロック信号101の立ち上がりとの差の
時間で表す。また、セットアップ時間・ホールド時間の
テストは、テスト系によらない実動作パターンを使用
し、実動作パターンの入力タイミングをクロック信号に
対してずらしながら実動作パターンのパス・フェイルか
ら行う。
【０００３】図８にタイミング図を示す。Ａ〜Ｄはデー
タである。クロックパッド130から入力されたクロック
信号１０１の立ち上がりで入力パッド１００からの例え
ばデータAがフリップフロップ110に格納される。セット
アップ時間・ホールド時間をテストする場合、フリップ
フロップ１１０に入力データが格納できたかどうかを、
数クロック後のフリップフロップ１１１から伝搬した出
力パッド１０２の値と期待値"C"との比較で判定する。
タである。クロックパッド130から入力されたクロック
信号１０１の立ち上がりで入力パッド１００からの例え
ばデータAがフリップフロップ110に格納される。セット
アップ時間・ホールド時間をテストする場合、フリップ
フロップ１１０に入力データが格納できたかどうかを、
数クロック後のフリップフロップ１１１から伝搬した出
力パッド１０２の値と期待値"C"との比較で判定する。
【０００４】また、出力遅延時間に関しては、テスト系
によらない実動作の伝搬経路を通ってきた信号を、最終
段のフリップフロップ111で出力した信号の変化を出力
パッド102で観察することで行ってきた。
によらない実動作の伝搬経路を通ってきた信号を、最終
段のフリップフロップ111で出力した信号の変化を出力
パッド102で観察することで行ってきた。
【０００５】
【発明が解決しようとする課題】従来、入力信号のセッ
トアップ時間もしくはホールド時間は、半導体集積回路
のテスト系によらない実動作の伝搬経路でのテストパタ
ーンにおいて、入力信号を所望のセットアップ時間もし
くはホールド時間に設定して、出力信号とテストパター
ンの期待値を比較し、比較結果のパス/フェイルによっ
て入力信号のセットアップ時間・ホールド時間のテスト
を行っていた。
トアップ時間もしくはホールド時間は、半導体集積回路
のテスト系によらない実動作の伝搬経路でのテストパタ
ーンにおいて、入力信号を所望のセットアップ時間もし
くはホールド時間に設定して、出力信号とテストパター
ンの期待値を比較し、比較結果のパス/フェイルによっ
て入力信号のセットアップ時間・ホールド時間のテスト
を行っていた。
【０００６】そのため、半導体集積回路の内部をテスト
するテストパターンが必要となるが、テストパターンは
内部回路動作のテストでも使用するので、集積回路が大
きくなるにつれ、テストパターンも長大化し、テスト時
間が長くなっていた。
するテストパターンが必要となるが、テストパターンは
内部回路動作のテストでも使用するので、集積回路が大
きくなるにつれ、テストパターンも長大化し、テスト時
間が長くなっていた。
【０００７】また、テストパターンは、内部動作の検証
に使用するので、任意のパッドの入力信号に対するセッ
トアップ・ホールド時間をテストするテストパターンを
開発するのは非常に困難であった。
に使用するので、任意のパッドの入力信号に対するセッ
トアップ・ホールド時間をテストするテストパターンを
開発するのは非常に困難であった。
【０００８】さらに、出力遅延時間を評価するときも、
任意のパッドを"High", "Low"に設定するパターン作成
が困難であった。
任意のパッドを"High", "Low"に設定するパターン作成
が困難であった。
【０００９】したがって、この発明の目的は、テスト時
間の短縮化と、テスト容易化を図るな半導体集積回路を
提供することである。
間の短縮化と、テスト容易化を図るな半導体集積回路を
提供することである。
【００１０】
【課題を解決するための手段】請求項１記載の半導体集
積回路は、入力パッドと、この入力パッドから入力され
たデータを格納する初段のフリップフロップと、このフ
リップフロップのデータを入力する内部回路と、入力パ
ッドと内部回路の間に設けられフリップフロップの出力
を取り込み外部に出力可能なレジスタを有するＢＳＴ回
路とを備えたものである。
積回路は、入力パッドと、この入力パッドから入力され
たデータを格納する初段のフリップフロップと、このフ
リップフロップのデータを入力する内部回路と、入力パ
ッドと内部回路の間に設けられフリップフロップの出力
を取り込み外部に出力可能なレジスタを有するＢＳＴ回
路とを備えたものである。
【００１１】請求項１記載の半導体集積回路によれば、
入力パッドから伝搬する信号を格納する初段フリップフ
ロップの値を観測できるようにすることで、内部回路を
介さないで、セットアップ時間・ホールド時間のテスト
を可能にし、テスト時間の短縮化が図られる。
入力パッドから伝搬する信号を格納する初段フリップフ
ロップの値を観測できるようにすることで、内部回路を
介さないで、セットアップ時間・ホールド時間のテスト
を可能にし、テスト時間の短縮化が図られる。
【００１２】請求項２記載の半導体集積回路は、内部回
路と、この内部回路のデータを格納するフリップフロッ
プと、このフリップフロップのデータを出力する出力パ
ッドと、内部回路と出力パッドの間に設置されて、任意
のデータをフリップフロップに格納するＢＳＴ回路とを
備えたものである。
路と、この内部回路のデータを格納するフリップフロッ
プと、このフリップフロップのデータを出力する出力パ
ッドと、内部回路と出力パッドの間に設置されて、任意
のデータをフリップフロップに格納するＢＳＴ回路とを
備えたものである。
【００１３】請求項２記載の半導体集積回路によれば、
出力パッドのデータを容易に設定できるようにすること
で、出力遅延時間の評価及びテストの容易化・時短化が
図られる。さらに、パッド数が増えてもテストピンは１
ピンの増加ですむ。
出力パッドのデータを容易に設定できるようにすること
で、出力遅延時間の評価及びテストの容易化・時短化が
図られる。さらに、パッド数が増えてもテストピンは１
ピンの増加ですむ。
【００１４】
【発明の実施の形態】以下、本発明に実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１５】本発明の第１の実施の形態を図１から図４
により説明する。まず、BST（バウンダリ・スキャン・
テスト）回路について図１に基づいて説明する。BST
は、デジタルボードに実装した部品（半導体集積回路
等）の短絡故障・解放故障・LSI動作不良等の製造不良
を発見するためのテスト手法のことである。BSTに対応
したLSIは、4つの専用端子TDI(test data in), TDO(tes
t data out), TMS(test mode select), TCK(test cloc
k)が必要となる。LSIのパッドと内部の通常動作論理回
路の間にバウンダリ・スキャン・セルを配置する。テス
ト時には、各パッドのバウンダリ・スキャン・セル（例
えば図１のフリップフロップ311）をシリアルに接続し
１本のシフトレジスタを構成する。
により説明する。まず、BST（バウンダリ・スキャン・
テスト）回路について図１に基づいて説明する。BST
は、デジタルボードに実装した部品（半導体集積回路
等）の短絡故障・解放故障・LSI動作不良等の製造不良
を発見するためのテスト手法のことである。BSTに対応
したLSIは、4つの専用端子TDI(test data in), TDO(tes
t data out), TMS(test mode select), TCK(test cloc
k)が必要となる。LSIのパッドと内部の通常動作論理回
路の間にバウンダリ・スキャン・セルを配置する。テス
ト時には、各パッドのバウンダリ・スキャン・セル（例
えば図１のフリップフロップ311）をシリアルに接続し
１本のシフトレジスタを構成する。
【００１６】半導体集積回路の各入力パッド３００と内
部回路３０３の初段のフリップフロップ３０２の間には
図１に示すBST回路３１４が備えられている。３０１は
クロックパッド、３１１はバウンダリ・スキャン・セル
を構成するフリップフロップ、３１２はフリップフロッ
プで、内部ロジックに印加するデータを保持する。これ
は、ＢＳＴ回路３１４にＩＮＴＥＳＴ命令が設定された
とき使用される。３１３はセレクタで、前段のＢＳＴ回
路３１４のフリップフロップ３１２のデータを取り込む
か入力パッド３００からデータを取り込むかを選択す
る。ＭＯＤＥはフリップフロップ３０２に取り込むデー
タの切り替えを行う。通常、入力パッド３００からのデ
ータが選択されるが、ＢＳＴ回路３１４のＩＮＴＥＳＴ
命令時、フリップフロップ３１２のデータを選択する。
３１０はセレクタ、ＳＨＦＴＤＲはセレクタ３１０の制
御信号である。図１に示す各パッド３００のBST回路３
１４のprev , next が各々接続されることで、シフトレ
ジスタとなる一つのチェインを構成する。このチェイン
の一方の入力は、外部ピンであるTDIに、他方の出力
は、外部ピンであるTDOに接続されて、クロックTCKに同
期して、TDIからの入力データをシリアルにTDOへ転送す
る。シリアルに転送するクロック数を制御することで、
図１のフリップフロップ３１１に任意の値を設定するこ
とが可能となる。すなわち、BST回路３１４を用いるこ
とにより、任意の入力パッド３００のデータを設定もし
くは観測することができる。上記シフトレジスタをBST
回路３１４の内部のコントローラで制御して、LSIの通
常動作と無関係にLSI内外に信号を入出力する。
部回路３０３の初段のフリップフロップ３０２の間には
図１に示すBST回路３１４が備えられている。３０１は
クロックパッド、３１１はバウンダリ・スキャン・セル
を構成するフリップフロップ、３１２はフリップフロッ
プで、内部ロジックに印加するデータを保持する。これ
は、ＢＳＴ回路３１４にＩＮＴＥＳＴ命令が設定された
とき使用される。３１３はセレクタで、前段のＢＳＴ回
路３１４のフリップフロップ３１２のデータを取り込む
か入力パッド３００からデータを取り込むかを選択す
る。ＭＯＤＥはフリップフロップ３０２に取り込むデー
タの切り替えを行う。通常、入力パッド３００からのデ
ータが選択されるが、ＢＳＴ回路３１４のＩＮＴＥＳＴ
命令時、フリップフロップ３１２のデータを選択する。
３１０はセレクタ、ＳＨＦＴＤＲはセレクタ３１０の制
御信号である。図１に示す各パッド３００のBST回路３
１４のprev , next が各々接続されることで、シフトレ
ジスタとなる一つのチェインを構成する。このチェイン
の一方の入力は、外部ピンであるTDIに、他方の出力
は、外部ピンであるTDOに接続されて、クロックTCKに同
期して、TDIからの入力データをシリアルにTDOへ転送す
る。シリアルに転送するクロック数を制御することで、
図１のフリップフロップ３１１に任意の値を設定するこ
とが可能となる。すなわち、BST回路３１４を用いるこ
とにより、任意の入力パッド３００のデータを設定もし
くは観測することができる。上記シフトレジスタをBST
回路３１４の内部のコントローラで制御して、LSIの通
常動作と無関係にLSI内外に信号を入出力する。
【００１７】図２にタイミング図を示す。入力パッド 3
00のデータＡは、BST回路３１４の内部の命令シフトレ
ジスタをSAMPLE命令に設定することで、セレクタ３１０
を介してフリップフロップ311に取り込まれる。次に、B
ST回路３１４の内部の命令シフトレジスタをEXTEST命令
に設定することで、TDO端子からシリアルデータとし
て、取り込まれた入力パッド 300の信号が出力される。
すなわち、入力信号が取り込まれたかどうかのテストが
可能となる。
00のデータＡは、BST回路３１４の内部の命令シフトレ
ジスタをSAMPLE命令に設定することで、セレクタ３１０
を介してフリップフロップ311に取り込まれる。次に、B
ST回路３１４の内部の命令シフトレジスタをEXTEST命令
に設定することで、TDO端子からシリアルデータとし
て、取り込まれた入力パッド 300の信号が出力される。
すなわち、入力信号が取り込まれたかどうかのテストが
可能となる。
【００１８】図３は、第１の実施の形態におけるセット
アップ時間・ホールド時間のテストに関するブロック図
である。図１と比較して、BST回路３１４が内蔵された
半導体集積回路に対し、入力パッド３００とBST回路３
１４との間にセレクタ 520とテストピン ACTESTを設け
る。テストピンACTESTを制御することで、初段のフリッ
プフロップ302のデータをBST回路３１４に取り込むこと
が可能となる。
アップ時間・ホールド時間のテストに関するブロック図
である。図１と比較して、BST回路３１４が内蔵された
半導体集積回路に対し、入力パッド３００とBST回路３
１４との間にセレクタ 520とテストピン ACTESTを設け
る。テストピンACTESTを制御することで、初段のフリッ
プフロップ302のデータをBST回路３１４に取り込むこと
が可能となる。
【００１９】動作を図４のタイミング図で説明する。入
力パッド 300の信号がＭＯＤＥの制御によりセレクタ３
１３を介して、クロックパッド301 の信号に立ち上がり
でフリップフロップ 302に取り込まれる。フリップフロ
ップ 302に取り込まれたデータは、テストピンACTESTの
セレクト信号を"High"にし、BST回路３１４の命令をSAM
PLE命令に設定することで、BST回路３１４のフリップフ
ロップ 311に取り込まれる。次にBST回路３１４の命令
をEXTEST命令にすることで、TDO端子からシリアルデー
タとして、フリップフロップ302のデータを観測するこ
とができる。このことにより、フリップフロップ 302の
データが出力パッドまでに伝搬する実動作パターンを流
すことなく、BSTスキャンレジスタ分だけのクロック数
でセットアップ・ホールド時間のテストができる。
力パッド 300の信号がＭＯＤＥの制御によりセレクタ３
１３を介して、クロックパッド301 の信号に立ち上がり
でフリップフロップ 302に取り込まれる。フリップフロ
ップ 302に取り込まれたデータは、テストピンACTESTの
セレクト信号を"High"にし、BST回路３１４の命令をSAM
PLE命令に設定することで、BST回路３１４のフリップフ
ロップ 311に取り込まれる。次にBST回路３１４の命令
をEXTEST命令にすることで、TDO端子からシリアルデー
タとして、フリップフロップ302のデータを観測するこ
とができる。このことにより、フリップフロップ 302の
データが出力パッドまでに伝搬する実動作パターンを流
すことなく、BSTスキャンレジスタ分だけのクロック数
でセットアップ・ホールド時間のテストができる。
【００２０】図５は、本発明の第２の実施の形態におけ
る出力遅延時間のテストに関するブロック図である。図
１と同構成のBST回路３１４を半導体集積回路の内部回
路７０３の最終段のフリップフロップ７０２と出力パッ
ド７００の間に設ける。内部回路７０３とフリップフロ
ップ７０２はセレクタ７２０を介して接続され、フリッ
プフロップ７０２と出力パッド７００とはＢＳＴ回路３
１４のセレクタ３１３を介して接続される。またＢＳＴ
回路３１４のフリップフロップ３１１の出力端がセレク
タ７２０の１つの入力端に接続され、フリップフロップ
７０２の出力端がＢＳＴ回路３１４のセレクタ３１０の
１つの入力端に接続される。７０１はフリップフロップ
７０２のクロックパッドである。
る出力遅延時間のテストに関するブロック図である。図
１と同構成のBST回路３１４を半導体集積回路の内部回
路７０３の最終段のフリップフロップ７０２と出力パッ
ド７００の間に設ける。内部回路７０３とフリップフロ
ップ７０２はセレクタ７２０を介して接続され、フリッ
プフロップ７０２と出力パッド７００とはＢＳＴ回路３
１４のセレクタ３１３を介して接続される。またＢＳＴ
回路３１４のフリップフロップ３１１の出力端がセレク
タ７２０の１つの入力端に接続され、フリップフロップ
７０２の出力端がＢＳＴ回路３１４のセレクタ３１０の
１つの入力端に接続される。７０１はフリップフロップ
７０２のクロックパッドである。
【００２１】まず、フリップフロップ311にデータを設
定する。設定されたデータは、図６に示すように、ＢＳ
Ｔ回路３１４内部の命令シフトレジスタをＥＸＴＥＳＴ
命令に設定し、セレクタ720 のテスト信号ACTESTを"Hig
h"にすることで、出力パッド７００の直前段のフリップ
フロップ 702に取り込まれることになる。フリップフロ
ップ 702に取り込まれたデータは、セレクタ３１３を介
して出力パッド 700より出力される。出力遅延時間は、
図６に示すようにフリップフロップ７０２のクロック信
号の立上りから出力パッド７００に出力されるまでの時
間として観測される。なおセレクタ等の制御は第１の実
施の形態と同様にＢＳＴ回路内部のコントローラ等の手
段により行われる。
定する。設定されたデータは、図６に示すように、ＢＳ
Ｔ回路３１４内部の命令シフトレジスタをＥＸＴＥＳＴ
命令に設定し、セレクタ720 のテスト信号ACTESTを"Hig
h"にすることで、出力パッド７００の直前段のフリップ
フロップ 702に取り込まれることになる。フリップフロ
ップ 702に取り込まれたデータは、セレクタ３１３を介
して出力パッド 700より出力される。出力遅延時間は、
図６に示すようにフリップフロップ７０２のクロック信
号の立上りから出力パッド７００に出力されるまでの時
間として観測される。なおセレクタ等の制御は第１の実
施の形態と同様にＢＳＴ回路内部のコントローラ等の手
段により行われる。
【００２２】BST回路３１４を用いて、出力パッド７０
０のデータを設定できることで、短かいパターンで出力
遅延時間をテストすることができる。
０のデータを設定できることで、短かいパターンで出力
遅延時間をテストすることができる。
【００２３】
【発明の効果】請求項１記載の半導体集積回路によれ
ば、入力パッドから伝搬する信号を格納する初段フリッ
プフロップの値を観測できるようにすることで、内部回
路を介さないで、セットアップ時間・ホールド時間のテ
ストを可能にし、テスト時間の短縮化が図られる。
ば、入力パッドから伝搬する信号を格納する初段フリッ
プフロップの値を観測できるようにすることで、内部回
路を介さないで、セットアップ時間・ホールド時間のテ
ストを可能にし、テスト時間の短縮化が図られる。
【００２４】請求項２記載の半導体集積回路によれば、
出力パッドのデータを容易に設定できるようにすること
で、出力遅延時間の評価及びテストの容易化・時短化が
図られる。さらに、パッド数が増えてもテストピンは１
ピンの増加ですむ。
出力パッドのデータを容易に設定できるようにすること
で、出力遅延時間の評価及びテストの容易化・時短化が
図られる。さらに、パッド数が増えてもテストピンは１
ピンの増加ですむ。
【図１】本発明の第１の実施の形態におけるBST回路を
説明するためのブロック図である。
説明するためのブロック図である。
【図２】BST回路のタイミング図である。
【図３】本発明の第１の実施の形態におけるテスト回路
の構成図である。
の構成図である。
【図４】第１の実施の形態におけるテスト回路のタイミ
ング図である。
ング図である。
【図５】本発明の第２の実施の形態におけるテスト回路
の構成図である。
の構成図である。
【図６】第２の実施の形態におけるテスト回路のタイミ
ング図である。
ング図である。
【図７】従来例の構成図である。
【図８】従来例のタイミング図である。
１００ 入力パッド １０１ クロックパッド １０２ 出力パッド １１０、１１１ フリップフロップ １１２ 内部回路 ３００ 入力パッド ３０１ クロックパッド ３０２ フリップフロップ ３０３ 内部回路 ３１０ セレクタ ３１１、３１２ フリップフロップ ３１３ セレクタ ３１４ ＢＳＴ回路 ５２０ セレクタ ７００ 出力パッド ７０１ クロックパッド ７０２ フリップフロップ
Claims (2)
- 【請求項１】 入力パッドと、この入力パッドから入力
されたデータを格納する初段のフリップフロップと、こ
のフリップフロップのデータを入力する内部回路と、前
記入力パッドと前記内部回路の間に設けられ前記フリッ
プフロップの出力を取り込み外部に出力可能なレジスタ
を有するＢＳＴ回路とを備えた半導体集積回路。 - 【請求項２】 内部回路と、この内部回路のデータを格
納するフリップフロップと、このフリップフロップのデ
ータを出力する出力パッドと、前記内部回路と前記出力
パッドの間に設置されて、任意のデータを前記フリップ
フロップに格納するＢＳＴ回路とを備えた半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001169387A JP2002365333A (ja) | 2001-06-05 | 2001-06-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001169387A JP2002365333A (ja) | 2001-06-05 | 2001-06-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002365333A true JP2002365333A (ja) | 2002-12-18 |
Family
ID=19011466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001169387A Pending JP2002365333A (ja) | 2001-06-05 | 2001-06-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002365333A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009168631A (ja) * | 2008-01-16 | 2009-07-30 | Toshiba Corp | 半導体集積回路及び半導体装置 |
-
2001
- 2001-06-05 JP JP2001169387A patent/JP2002365333A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009168631A (ja) * | 2008-01-16 | 2009-07-30 | Toshiba Corp | 半導体集積回路及び半導体装置 |
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