JPH11252784A - 熱保護回路 - Google Patents

Abstract

(57)【要約】 【課題】 いわゆるＣＭＯＳ製造プロセスによって製造
することができ、消費電力が少なく、比較的簡易な回路
構成で、大きな面積を要しないものとする。 【解決手段】 所定の検出温度以下では、ｐチャンネル
のMOS FET2のゲート電圧は、ｐチャンネルのMOS FET1の
ゲート電圧より高く、MOS FET2が非導通となるため、ｎ
チャンネルのMOS FET7は、非導通状態となり出力電圧Ｖ
_Cは、ハイレベルとなる。一方、所定の検出温度を越
え、MOS FET2のゲート電圧が低下すると、予め定められ
たMOS FET1,2の面積サイズの比のため、MOS FET2の電流
がMOS FET1に比して大となり、MOS FET2が導通状態とな
るため、出力電圧Ｖ_Cは、ローレベルとなり、回路が熱
保護の必要な状態であることを知らしめることができる
ようになっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子回路における
いわゆる熱保護回路に係り、特に、半導体集積回路、と
りわけ、ＣＭＯＳ集積回路に適する熱保護回路に関す
る。

【０００２】

【従来の技術】従来、この種の熱保護回路として知られ
ているものには、例えば、図３に示されたような構成を
有するものがある。以下、図３を参照しつつこの熱保護
回路について概括的に説明すれば、まず、この熱保護回
路は、バイポーラトランジスタを用いてなるもので、コ
ンパレータ部３０と、ヒステリシス発生部３１と、温度
検出部３２と、出力部３３と、基準電源部３４とに大別
されて構成されたものとなっている。かかる構成におい
て、コンパレータ部３０は、温度検出部３２のダイオー
ド３９によって発生されたいわゆるバンドギャップ電圧
と、基準電源部３４により発生された所定の基準電圧と
を比較し、その比較結果に応じた信号を出力するように
なっているものである。

【０００３】すなわち、回路の雰囲気温度が異常と判定
するに至らない状態にある場合において、温度検出部３
２からは、所定以上のバンドギャップ電圧が出力される
一方、この場合において、コンパレータ部３０を構成す
る第１のｐｎｐ型トランジスタ３５のベースに印加され
る基準電源部３４による基準電圧は、先のバンドギャッ
プ電圧より低い値に設定されている。このため、第１の
ｐｎｐ型トランジスタ３５が導通状態となる一方、この
第１のｐｎｐ型トランジスタ３５と差動増幅回路を構成
する第２のｐｎｐ型トランジスタ３６は、非導通状態と
なる。その結果、出力部３３の第３のｎｐｎ型トランジ
スタ３７が非導通状態とされる一方、出力部３３の第４
のｎｐｎ型トランジスタ３８は導通状態とされ、正常状
態における出力は、いわゆるローレベルとされるように
なっている。

【０００４】そして、回路温度が上昇し、温度検出部３
２から出力されるバンドギャップ電圧が所定値以下とな
ると、先とは逆に、コンパレータ部３０の第１のｐｎｐ
型トランジスタ３５が非導通状態となり、第２のｐｎｐ
型トランジスタ３６が導通状態となる。その結果、出力
部３３の第３のｎｐｎ型トランジスタ３７が導通状態と
されることで、第４のｎｐｎ型トランジスタ３８が非導
通状態となり、回路が所定の高温に晒されていることを
示す信号としての出力は、いわゆるハイレベルとなるよ
うになっている。

【０００５】

【発明が解決しようとする課題】ところで、上述の熱保
護回路は、一緒に組み込まれる他の回路の半導体の種類
に関係なく使用できるものではない。すなわち、例え
ば、いわゆるＣＭＯＳ集積回路においては、使用する半
導体基板が上述のバイポーラ半導体と異なるだけでな
く、その製造プロセスも異なるため、一緒に製造するこ
とはできず、結局、上述のバイポーラトランジスタによ
る回路を、ＣＭＯＳ集積回路において、そのまま用いる
ことはできない。そのため、バイポーラトランジスタを
ＣＭＯＳトランジスタに置き換えることが考えられる
が、この場合、上述したバイポーラトランジスタを用い
た熱保護回路において用いられていたと同様に、バイア
ス等の設定の抵抗を残すとすると、ＣＭＯＳトランジス
タによる消費電力の低減という利点が損なわれるだけで
なく、集積回路では抵抗値が高くなる程大きな面積を必
要とするため、集積回路化による小型化という集積回路
本来の利点も損なわれてしまうという問題が生ずる。

【０００６】本発明は、上記実情に鑑みてなされたもの
で、いわゆるＣＭＯＳ製造プロセスによって製造するこ
とができ、消費電力が少なく、比較的簡易な回路構成
で、大きな面積を要することのない熱保護回路を提供す
るものである。本発明の他の目的は、安定動作が確保さ
れ信頼性の高い熱保護回路を提供することにある。

【０００７】

【課題を解決するための手段】請求項１記載の発明に係
る熱保護回路は、雰囲気温度に応じた電圧を出力する熱
検出部と、前記熱検出部による出力電圧と、基準電圧と
を比較し、その比較結果に応じた信号を出力する比較部
と、前記比較部に応じた出力信号を出力する出力部とを
具備してなる熱保護回路であって、前記比較部は、二つ
のトランジスタを用いてなる差動増幅回路を有し、当該
差動増幅回路は、二つのトランジスタの一方の入力端
に、電源電圧またはアース電圧が、他方のトランジスタ
の入力端に、前記熱検出部の出力電圧が、それぞれ印加
されるよう構成され、かつ、前記二つのトランジスタの
それぞれの面積サイズの比が、所定の温度においてそれ
ぞれ等しい電流が流れるように設定されたものである。

【０００８】かかる構成においては、比較部を構成する
差動増幅回路の２つのトランジスタの面積サイズの比
を、所定の温度、すなわち、回路を熱保護しようとする
温度において、それぞれに流れる電流が同一となるよう
にし、しかも、一方のトランジスタの入力端に電源電圧
またはアース電圧とした点に特徴を有するものである。
このような構成とすることで、所定温度よりも低い温
度、すなわち、正常時には、差動増幅回路を構成する一
方のトランジスタを動作状態、他方のトランジスタを非
動作状態とでき、所定温度を僅かに越えたところで、そ
れとは逆に、一方のトランジスタを非動作状態、他方の
トランジスタを動作状態とすることが、特別な基準電圧
回路を設けることなく可能となり、集積回路化に適した
熱保護回路が提供できるものである。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１及び図２を参照しつつ説明する。なお、以下に
説明する部材、配置等は本発明を限定するものではな
く、本発明の趣旨の範囲内で種々改変することができる
ものである。最初に、第１の実施例について図１を参照
しつつ説明する。この第１の実施例における熱保護回路
は、比較部２０と、ヒステリシス部２１と、熱検出部２
２と、出力部２３とに大別されて構成されたものとなっ
ており、いわゆるＰ基板をベースにしてＣＭＯＳ集積回
路化する場合に適するものである。

【００１０】比較部２０は、熱検出部２２により出力さ
れた回路の雰囲気温度に対応する電圧と、基準電圧とを
比較し、その比較結果に応じた信号を出力部２３へ出力
するもので、ｐチャンネルの第１及び第２のＭＯＳ Ｆ
ＥＴ（図１においては、それぞれ「Ｍ１」、「Ｍ２」と表
記）１,２を主たる構成要素としてなる差動増幅回路を
用いて構成されたものとなっている。すなわち、第１の
ＭＯＳ(Metal Oxide Semiconductor) ＦＥＴ１と第２の
ＭＯＳ ＦＥＴ２は、ドレイン同士が接続されると共
に、第１の電流源１０に接続されている。一方、第１及
び第２のＭＯＳ ＦＥＴ１,２のソース側には、ｎチャン
ネルの第３及び第４のＭＯＳ ＦＥＴ（図１において
は、それぞれ「Ｍ３」、「Ｍ４」と表記）３,４によるいわ
ゆるカレントミラー負荷が接続された構成となってい
る。また、第１のＭＯＳ ＦＥＴ１のゲートは、アース
に接続される一方、第２のＭＯＳ ＦＥＴ２のゲート
は、後述する熱検出部２２のダイオード８のアノードに
接続されている。

【００１１】いわゆるカレントミラー負荷となる第３及
び第４のＭＯＳ ＦＥＴ３,４は、相互にゲートが接続さ
れると共に、第３のＭＯＳ ＦＥＴ３のドレインに接続
され、さらに、第１のＭＯＳ ＦＥＴ１のソースに接続
されている。第３のＭＯＳ ＦＥＴ３は、いわゆるダイ
オード接続状態とされて、第１のＭＯＳ ＦＥＴ１に直
列接続された構成となっている。そして、これら第１の
ＭＯＳ ＦＥＴ１のソースと、第３のＭＯＳ ＦＥＴ３の
ドレイン及びゲートと、第４のＭＯＳ ＦＥＴ４のゲー
トの接続点は、後述するヒステリシス部２１の第６のＭ
ＯＳ ＦＥＴ（図１においては「Ｍ６」と表記）６のゲー
トに接続されている。

【００１２】一方、第４のＭＯＳ ＦＥＴ４のドレイン
は、第２のＭＯＳ ＦＥＴ２のソースと共に、後述する
ヒステリシス部２１の第５のＭＯＳ ＦＥＴ（図１にお
いては「Ｍ５」と表記）５のドレイン及び出力部２３の第
７のＭＯＳ ＦＥＴ（図１においては「Ｍ７」と表記）７
のゲートに接続されている。そして、第３及び第４のＭ
ＯＳ ＦＥＴ３,４のそれぞれのソースは、共にアースに
接続されている。

【００１３】ヒステリシス部２１は、比較部２０の比較
動作にいわゆるヒステリシス特性を与えるためのもので
（詳細は後述）、ｎチャンネルの第５及び第６のＭＯＳ
ＦＥＴ５,６を用いて構成されたものとなっている。す
なわち、第５のＭＯＳ ＦＥＴ５のドレインは、先に述
べたように、比較部２０の第２のＭＯＳ ＦＥＴ２のソ
ース及び第４のＭＯＳ ＦＥＴ４のドレインに接続され
ると共に、出力部２３の第７のＭＯＳ ＦＥＴ７のゲー
トに接続される一方、ソースは、第６のＭＯＳ ＦＥＴ
６のドレインに接続され、この第６のＭＯＳ ＦＥＴ６
のソースは、アースに接続されたものとなっている。こ
れにより、第５及び第６のＭＯＳ ＦＥＴ５,６は、直列
接続された構成とされている。

【００１４】熱検出部２２は、この熱保護回路がおかれ
ている雰囲気温度に応じた電圧を発生するためのもの
で、ダイオード（図１においては「Ｄ１」と表記）８を用
いて構成されたものとなっている。すなわち、ダイオー
ド８は、そのカソードがアースに接続される一方、アノ
ードが第２の電流源１１に接続されて、常時所定の電流
が流されるようになっている。このため、ダイオード８
のアノード側には、雰囲気温度に応じたいわゆるバンド
ギャップ電圧が得られるようになっている。

【００１５】出力部２３は、比較部２０による比較結果
に応じた出力信号を出力するためのもので、ｎチャンネ
ルの第７のＭＯＳ ＦＥＴ７を用いて構成されたものと
なっている。すなわち、第７のＭＯＳ ＦＥＴ７は、ソ
ースがアースに接続される一方、ドレインは、第３の電
流源１２に接続され、この相互の接続点から出力が得ら
れるようになっている。さらに、この第７のＭＯＳ Ｆ
ＥＴ７のドレインと第３の電流源１２との接続点は、ヒ
ステリシス部２１の第５のＭＯＳ ＦＥＴ５のゲートに
接続されており、出力信号がヒステリシス部２１へいわ
ゆるフィードバックされるようになっている。なお、第
７のＭＯＳ ＦＥＴ７のゲートは、既に述べたように比
較部２０及びヒステリシス部２１に接続されている。

【００１６】次に、かかる構成における動作について説
明する。まず、回路の雰囲気温度が比較的低い状態にあ
る場合、ダイオード８のアノード側に得られる電圧Ｖ_A
（図１参照）は、いわゆるバンドギャップ電圧であるた
め、回路の雰囲気温度が高い状態にある場合に比して、
比較的高いレベルとなる。したがって、比較部２０の第
１及び第２のＭＯＳ ＦＥＴ１,２のゲート電位について
みれば、第１のＭＯＳ ＦＥＴ１のゲート電位がアース
電位であるのに対して、第２のＭＯＳ ＦＥＴ２のゲー
ト電位は、それより高い状態であるため、そのため、第
１のＭＯＳ ＦＥＴ１は導通状態となる一方、第２のＭ
ＯＳ ＦＥＴ２は、非導通状態となる。

【００１７】これにより、第１のＭＯＳ ＦＥＴ１に
は、第１の電流源１０からの電流が流れ込み、さらに、
第３のＭＯＳ ＦＥＴ３へ流れ込む。そして、この第３
のＭＯＳ ＦＥＴ３に対して第４のＭＯＳ ＦＥＴ４と第
６のＭＯＳ ＦＥＴ６は、共にそのゲートが並列接続さ
れたものとなっており、後述するように、第５のＭＯＳ
ＦＥＴ５が導通状態であるため、いわゆるカレントミ
ラー動作により、第４及び第６のＭＯＳ ＦＥＴ４,６に
は、第３のＭＯＳ ＦＥＴ３に流れた電流と同じ大きさ
の電流が、それぞれの大きさに応じて分流されることと
なる。これに対して、第２のＭＯＳ ＦＥＴ２には殆ど
電流が流れないために、この第２のＭＯＳ ＦＥＴ２の
ソースと第４のＭＯＳ ＦＥＴ４のドレインとの接続点
の電位Ｖ_B（図１参照）は低下し、略零ｖに近いいわゆ
るローレベルの状態となる。

【００１８】そして、出力部２３の第７のＭＯＳ ＦＥ
Ｔ７のゲート電位もローレベルとされることで、第７の
ＭＯＳ ＦＥＴ７は、非導通状態となり、そのため、出
力電圧Ｖ_C（図１参照）は、略電源電圧Ｖccに近い状
態、すなわち、いわゆるハイレベルの状態となる。この
出力電圧Ｖ_Cのハイレベル状態は、第５のＭＯＳ ＦＥＴ
５のゲートにフィードバックされるため、この場合、第
５のＭＯＳ ＦＥＴ５は、導通状態となる。

【００１９】ここで、この第５のＭＯＳ ＦＥＴ５と直
列接続されている第６のＭＯＳ ＦＥＴ６に流れる電流
Ｉ6と、この第６のＭＯＳ ＦＥＴ６と共に、第３のＭＯ
Ｓ ＦＥＴ３に対して並列接続状態にある第４のＭＯＳ
ＦＥＴ４を流れる電流Ｉ4の和は、第１のＭＯＳ ＦＥＴ
１及び第３のＭＯＳ ＦＥＴ３を流れる電流Ｉ1,Ｉ3と等
しく設定されること、すなわち、Ｉ1＝Ｉ3＝Ｉ4＋Ｉ6の
関係が成立することが必要となる。これは、（Ｉ4＋Ｉ
6）の電流が、いわば参照電流となり、第２のＭＯＳ Ｆ
ＥＴ２に流れる電流と比較される結果、第１及び第２の
ＭＯＳ ＦＥＴ１,２は、先に述べたように通常の差動増
幅回路としての動作が確保されることとなるからであ
る。

【００２０】次に、回路の雰囲気温度が上昇し、高温と
なった場合について説明すれば、まず、雰囲気温度の上
昇と共に、電圧Ｖ_Aは、徐々に低下して接地電位へ近づ
いてゆくこととなる。そして、電圧Ｖ_Aが予め設定され
た電圧まで低下すると、第１のＭＯＳ ＦＥＴ１が非導
通状態となる一方、第２のＭＯＳ ＦＥＴ２が導通状態
となる。ここで、第１のＭＯＳ ＦＥＴ１に代わって、
第２のＭＯＳ ＦＥＴ２が導通状態となるための所定電
圧は、次のようにして決定されるものである。

【００２１】すなわち、第１のＭＯＳ ＦＥＴ１の面積
サイズをＳ1、第２のＭＯＳ ＦＥＴ２のそれをＳ2とす
ると、（Ｓ1／Ｓ2）＝（｜Ｖ_gsm1｜−Ｖ_A）²／（｜Ｖ
_gsm2｜）²を満足するように、第１のＭＯＳ ＦＥＴ１の
面積サイズと第２のＭＯＳ ＦＥＴ２の面積サイズを、
非対称の大きさに設定すればよい。ここで、｜Ｖ_gsm1｜
−Ｖ_A＝｜Ｖ_gsm2｜を満たすようにする。これは、第１
のＭＯＳ ＦＥＴ１に流れる電流に比して、第２のＭＯ
Ｓ ＦＥＴ２に流れる電流が多くなったときに、比較部
２０の出力としての電圧Ｖ_Bがそれまでのローレベルか
らハイレベルへ変化し、かつ、出力部２３の出力電圧Ｖ
_Cがハイレベルからローレベルへ変化するようにするた
めである。換言すれば、第１及び第２のＭＯＳ ＦＥＴ
１,２のそれぞれの面積サイズの比は、所定の温度、す
なわち、回路が熱保護を図る必要のあるとして出力部２
３からローレベル信号を出力させる際の回路の雰囲気温
度において、第１及び第２のＭＯＳ ＦＥＴ１,２にそれ
ぞれ等しい電流が流れるように設定されたものであると
いうことができるものである。なお、上記式中、Ｖ_gsm1
は、第１のＭＯＳ ＦＥＴ１のゲート・ソース間電圧
を、Ｖ_gsm2は、第２のＭＯＳ ＦＥＴ２のゲート・ソー
ス間電圧を、それぞれ表し、、また、Ｖ_Aは、先に述べ
たように、ダイオード８のアノード側における電圧であ
る。

【００２２】電圧Ｖ_Aが上述のようにして設定された所
定の電圧を下回ると、第２のＭＯＳＦＥＴ２に流れる電
流が増大し、第１のＭＯＳ ＦＥＴ１に流れる電流より
大となり、第１のＭＯＳ ＦＥＴ１は、非導通状態とな
る一方、第２のＭＯＳ ＦＥＴ２が導通状態となり、電
圧Ｖ_Bは、略電源電圧Ｖccに近い状態、換言すれば、ハ
イレベルの状態となる。それによって、出力部２３の第
７のＭＯＳ ＦＥＴ７は、導通状態となるため、出力電
圧Ｖ_Cは、ローレベル状態となる。これによって、例え
ば、この信号を図示されない外部回路において利用する
ことで、回路が熱のために暴走することがないよう、例
えば、電源供給を、一旦停止する等の対策を講ずること
ができるものとなる。

【００２３】出力部２３の電圧ＶC_が上述のように、ロ
ーレベルとなると、その電圧は、ヒステリシス部２１の
第５のＭＯＳ ＦＥＴ５のゲートにも印加されるため、
このとき、第５のＭＯＳ ＦＥＴ５は、それまでの導通
状態から非導通状態へ切り替わることとなる。このた
め、第５のＭＯＳ ＦＥＴ５が導通状態の際に第６のＭ
ＯＳ ＦＥＴ６に流れていた電流は流れなくなり、第２
のＭＯＳ ＦＥＴ２が非導通状態へ切り替わる際の、参
照電流が先の（Ｉ4＋Ｉ6）からＩ4へ減少することとな
る。

【００２４】したがって、上述のように出力電圧Ｖ_Cが
ローレベルとなる検出温度よりも、回路の雰囲気温度が
低下しても、第２のＭＯＳ ＦＥＴ２は即座に導通状態
から非導通状態に変わるのではなく、第２のＭＯＳ Ｆ
ＥＴ２の電流が参照電流Ｉ4よりも少なくなった際に、
第２のＭＯＳ ＦＥＴ２は、導通状態から非導通状態へ
変化する（換言すれば、いわば正常状態へ復帰する）こ
ととなり、いわゆるヒステリシス動作が実現されること
となる。

【００２５】なお、ここで、第４のＭＯＳ ＦＥＴ４の
面積サイズと第６のＭＯＳ ＦＥＴ６の面積サイズの和
が一定であることは、Ｉ4＋Ｉ6＝一定を意味する。した
がって、第４のＭＯＳ ＦＥＴ４の面積サイズと第６の
ＭＯＳ ＦＥＴ６の面積サイズの和が一定であれば、各
々の面積サイズを違えても、出力電圧Ｖ_Cがローレベル
となる検出温度は同一である。但し、この場合、それぞ
れの面積サイズを違えることは、それぞれに流れる電流
Ｉ4,Ｉ6の大きさを違えることとなるため、上述したヒ
ステリシス動作におけるいわゆるヒステリシス幅を変え
ることとなる。

【００２６】一方、第４のＭＯＳ ＦＥＴ４の面積サイ
ズと第６のＭＯＳ ＦＥＴ６の面積サイズの和を上述し
たように一定とすることなく、それぞれ任意の大きさと
する場合には、熱保護を図る所定の温度と解除温度（回
路の雰囲気温度が正常となり、出力電圧Ｖ_Cがローレベ
ルの状態からハイレベル状態となる際の温度）とを違え
ることができる。

【００２７】次に、図２を参照しつつ第２の実施例につ
いて説明する。先の第１の実施例が、いわゆるＰ型半導
体基板をベースに、いわゆるＰＮ接合部分についてはＰ
型拡散層及びＮウェル層を用いるようにした場合に適す
る回路構成であったのに対し、この第２の実施例は、い
わゆるＮ型半導体基板をベースにする場合に適する回路
構成のものである。そして、この場合、Ｐウェル層を電
源電圧Ｖccのレベルに保持し、Ｎ拡散層を出力電圧Ｖ_A
のレベルとなるようにすると好適である。なお、図２に
おいては、先の図１に示された構成要素に対応する構成
要素については、図１で用いた符号の後に「Ａ」を付す
こととする。また、図１の構成要素と同一の構成要素に
ついては、同一符号を付すこととする。

【００２８】この第２の実施例における回路は、使用す
る半導体素子が、図１に示された回路例の場合と基本的
に逆特性のものとした点が異なるもので、基本的な回路
構成は、図１に示されたものと同一のものである。した
がって、図１に示された回路と、この第２の実施例にお
ける回路における各回路素子の接続の違いは、使用した
半導体素子の特性の違いに応じて当然に生ずるものであ
り、図１で説明した基本的な回路構成を異ならしめるも
のではないので、以下の説明においては、各回路素子の
接続についてはその説明を省略し、動作について概括的
に説明することとする。

【００２９】まず、回路の雰囲気温度が比較的低い場
合、ダイオード８のいわゆるバンドギャップ電圧は、回
路の雰囲気温度が高い状態にある場合に比して比較的高
いレベルとなる。そのため、ダイオード８のカソード側
の電圧Ｖ_Aは、アノード側の電源電圧Ｖccからこのバン
ドギャップ電圧分だけやや低い電圧となり、ｎチャンネ
ルの第２のＭＯＳ ＦＥＴ２Ａのゲートに印加される。
一方、ｎチャンネルの第１のＭＯＳ ＦＥＴ１Ａのゲー
トは、電源電圧Ｖccが常時印加されているため、この場
合、第１のＭＯＳ ＦＥＴ１Ａが導通状態となり、第２
のＭＯＳ ＦＥＴ２Ａは、非導通状態となる。

【００３０】したがって、第２のＭＯＳ ＦＥＴ２Ａに
は電流は流れず、そのドレイン電位、すなわち、ｐチャ
ンネルの第４のＭＯＳ ＦＥＴ４Ａのソースとの接続点
の電位Ｖ_Bは、略電源電圧Ｖcc付近となり、この電圧Ｖ_B
が出力部２３を構成するｐチャンネルの第７のＭＯＳ
ＦＥＴ７Ａのゲートに印加されるため、第７のＭＯＳＦ
ＥＴ７Ａは非導通状態となり、出力電圧Ｖ_Cは、ローレ
ベルとなる。すなわち、この第２の実施例の場合、正常
時における出力レベルは、先の図１の実施例とは逆とな
る。次に、回路の雰囲気温度が上昇し、所定の検出温度
を越え、ダイオード８のバンドギャップ電圧が無視でき
る程度に小さくなると、熱検出部２２の電圧ＶA_は、略
電源電圧Ｖccに近くなり、第１のＭＯＳ ＦＥＴ１Ａに
代わり、第２のＭＯＳ ＦＥＴ２Ａが導通状態となる。

【００３１】したがって、第２のＭＯＳ ＦＥＴ２Ａの
ドレイン側の電位Ｖ_Bは、先とは逆に略接地電位に近づ
き、そのため、第７のＭＯＳ ＦＥＴ７Ａは導通状態と
なり、出力電圧Ｖ_Cは、略電源電圧Ｖccまでに上昇し、
ハイレベル状態となる。このとき、この出力電圧Ｖ_Cの
ハイレベル状態は、第５のＭＯＳ ＦＥＴ５Ａのゲート
に印加されるため、第５のＭＯＳ ＦＥＴ５Ａは、非導
通状態となり、第６のＭＯＳ ＦＥＴ６Ａの電流が流れ
なくなる。これは、先の図１に示された第１の実施例の
場合と同様である。このため、第２のＭＯＳ ＦＥＴ２
Ａが、導通状態から再び非導通状態へ復帰する際の参照
電流は、第４のＭＯＳ ＦＥＴ４Ａを流れる電流Ｉ4だけ
となり、第２のＭＯＳ ＦＥＴ２Ａを流れる電流がこの
電流Ｉ4より少なくなった際に、第２のＭＯＳ ＦＥＴ２
Ａは、非導通状態となる。このように、回路の雰囲気温
度が正常に戻り、それに伴い、出力電圧Ｖ_Cが正常時の
レベルに復帰する際の比較部２０の動作に対して、ヒス
テリシス部２１によるヒステリシスが生ずる点も図１に
示された第１の実施例の場合と基本的に同様である。

【００３２】

【発明の効果】以上、説明したように、本発明によれ
ば、比較部の差動増幅回路を構成する二つのトランジス
タの面積サイズを比対称とすると共に、その一方のトラ
ンジスタの入力に電源電圧またはアース電圧を印加する
一方、他方のトランジスタの入力には温度に対応した電
圧を印加するような構成とすることで、従来と異なり、
基準電圧を生成する回路を用いることなく、所定の温度
で熱保護のための所定の出力信号を出力を得ることがき
るので、回路構成が簡易となり、しかも、従来のように
基準電圧の精度維持に特別な方策を必要とせず、特性の
安定した熱保護回路が提供されるものである。

【００３３】特に、トランジスタにＭＯＳ ＦＥＴを用
いて集積回路化する場合には、上述したような回路構成
が簡易で、基準電圧を生成する回路を必要としないとい
うことが、集積回路化によるより一層の小型化を可能と
するものである。また、一般にいわゆるＣＭＯＳ回路の
消費電力は、スイッチング時の消費電力の平均であるた
め、実際には、その動作モードや駆動周波数によって変
動し、正確な予測が困難である。そのため、ＣＭＯＳ集
積回路においては、いわゆるパッケージ容量を不用意に
越える虞があり、加熱によるＩＣの損傷、焼損が発生す
る可能性が高いといういわゆるシステム安全上の問題が
生じている。これに対して、本発明に係る熱保護回路
は、ＣＭＯＳ集積回路化に適するものであるため、この
ような問題解決の有効な手段として用いることができ、
本発明に係る熱保護回路を組み込んだ集積回路の信頼性
向上に寄与することができるという効果を奏するもので
ある。

【００３４】さらに、請求項６記載の発明においては、
上述した効果に加えて、ヒステリシス部が、出力部の出
力信号により、比較部の差動増幅回路の電流を直接変化
させるように構成されているため、従来と異なり、出力
信号を変換するような中間の回路を設ける必要がなくな
り、回路構成が簡素となると共に、消費電力のより一層
の低減を図ることができるという効果を奏するものであ
る。

【図面の簡単な説明】

【図１】図１は本発明の実施の形態における第１の実施
例の回路構成例を示す回路図である。

【図２】図２は本発明の実施の形態における第２の実施
例の回路構成例を示す回路図である。

【図３】図３は従来のバイポーラトランジスタを用いた
熱保護回路の一構成例を示す回路図である。

【符号の説明】

１…ｐチャンネルの第１のＭＯＳ ＦＥＴ ２…ｐチャンネルの第２のＭＯＳ ＦＥＴ ３…ｎチャンネルの第３のＭＯＳ ＦＥＴ ４…ｎチャンネルの第４のＭＯＳ ＦＥＴ ５…ｎチャンネルの第５のＭＯＳ ＦＥＴ ６…ｎチャンネルの第６のＭＯＳ ＦＥＴ ７…ｎチャンネルの第７のＭＯＳ ＦＥＴ １Ａ…ｎチャンネルの第１のＭＯＳ ＦＥＴ ２Ａ…ｎチャンネルの第２のＭＯＳ ＦＥＴ ３Ａ…ｐチャンネルの第３のＭＯＳ ＦＥＴ ４Ａ…ｐチャンネルの第４のＭＯＳ ＦＥＴ ５Ａ…ｐチャンネルの第５のＭＯＳ ＦＥＴ ６Ａ…ｐチャンネルの第６のＭＯＳ ＦＥＴ ７Ａ…ｐチャンネルの第７のＭＯＳ ＦＥＴ ８…ダイオード １０…第１の電流源 １１…第２の電流源 １２…第３の電流源 ２０…比較部 ２１…ヒステリシス部 ２２…熱検出部 ２３…出力部

Claims (6)

【特許請求の範囲】
1. 【請求項１】 雰囲気温度に応じた電圧を出力する熱検
   出部と、 前記熱検出部による出力電圧と、基準電圧とを比較し、
   その比較結果に応じた信号を出力する比較部と、 前記比較部に応じた出力信号を出力する出力部とを具備
   してなる熱保護回路であって、 前記比較部は、二つのトランジスタを用いてなる差動増
   幅回路を有し、当該差動増幅回路は、二つのトランジス
   タの一方の入力端に、電源電圧またはアース電圧が、他
   方のトランジスタの入力端に、前記熱検出部の出力電圧
   が、それぞれ印加されるよう構成され、かつ、前記二つ
   のトランジスタのそれぞれの面積サイズの比が、所定の
   温度においてそれぞれ等しい電流が流れるように設定さ
   れたものであることを特徴とする熱保護回路。
2. 【請求項２】 差動増幅回路を構成する二つのトランジ
   スタは、ｐチャンネル型のＭＯＳ ＦＥＴであり、一方
   のＭＯＳ ＦＥＴのゲートが、アースに接続されてなる
   ことを特徴とする請求項１記載の熱保護回路。
3. 【請求項３】 差動増幅回路を構成する二つのトランジ
   スタは、ｎチャンネル型のＭＯＳ ＦＥＴであり、一方
   のＭＯＳ ＦＥＴのゲートが、電源に接続されてなるこ
   とを特徴とする請求項１記載の熱保護回路。
4. 【請求項４】 比較部の差動増幅回路には、二つのトラ
   ンジスタからなるカレントミラー負荷が接続され、前記
   二つのトランジスタの内、ダイオード接続状態とされる
   トランジスタが、前記差動増幅回路を構成する二つのト
   ランジスタの内、入力端子に電源電圧またはアース電圧
   が印加される一方のトランジスタと直列接続されること
   を特徴とする請求項２または３記載の熱保護回路。
5. 【請求項５】 出力部の出力状態に応じて、比較部の差
   動増幅回路における差動増幅動作にヒステリシスを生じ
   させるヒステリシス部を設けたことを特徴とする請求項
   ４記載の熱保護回路。
6. 【請求項６】 ヒステリシス部は、直列接続された二つ
   のトランジスタを有してなり、前記二つのトランジスタ
   の内、一方のトランジスタは、出力部の出力状態に応じ
   て導通または非導通状態とされるよう設けられ、他方の
   トランジスタは、その入力端がカレントミラー負荷を構
   成する二つのトランジスタの入力端に共通に接続される
   よう構成されてなるものであることを特徴とする請求項
   ５記載の熱保護回路。