JP2008021340A - 半導体装置 - Google Patents

Abstract

【課題】同期動作と非同期動作の双方を保証する半導体装置において、同期動作時の消費電力を削減すること。
【解決手段】本発明によれば、外部から入力される入力信号をクロックに同期して取り込む同期動作と前記クロックに同期せずして取り込む非同期動作を有する半導体記憶装置において、前記入力信号が供給される入力端子と、前記入力端子に接続され、入力及び出力を有する遅延回路を有し、前記入力信号の遷移を検知し、その遷移に応じてパルス信号を発生する入力検知回路と、前記同期動作か前記非同期動作かに応じて異なった制御信号を発生する制御回路とを具備し、前記制御信号に応答して、前記入力検知回路の動作を停止させることを特徴とする半導体記憶装置が提供される。
【選択図】 図１

Description

本発明は半導体装置に関する。特に、同期動作及び非同期動作を保証する半導体記憶装置に好適な入力検知回路に関する。

同期動作及び非同期動作を保証する半導体記憶装置においては、非同期動作の際に用いられる入力検知回路を有している。この入力検知回路は、同期動作であるときに入力信号の遷移を検知し、その遷移に応じてパルス信号を発生する。しかし、この入力検知回路は、同期動作であるときにも動作してしまい、余計な電力を消費する原因となっていた。

図９は、従来の入力検知回路図である。図９に示すとおり、従来の入力検知回路は、インバータ９０，遅延回路９１、インバータ９２、複数のＭＯＳトランジスタで構成される信号発生回路９３、入力端子９５及びドライバ９４から構成される。

図１０は従来の入力検知回路の入力信号Ａと出力信号Ｂのタイミング図である。以下に入力検知回路の動作を簡単に説明する。

図９において、入力信号Ａが入力検知回路の入力端子９５に与えられると、インバータ９０、９２及び遅延回路９１を通じ、信号発生回路９３に信号が伝えられる。伝えられた信号のレベルによって信号発生回路９３内の各ＭＯＳトランジスタの導通状態が決定され、出力信号Ｂがドライバ９４に出力される。

図１０において、例えば、入力信号がＬ（低レベル）からＨレベル（高レベル）、ＨレベルからＬレベルと変動すると、出力信号Ｂが短パルスとして出力される。半導体装置が非同期動作の時はこの出力信号Ｂをトリガとして内部の各種動作を開始する。

一方で、半導体装置が同期動作の時は図示しない外部信号クロックに同期して動作する為、この入力検知回路は必要としない。しかしながら、この回路の入力はアドレス入力端子等に共通に接続されている為、非同期動作・同期動作に関わらず動作してしまう。そのため同期動作時においては入力検知回路中に余計な電流が流れ消費電力の増大につながっていた。

特開平１１−２３８３８０号公報

本発明は、同期動作時の消費電力の削減が可能な入力検知回路を具備した半導体装置を提供することを課題とする。

本発明の一実施形態においては、外部から入力される入力信号をクロックに同期して取り込む同期動作と前記クロックに同期せずして取り込む非同期動作を有する半導体装置において、前記入力信号が供給される入力端子と、前記入力端子に接続され、入力及び出力を有する遅延回路を有し、前記入力信号の遷移を検知し、その遷移に応じてパルス信号を発生する入力検知回路と、前記同期動作か前記非同期動作かに応じて異なった制御信号を発生する制御回路とを具備し、前記制御信号に応答して、前記入力検知回路内の遅延回路の貫通電流を止めることを特徴とする半導体装置が提供される。

本発明の一実施形態によれば、制御回路から発生する制御信号によって同期動作時における入力検知回路内の遅延回路の貫通電流を止めることが可能になり、その結果、同期動作時の消費電力を削減することができる。

以下、図１〜図8を参酌して、本発明の一実施形態を説明する。

図１は本発明の一実施形態の半導体記憶装置１０を示すブロック図である。半導体記憶装置１０は、制御回路１１、入力端子１２、入力検知回路１３、ドライバ１４を有している。この入力検知回路１３は出力Ｅを有している。

半導体記憶装置１０は、図示しないメモリセルアレイ、センスアンプ等の半導体記憶装置のデータ記憶動作を行うための各種回路を具備している。また、入力端子１２にはアドレス信号が供給される。

半導体記憶装置１０は、さらに、クロック信号ＣＬＫが供給されるクロック端子１６、このＣＬＫ信号を受信して内部クロック信号を発生させるクロック回路１５及びこの内部クロック信号に応じて動作する同期回路１７を有している。この同期回路１７は入力端子１２に供給されるアドレス信号を受信して動作する。

このように、半導体記憶装置１０は、同期動作と非同期動作の二種類の動作モードにて動作する。

制御回路１１は同期動作か非同期動作かに応じて異なった制御信号Ｃを発生する。制御信号Ｃは、同期動作のときにはＨ、非同期動作のときにはＬとなる。

入力検知回路１３は、入力端子１２に接続され、内部に入力及び出力を有する遅延回路を有している。入力検知回路１３は、入力信号Ａの遷移を検知し、その遷移に応じてパルス信号を発生する。

制御信号ＣがＬのとき、すなわち非同期動作においては、入力検知回路１３は通常に動作し、入力信号Ａの遷移に応じてパルス信号をドライバ１４に出力する。しかし、制御信号ＣがＨのとき、すなわち同期動作においては、入力検知回路１３の動作は停止し、入力信号Ａが遷移してもパルス信号は出力しない。その結果、同期動作における、入力検知回路１３での消費電力が低減される。

なお、同期動作時においては、クロック回路１５の出力する内部クロック信号に応答して、入力信号Ａは同期回路１７で処理される。

図２（ａ）、（ｂ）は本発明の一実施形態における入力検知回路１３の詳細回路構成図である。図２（ａ）、（ｂ）に示すとおり、入力検知回路１３は、クロックトインバータ２０、遅延回路２１、帰還回路２９、インバータ２５、信号発生回路２８、出力固定回路３０、インバータ２２から構成される。図２（ｂ）のインバータ２２の入出力が図２（ａ）のクロックトインバータ２０と帰還回路２９のクロックトインバータ２４、出力固定回路３０の２入力ＮＡＮＤゲート２６に供給される。クロックトインバータ２０は入力端子１２に接続されている。

クロックトインバータ２０の回路構成の詳細は、図３Ａに示すとおりであり、電源電圧と接地電圧との間に直列接続されたＰ型ＭＯＳトランジスタＰ５、Ｐ６及びＮ型ＭＯＳトランジスタＮ５、Ｎ６とから構成され、Ｐ型ＭＯＳトランジスタＰ６のゲートとＮ型ＭＯＳトランジスタＮ５のゲートは共通に接続されて信号ａが印加される。Ｐ型ＭＯＳトランジスタＰ５のゲート（反転制御端子）には信号ｃが印加され、Ｎ型ＭＯＳトランジスタＮ６のゲート（制御端子）には信号ｄが印加される。このクロックトインバータ２０の出力ｂはＰ型ＭＯＳトランジスタＰ６とＮ型ＭＯＳトランジスタＮ５の共通接続端子である。

クロックトインバータ２０の反転制御端子には信号Ｃが、制御端子には信号Ｄが供給される。したがって、非同期動作時には信号ＣがＬになり、信号ＤがＨになるので、クロックトインバータ２０はインバータとして動作し、同期動作時には信号ＣがＨになり、信号ＤがＬになるので、クロックトインバータ２０はインバータとして動作せず、その出力はハイインピーダンス状態となる。クロックトインバータ２０の出力は遅延回路２１の入力に接続されている。

遅延回路２１の回路構成の詳細の一例は、図３Ｂに示す通りであり、複数のインバータ３６〜３９と、複数の容量素子４０〜４３とから構成されている。インバータ３６の出力とインバータ３７の入力とが接続され、インバータ３７の出力とインバータ３８の入力とが接続され、インバータ３８の出力とインバータ３９の入力とが接続されている。インバータ３６の出力とインバータ３７の入力との接続ノードに容量素子４０が接続され、インバータ３７の出力とインバータ３８の入力との接続ノードに容量素子４１が接続され、インバータ３８の入力とインバータ３９の出力との接続ノードに容量素子４２が接続され、インバータ３９の出力に容量素子４３が接続されている。インバータ３６は直列接続されたＰ型ＭＯＳトランジスタＰ７とＮ型ＭＯＳトランジスタＮ７とから構成されている。同様に、インバータ３７は直列接続されたＰ型ＭＯＳトランジスタＰ８とＮ型ＭＯＳトランジスタＮ８とから、インバータ３８は直列接続されたＰ型ＭＯＳトランジスタＰ９とＮ型ＭＯＳトランジスタＮ９とから、インバータ３９は直列接続されたＰ型ＭＯＳトランジスタＰ１０とＮ型ＭＯＳトランジスタＮ１０とからそれぞれ構成されている。また、容量素子４０は、並列接続されたＰ型ＭＯＳトランジスタＰ１１とＮ型ＭＯＳトランジスタＮ１１とから構成されている。同様に容量素子４１は、並列接続されたＰ型ＭＯＳトランジスタＰ１２とＮ型ＭＯＳトランジスタＮ１２とから、容量素子４２は、並列接続されたＰ型ＭＯＳトランジスタＰ１３とＮ型ＭＯＳトランジスタＮ１３とから、容量素子４３は、並列接続されたＰ型ＭＯＳトランジスタＰ１４とＮ型ＭＯＳトランジスタＮ１４とからそれぞれ構成されている。Ｐ型ＭＯＳトランジスタＰ１１〜Ｐ１４の拡散領域は電源電位に、Ｎ型ＭＯＳトランジスタＮ１１〜Ｎ１４の拡散領域は接地電位にそれぞれ接続されている。Ｐ型ＭＯＳトランジスタＰ１１のゲートとＮ型ＭＯＳトランジスタＮ１１のゲートとがインバータ３６の出力ノードに接続されており、同様に、Ｐ型ＭＯＳトランジスタＰ１２のゲートとＮ型ＭＯＳトランジスタＮ１２のゲートとがインバータ３７の出力ノードに、Ｐ型ＭＯＳトランジスタＰ１３のゲートとＮ型ＭＯＳトランジスタＮ１３のゲートとがインバータ３８の出力ノードに、Ｐ型ＭＯＳトランジスタＰ１４のゲートとＮ型ＭＯＳトランジスタＮ１４のゲートとがインバータ３９の出力ノードにそれぞれ接続されている。インバータ３６の出力ノードに接続されたＰ型ＭＯＳトランジスタＰ１１のチャネル容量とＮ型ＭＯＳトランジスタＮ１１のチャネル容量とが容量素子として働く。同様に、インバータ３７の出力ノードに接続されたＰ型ＭＯＳトランジスタＰ１２のチャネル容量とＮ型ＭＯＳトランジスタＮ１２のチャネル容量とが容量素子として働き、インバータ３８の出力ノードに接続されたＰ型ＭＯＳトランジスタＰ１３のチャネル容量とＮ型ＭＯＳトランジスタＮ１３のチャネル容量とが容量素子として働き、インバータ３９の出力ノードに接続されたＰ型ＭＯＳトランジスタＰ１４のチャネル容量とＮ型ＭＯＳトランジスタＮ１４チャネル容量とが容量素子として働く。

帰還回路２９は、遅延回路２１の出力を入力に戻すように接続されている。帰還回路２９の回路構成の一例は、図２に示すとおり、インバータ２３とクロックトインバータ２４とが継続接続されている。クロックトインバータ２４の制御端子（図３Ａにおける信号ｃ、ｄが供給される端子）には、信号Ｃ、Ｄが供給されるが、その接続関係はクロックトインバータ２０と逆である。

すなわち、クロックトインバータ２４の反転制御端子には信号Ｄが、制御端子には信号Ｃが供給される。したがって、非同期動作時には信号ＣがＬになり、信号ＤがＨになるので、クロックトインバータ２４はインバータとして動作せず、その出力はハイインピーダンス状態となるが、同期動作時には信号ＣがＨになり、信号ＤがＬになるので、クロックトインバータ２４はインバータとして動作する。このように、同期動作時には、遅延回路２１の出力は入力に正帰還され、遅延回路２１と帰還回路２９とで、ラッチ回路を構成することになる。

インバータ２５は、その入力が遅延回路２１の出力に接続されている。

信号発生回路２８は、遅延回路２１の出力、インバータ２５の出力、入力信号及びクロックトインバータ２０の出力がそれぞれ供給される。

信号発生回路２８はＰ型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４及びＮ型ＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４から構成される。電源端子と接地端子との間に、Ｐ型ＭＯＳトランジスタＰ１、Ｐ２、Ｎ型ＭＯＳトランジスタＮ１、Ｎ２が直列に接続される。また、電源端子と接地端子との間に、Ｐ型ＭＯＳトランジスタＰ３、Ｐ４、Ｎ型ＭＯＳトランジスタＮ３、Ｎ４が直列に接続される。Ｐ型ＭＯＳトランジスタＰ２のゲートとＮ型ＭＯＳトランジスタＮ１のゲートは共通に接続されており、入力信号が供給される。Ｐ型ＭＯＳトランジスタＰ１のゲートとＮ型ＭＯＳトランジスタＮ４のゲートは共通に接続されており、遅延回路２１の出力に接続されている。Ｐ型ＭＯＳトランジスタＰ４のゲートとＮ型ＭＯＳトランジスタＮ３のゲートは共通に接続されており、クロックトインバータ２０の出力に接続されている。Ｐ型ＭＯＳトランジスタＰ３のゲートとＮ型ＭＯＳトランジスタＮ２のゲートは共通に接続されており、インバータ２５の出力に接続されている。Ｐ型ＭＯＳトランジスタＰ２とＮ型ＭＯＳトランジスタＮ１の共通接続端子及びＰ型ＭＯＳトランジスタＰ４とＮ型ＭＯＳトランジスタＮ３の共通接続端子は共通にこの信号発生回路２８の出力に接続されている。

出力固定回路３０は、２入力ＮＡＮＤゲート２６とインバータ２７とを継続接続することによって構成されている。２入力ＮＡＮＤゲート２６の一入力端子には信号発生回路２８の出力が接続されており、他の入力端子には信号Ｄが供給される。出力固定回路３０の出力はドライバ１４に接続されている。

図２の回路の動作を以下に説明する。

（非同期動作時）
まず、非同期動作における回路の動作を説明する。非同期動作時には、信号ＣはＬ、信号ＤはＨなので、クロックトインバータ２０は通常のインバータと同様の動作をする。一方で、帰還回路２９の出力はハイインピーダンス状態である。

入力信号ＡがＬの状態で静止していたとする（入力Ｌ状態）。

入力信号ＡがＬなので、クロックトインバータ２０の出力はＨ、遅延回路２１の出力もＨ、インバータ２５の出力はＬである。すると、Ｐ型ＭＯＳトランジスタＰ１はオフ、Ｐ型ＭＯＳトランジスタＰ２はオン、Ｐ型ＭＯＳトランジスタＰ３はオン、Ｐ型ＭＯＳトランジスタＰ４はオフ、Ｎ型ＭＯＳトランジスタＮ１はオフ、Ｎ型ＭＯＳトランジスタＮ２はオフ、Ｎ型ＭＯＳトランジスタＮ３はオン、Ｎ型ＭＯＳトランジスタＮ４はオンとなる。このように、Ｎ型ＭＯＳトランジスタＮ３、Ｎ４が共にオンするので信号発生回路２８の出力はＬとなり、ドライバ１４の出力信号ＥもＬとなる。

入力信号ＡがＬからＨを遷移したとき（入力ＬＨ遷移状態）は以下の動作をする。

入力信号ＡがＬなので、クロックトインバータ２０の出力はＨであるが、遅延回路２１の出力はＨのままである。したがって、インバータ２５の出力はＬである。すると、Ｐ型ＭＯＳトランジスタＰ１はオフ、Ｐ型ＭＯＳトランジスタＰ２はオフ、Ｐ型ＭＯＳトランジスタＰ３はオン、Ｐ型ＭＯＳトランジスタＰ４はオン、Ｎ型ＭＯＳトランジスタＮ１はオン、Ｎ型ＭＯＳトランジスタＮ２はオフ、Ｎ型ＭＯＳトランジスタＮ３はオフ、Ｎ型ＭＯＳトランジスタＮ４はオンとなる。このように、Ｐ型ＭＯＳトランジスタＰ３、Ｐ４が共にオンするので信号発生回路２８の出力はＨとなり、ドライバ１４の出力信号ＥもＨとなる。

続いて、遅延回路２１の遅延時間に相当する時間が経過したとき（入力Ｈ状態）は以下の動作をする。

入力信号ＡがＨなので、クロックトインバータ２０の出力はＬ、遅延回路２１の出力もＨからＬになり、インバータ２５の出力はＨとなる。すると、Ｐ型ＭＯＳトランジスタＰ１はオン、Ｐ型ＭＯＳトランジスタＰ２はオフ、Ｐ型ＭＯＳトランジスタＰ３はオフ、Ｐ型ＭＯＳトランジスタＰ４はオン、Ｎ型ＭＯＳトランジスタＮ１はオン、Ｎ型ＭＯＳトランジスタＮ２はオン、Ｎ型ＭＯＳトランジスタＮ３はオフ、Ｎ型ＭＯＳトランジスタＮ４はオフとなる。このように、Ｎ型ＭＯＳトランジスタＮ１、Ｎ２が共にオンするので信号発生回路２８の出力はＬとなり、ドライバ１４の出力信号ＥもＬとなる。

このように、入力信号ＡがＬからＨに遷移すると、遅延回路２１の遅延時間に相当する時間幅のパルス信号がドライバ１４に現れることになる。

続いて、入力信号ＡがＨからＬに遷移したとき（入力ＨＬ遷移状態）は以下の動作をする。

入力信号ＡがＬなので、クロックトインバータ２０の出力はＨであるが、遅延回路２１の出力はＬのままである。したがって、インバータ２５の出力はＨである。すると、Ｐ型ＭＯＳトランジスタＰ１はオン、Ｐ型ＭＯＳトランジスタＰ２はオン、Ｐ型ＭＯＳトランジスタＰ３はオフ、Ｐ型ＭＯＳトランジスタＰ４はオフ、Ｎ型ＭＯＳトランジスタＮ１はオフ、Ｎ型ＭＯＳトランジスタＮ２はオン、Ｎ型ＭＯＳトランジスタＮ３はオン、Ｎ型ＭＯＳトランジスタＮ４はオフとなる。このように、Ｐ型ＭＯＳトランジスタＰ１、Ｐ２が共にオンするので信号発生回路２８の出力はＨとなり、ドライバ１４の出力信号ＥもＨとなる。

続いて、遅延回路２１の遅延時間に相当する時間がさらに経過したとき（入力Ｌ状態）は以下の動作をする。

入力信号ＡがＬなので、クロックトインバータ２０の出力はＨ、遅延回路２１の出力もＨ、インバータ２５の出力はＬである。すると、Ｐ型ＭＯＳトランジスタＰ１はオフ、Ｐ型ＭＯＳトランジスタＰ２はオン、Ｐ型ＭＯＳトランジスタＰ３はオン、Ｐ型ＭＯＳトランジスタＰ４はオフ、Ｎ型ＭＯＳトランジスタＮ１はオフ、Ｎ型ＭＯＳトランジスタＮ２はオフ、Ｎ型ＭＯＳトランジスタＮ３はオン、Ｎ型ＭＯＳトランジスタＮ４はオンとなる。このように、Ｎ型ＭＯＳトランジスタＮ３、Ｎ４が共にオンするので信号発生回路２８の出力はＬとなり、ドライバ１４の出力信号ＥもＬとなる。

このように、入力信号ＡがＨからＬに遷移すると、遅延回路２１の遅延時間に相当する時間幅のパルス信号がドライバ１４に現れることになる。

（同期動作時）
続いて、同期動作における回路の動作を説明する。同期動作時には、信号ＣはＨ、信号ＤはＬなので、クロックトインバータ２０の出力はハイインピーダンス状態である。一方で、帰還回路２９の出力は遅延回路２１の出力と同レベルである。なお、帰還回路２９と遅延回路２１はラッチ回路を構成するため、遅延回路２１の出力は、その直前の状態に依存する。そこで、以下、場合分けてして動作を検討する。

（入力信号ＡがＬ、遅延回路２１の出力Ｌの場合）
インバータ２５の出力はＨとなる。よって、Ｐ型ＭＯＳトランジスタＰ１はオン、Ｐ型ＭＯＳトランジスタＰ２はオン、Ｐ型ＭＯＳトランジスタＰ３はオフ、Ｐ型ＭＯＳトランジスタＰ４はオン、Ｎ型ＭＯＳトランジスタＮ１はオフ、Ｎ型ＭＯＳトランジスタＮ２はオン、Ｎ型ＭＯＳトランジスタＮ３はオフ、Ｎ型ＭＯＳトランジスタＮ４はオフとなる。このように、Ｐ型ＭＯＳトランジスタＰ１、Ｐ２が共にオンするので信号発生回路２８の出力はＨとなるが、出力固定回路３０によってドライバ１４の出力信号ＥはＬとなる。

（入力信号ＡがＬ、遅延回路２１の出力Ｈの場合）
インバータ２５の出力はＬとなる。よって、Ｐ型ＭＯＳトランジスタＰ１はオフ、Ｐ型ＭＯＳトランジスタＰ２はオン、Ｐ型ＭＯＳトランジスタＰ３はオン、Ｐ型ＭＯＳトランジスタＰ４はオフ、Ｎ型ＭＯＳトランジスタＮ１はオフ、Ｎ型ＭＯＳトランジスタＮ２はオン、Ｎ型ＭＯＳトランジスタＮ３はオン、Ｎ型ＭＯＳトランジスタＮ４はオンとなる。このように、Ｎ型ＭＯＳトランジスタＮ３、Ｎ４が共にオンするので信号発生回路２８の出力はＨとなるが、出力固定回路３０によってドライバ１４の出力信号ＥはＬとなる。

（入力信号ＡがＨ、遅延回路２１の出力Ｌの場合）
インバータ２５の出力はＨとなる。よって、Ｐ型ＭＯＳトランジスタＰ１はオン、Ｐ型ＭＯＳトランジスタＰ２はオフ、Ｐ型ＭＯＳトランジスタＰ３はオフ、Ｐ型ＭＯＳトランジスタＰ４はオン、Ｎ型ＭＯＳトランジスタＮ１はオフ、Ｎ型ＭＯＳトランジスタＮ２はオフ、Ｎ型ＭＯＳトランジスタＮ３はオフ、Ｎ型ＭＯＳトランジスタＮ４はオフとなる。このように、Ｎ型ＭＯＳトランジスタＮ１、Ｎ２が共にオンするので信号発生回路２８の出力はＨとなるが、出力固定回路３０によってドライバ１４の出力信号ＥはＬとなる。

（入力信号ＡがＨ、遅延回路２１の出力Ｈの場合）
インバータ２５の出力はＬとなる。よって、Ｐ型ＭＯＳトランジスタＰ１はオフ、Ｐ型ＭＯＳトランジスタＰ２はオフ、Ｐ型ＭＯＳトランジスタＰ３はオン、Ｐ型ＭＯＳトランジスタＰ４はオンオフ、Ｎ型ＭＯＳトランジスタＮ１はオン、Ｎ型ＭＯＳトランジスタＮ２はオフ、Ｎ型ＭＯＳトランジスタＮ３はオン、Ｎ型ＭＯＳトランジスタＮ４はオンとなる。このように、Ｎ型ＭＯＳトランジスタＮ３、Ｎ４が共にオンするので信号発生回路２８の出力はＨとなるが、出力固定回路３０によってドライバ１４の出力信号ＥはＬとなる。

このように、同期動作時に入力信号ＡがＬからＨに遷移してもＨからＬに遷移しても
出力信号Ｅは、出力固定回路３０によってＬに固定される。この同期状態では、クロックトインバータ２０の出力がハイインピーダンス状態であるため、遅延回路２１に貫通電流は流れない。よって、遅延回路２１における消費電力の低減が可能になる。

このような動作を時間軸で表したタイムチャートを図４に示す。

Ｃは制御回路から発生した制御信号であり、同期動作のときにはＨ、非同期動作のときにはＬとなる。半導体装置が非同期動作から同期動作になると制御信号ＣがＬからＨに遷移し、同期動作から非同期動作になるときはＨからＬに遷移する。非同期動作時に入力端子Ａに入力信号が入力されると、入力された信号に応じて、入力検知回路よりドライバ１４に出力信号Ｅが現れる。このとき、遅延回路２１の遅延時間に相当する時間幅のパルス信号がドライバ１４に現れる。一方、非同期動作時に入力端子Ａに入力信号が入力されると、出力固定回路により、ドライバ１４に現れる出力信号ＥはＬに固定される。

図５は本発明の入力検知回路を、疑似ＳＲＡＭ（内部の回路構成はＤＲＡＭであるが、入出力インターフェースがＳＲＡＭと同様となるように構成した記憶装置）に応用した回路の一例のブロック図である。

この疑似ＳＲＡＭは、入力回路５１、モード設定回路５２、制御回路５３、入力検知回路５４を有する。

外部クロック信号ＣＬＫ、外部アドレス信号ＡＤＤ、外部データ信号ＤＱ及びその他の信号は、いずれも入力回路に供給され、対応する内部信号が生成される。この内部信号はモード設定回路５２へ供給され、このモード設定回路５２は、これらの内部信号に応答して、同期動作モードか非同期動作モードかを判別する。同期動作モードであれば、このモード設定回路５２の出力信号ＦはＨレベルとなり、非同期動作モードであれば、出力信号ＦはＬレベルとなる。外部チップ選択信号／ＣＥ１及び外部アドレス有効信号／ＡＤＶも同様に、入力回路５１に供給され、対応する内部信号が生成される。

制御回路５３は内部クロック信号と、出力信号Ｆと、内部チップ選択信号とによって動作し、同期動作モードであっても、クロック信号ＣＬＫの供給が停止されると、非同期動作を指示する制御信号Ｃを生成する。この制御信号Ｃは、入力検知回路５４に供給される。この入力検知回路５４は図１の入力検知回路１３と同じ回路構成である。

図６は本発明の、同期動作中の非同期動作割り込みに対応するタイミング図の一例である。前述したとおり、／ＣＥ１はチップを選択するための外部信号であり、／ＡＤＶはＡＤＤを取り込むための外部信号である。同期動作中では、装置は外部クロック信号ＣＬＫによって作動し、出力信号Ｅは固定されているため外部信号アドレス信号ＡＤＤが入力されても、出力信号Ｅは遷移しない。同期動作中に外部チップ選択信号／ＣＥ１がＨに遷移すると、制御信号ＣがＬ（非同期動作モード）になり、外部クロック信号ＣＬＫの供給が停止され、外部チップ選択信号／ＣＥ１がＬになることにより非同期動作が可能となる。また、非同期動作中に外部チップ選択信号／ＣＥ１がＬ状態で、外部アドレス有効信号／ＡＤＶがＬに遷移した後、外部クロック信号ＣＬＫが供給されると、制御信号ＣがＨ（同期動作モード）に遷移することにより、再び同期動作が可能となる。同期動作モードあるいは非同期動作モードに対応して、入力検知回路を活性化あるいは非活性化することで出力信号Ｅを制御し、電流を削減することが可能となる。

また、この入力検知回路１３、５４では、信号発生回路２８を構成する直列に接続されたＭＯＳトランジスタのチャネル幅を適宜選択することによって、信号発生回路２８の動作と２入力ＮＡＮＤゲートの動作の高速化を図ることができる。

信号発生回路内で直列に接続されたＰ型ＭＯＳトランジスタＰ１、Ｐ２、Ｎ型ＭＯＳトランジスタＮ１、Ｎ２とＰ型ＭＯＳトランジスタＰ３、Ｐ４、Ｎ型ＭＯＳトランジスタＮ３、Ｎ４のうち、電源側ないし接地側に接続されたトランジスタのチャネル幅を大きくすることによって、Ｐ型ＭＯＳトランジスタＰ１，Ｐ３、Ｎ型ＭＯＳトランジスタＮ２，Ｎ４の各オン抵抗を小さくすることができ、直列接続されたトランジスタ列の直列抵抗も小さくすることができる。また各トランジスタ間の充電電流が減ることもない。このとき、Ｐ型ＭＯＳトランジスタＰ２、Ｐ４またはＮ型ＭＯＳトランジスタＮ１、Ｎ３の拡散容量が増加することがないので、充電時間を短くすることかでき、入力信号が入力検知回路に入力されてから出力信号が出力されるまでの遅延時間を短縮できる。

このとき、電源側ないし接地側に接続されたＭＯＳトランジスタのチャネル幅を、電源側ないし接地側でないＭＯＳトランジスタのチャネル幅の整数倍にすることで各トランジスタのレイアウトの縮小が図れる。図７と図８はそれぞれ、接地側に接続されたＭＯＳトランジスタのチャネル幅を、電源側ないし接地側でないＭＯＳトランジスタのチャネル幅の整数倍にしたときのレイアウト図の一例である。図７は、直列接続されているＮ型ＭＯＳトランジスタで、接地側に接続されているトランジスタ（Ｎ型ＭＯＳトランジスタＮ２、Ｎ４）のチャネル幅を接地側でないトランジスタ（Ｎ型ＭＯＳトランジスタＮ１、Ｎ３）のチャネル幅の３倍にしたときのレイアウト図である。図８は、接地側でないトランジスタのチャネル幅を図７（ａ）に示す接地側でないトランジスタのチャネル幅の倍にし、接地側に接続されているトランジスタのチャネル幅を接地側でないトランジスタのチャネル幅のさらに倍にしたときのレイアウト図である。電源側についても同様のことがいえる。

このように構成することにより、隣接するトランジスタ間の素子分離領域を省略することが可能となり、また、チャネル幅を整数倍に設定することにより、同一の幅の拡散層を用いることが可能となり、レイアウトの縮小が図れる。

本発明の入力検知回路の一実施形態において、信号発生回路を構成する直列に接続されたＭＯＳトランジスタのチャネル幅を変更することによって、信号発生回路の高速化を図ることができる。

本発明の入力検知回路の一実施形態において、信号発生回路を構成する直列に接続されたＭＯＳトランジスタで電源側ないし接地側に接続されたＭＯＳトランジスタのチャネル幅を電源側ないし接地側でないトランジスタのチャネル幅の整数倍で構成して、信号発生回路の高速化を図ることができる。

以上、本発明を上記各実施態様を例にして説明したが、本発明は、その趣旨を離れることなく適宜修正・変更することが出来ることはいうまでもない。

本発明の一実施形態を示すブロック図である。 （ａ）は本発明の入力検知回路図の一実施例である。（ｂ）は本発明の入力検知回路図の一実施例のインバータ２２の図である。 クロックトインバータ２０の回路構成である。 遅延回路２１の回路構成の一実施例である。 本発明の入力検知回路図のタイミング図の一実施例である。 本発明の入力検知回路図周辺のブロック図の一例である。 本発明を使用し、同期動作中の非同期動作割り込みに対応するタイミング図の一実施例である。 ＭＯＳトランジスタのレイアウト図の一実施例である。 ＭＯＳトランジスタのレイアウト図の一実施例である。 従来の入力検知回路の回路図である。 従来の入力検知回路のタイミング図である。

符号の説明

１４ ドライバ
２０ クロックトインバータ
２１ 遅延回路
２２ インバータ
２３ インバータ
２４ クロックトインバータ
２５ インバータ
２６ ２入力ＮＡＮＤゲート
２７ インバータ
２８ 信号発生回路
２９ 帰還回路
３０ 出力固定回路

Claims (5)

1. 外部から入力される入力信号をクロックに同期して取り込む同期動作と前記クロックに同期せずして取り込む非同期動作を有する半導体記憶装置において、
   前記入力信号が供給される入力端子と、
   前記入力端子に接続され、入力及び出力を有する遅延回路を有し、前記入力信号の遷移を検知し、その遷移に応じてパルス信号を発生する入力検知回路と、
   前記同期動作か前記非同期動作かに応じて異なった制御信号を発生する制御回路と、を具備し、
   前記制御信号に応答して、前記入力検知回路の動作を停止させることを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、前記入力検知回路は、
   前記遅延回路の前記入力及び前記出力の双方を受けてパルス信号を成形する信号発生回路と、
   前記入力端子と前記遅延回路の前記入力との間に接続され、前記制御信号が同期動作であることを示しているときには前記入力端子に供給された前記入力信号を前記遅延回路に伝送しない第１のゲート回路
   を具備することを特徴とする半導体記憶装置。
3. 請求項１または２記載の半導体装置において、前記入力検知回路は、
   前記制御信号が同期動作であることを示しているときに、前記遅延回路の前記出力を、前記遅延回路の前記入力に戻し、前記制御信号が非同期動作であることを示しているときに、前記遅延回路の前記出力を、前記遅延回路の前記入力に戻さない帰還回路
   を具備することを特徴とする半導体記憶装置。
4. 請求項３記載の半導体記憶装置において、前記帰還回路は、前記遅延回路の前記出力と前記入力との間に接続され、前記制御信号が非同期動作であることを示しているときには信号を伝送せず、前記制御信号が同期動作であることを示しているとときには信号を伝送する第２のゲート回路
   を具備することを特徴とする半導体記憶装置。
5. 請求項１記載の半導体記憶装置において、前記制御信号が同期動作であることを示しているとときには前記信号発生回路の出力を所定レベルに固定する第３のゲート回路
   を具備することを特徴とする半導体記憶装置。
   
   

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