JPH11220358A - Digital filter - Google Patents

Abstract

PROBLEM TO BE SOLVED: To incorporate an attenuating function in the digital filter. SOLUTION: An adder subtracter 31 performs an adding and a subtracting processing for input data Xa(n) and Xb(n) and addition/subtraction data Xa(1)±Xb(1)} is written in a RAM 32. The addition/subtraction data Xa(1)+Xb(1)} is inputted to a multiplier 36 through a selector 34 and multiplied by a filter coefficient h(k) inputted from a ROM 33 through a selector 35. The multiplication data is cumulatively added by a cumulative adder 37 according to the number of taps and final cumulative addition is stored as composite data Y(n) in a register 40. The composite data Y(n) is inputted to a multiplier 36 through a selector 34 and multiplied by an attenuation coefficient g(m) inputted through the selector 35 and the result is stored as output data y(n) in an output register 41.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、デジタルオーディ
オ機器等に用いられるデジタルデータの合成を行うデジ
タルフィルタに関する。The present invention relates to a digital filter for synthesizing digital data used in digital audio equipment and the like.

【０００２】[0002]

【従来の技術】ＦＩＲ型(Finite Impulse Responce)の
デジタルフィルタは、式(1)に示すように、入力データ
Ｘ(n)とインパルス応答との畳み込みによって出力デー
タＹ(n)を得るように構成される。2. Description of the Related Art A FIR (Finite Impulse Response) digital filter is configured to obtain output data Y (n) by convolution of input data X (n) and an impulse response as shown in equation (1). Is done.

【０００３】[0003]

【数１】 (Equation 1)

【０００４】ここで、ｈ(k)はフィルタ係数、Ｎはタッ
プ数である。そこで、式(1)をＺ変換すると、[0004] Here, h (k) is a filter coefficient, and N is the number of taps. Then, when Expression (1) is Z-transformed,

【０００５】[0005]

【数２】 (Equation 2)

【０００６】が得られ、この式(2)より、[0006] From this equation (2),

【０００７】[0007]

【数３】 (Equation 3)

【０００８】となり、周波数応答がわかる。そして、ω
＝２πｋ／Ｎとすると、式(3)は、Thus, the frequency response can be understood. And ω
= 2πk / N, equation (3) becomes

【０００９】[0009]

【数４】 (Equation 4)

【００１０】となる。この式(4)は、離散的フーリエ変
換(ＤＦＴ:Discrete Fourier Transform)の式とみなす
ことができる。従って、フィルタ係数ｈ(k)は、式(4)に
よって与えられる周波数特性を逆変換(ＩＤＦＴ:Invers
e Discrete Fourier Transform)することにより求めら
れる。図５は、標準的なＦＩＲ型のデジタルフィルタの
構成を示す回路図である。## EQU1 ## This equation (4) can be regarded as an equation of a discrete Fourier transform (DFT). Therefore, the filter coefficient h (k) is obtained by inversely transforming the frequency characteristic given by the equation (4) (IDFT: Invers
e Discrete Fourier Transform). FIG. 5 is a circuit diagram showing a configuration of a standard FIR type digital filter.

【００１１】複数の遅延素子１は、例えばシフトレジス
タにより構成され、互いに直列に接続されて入力データ
Ｘ(n)をそれぞれ一定の期間Ｔだけ遅延する。複数の乗
算器２は、入力データＸ(n)の入力側及び各遅延素子１
の出力側にそれぞれ接続され、入力データＸ(n)及び各
遅延素子１の出力に固有のフィルタ係数ｈ(k)をそれぞ
れ乗算する。これにより、入力データＸ(n)に対してイ
ンパルス応答の畳み込み処理が行われる。The plurality of delay elements 1 are composed of, for example, shift registers, are connected in series with each other, and each delay input data X (n) by a predetermined period T. The plurality of multipliers 2 are provided on the input side of the input data X (n) and each delay element 1
And multiplies the input data X (n) and the output of each delay element 1 by a unique filter coefficient h (k). Thereby, the convolution process of the impulse response is performed on the input data X (n).

【００１２】総和加算器３は、各乗算器２の出力、即
ち、所定のフィルタ係数ｈ(k)が乗算された入力データ
Ｘ(n)及び各遅延素子１の出力の総和をとり、出力デー
タＹ(n)として出力する。従って、入力データＸ(n)に対
して、上述の式(1)に従う演算が実行されたことにな
る。このようなデジタルフィルタは、タップ数Ｎに応じ
て遅延素子１及び乗算器２が配列されるため、タップ数
Ｎの増加に伴って回路規模が大きくなるという問題を有
している。そこで、時系列の入力データを一旦メモリに
記憶し、そのメモリから読み出した入力データにフィル
タ係数を順次乗算しながら、その乗算結果を累加算する
ようにしたストアードプログラム方式のデジタルフィル
タが提案されている。The sum adder 3 takes the output of each multiplier 2, that is, the sum of the input data X (n) multiplied by a predetermined filter coefficient h (k) and the output of each delay element 1, and outputs the output data. Output as Y (n). Therefore, the operation according to the above equation (1) has been performed on the input data X (n). In such a digital filter, since the delay element 1 and the multiplier 2 are arranged according to the number of taps N, there is a problem that the circuit scale increases as the number of taps N increases. Therefore, there has been proposed a digital filter of a stored program method in which time-series input data is temporarily stored in a memory, and input data read from the memory is sequentially multiplied by a filter coefficient, and the multiplication result is cumulatively added. I have.

【００１３】図６は、ストアードプログラム方式のデジ
タルフィルタの構成を示すブロック図である。ＲＡＭ１
１は、時系列で入力される入力データＸ(n)を順次記憶
し、ＲＯＭ１２は、予め複数のフィルタ係数ｈ(k)を記
憶する。また、ＲＡＭ１１は、記憶した入力データＸ
(n)を１ステップ毎に読み出して出力し、ＲＯＭ１２
は、１ステップごとに増加するｋの値に対応して特定の
フィルタ係数ｈ(k)を読み出して出力する。なお、この
ｋは、式(1)に示したｋに一致するものである。そし
て、乗算器１３は、ＲＡＭ１１から読み出された入力デ
ータＸ(n-k)にＲＯＭ１２から読み出されたフィルタ係
数ｈ(k)を乗算する。FIG. 6 is a block diagram showing the configuration of a digital filter of the stored program system. RAM1
1 sequentially stores input data X (n) input in time series, and the ROM 12 stores a plurality of filter coefficients h (k) in advance. Further, the RAM 11 stores the stored input data X
(n) is read and output for each step,
Reads and outputs a specific filter coefficient h (k) corresponding to the value of k that increases in each step. Note that k is equal to k shown in Expression (1). Then, the multiplier 13 multiplies the input data X (nk) read from the RAM 11 by the filter coefficient h (k) read from the ROM 12.

【００１４】累加算器１４は、加算器１５及びレジスタ
１６からなり、乗算器１３の乗算結果を累加算する。即
ち、加算器１５により乗算器１３の出力とレジスタ１６
の出力とが加算され、その加算結果が再びレジスタ１６
に格納されることにより、乗算器１３の乗算結果が順次
加算される。出力レジスタ１７は、累加算器１４から出
力される累加算結果を取り込み、出力データＹ(n)とし
て出力する。The accumulator 14 comprises an adder 15 and a register 16, and accumulates the multiplication result of the multiplier 13. That is, the output of the multiplier 13 and the register 16
Is added to the output of the register 16 again.
, The multiplication results of the multiplier 13 are sequentially added. The output register 17 takes in the accumulation result output from the accumulator 14 and outputs it as output data Y (n).

【００１５】このＦＩＲ型デジタルフィルタでは、ＲＡ
Ｍ１１及びＲＯＭ１２からそれぞれ入力データＸ(n)及
びフィルタ係数ｈ(k)を順次読み出して積和演算を繰り
返すことにより、式(1)に従う演算を実行して出力デー
タＹ(n)を得ている。このため、タップ数Ｎが大きくな
ったとしても、回路規模が大きくなることはない。とこ
ろで、第１のフィルタ係数ｈ1(n)を有するデジタルフィ
ルタに対し、In this FIR digital filter, RA
By sequentially reading the input data X (n) and the filter coefficient h (k) from the M11 and the ROM 12 and repeating the product-sum operation, the operation according to the equation (1) is executed to obtain the output data Y (n). . Therefore, even if the number of taps N increases, the circuit scale does not increase. By the way, for a digital filter having a first filter coefficient h1 (n),

【００１６】[0016]

【数５】 (Equation 5)

【００１７】により与えられる第２のフィルタ係数ｈ2
(n)を有するデジタルフィルタは、その周波数応答性か
らミラーフィルタと称される。このようなミラーフィル
タにおけるＺ変換の関係は、The second filter coefficient h2 given by
The digital filter having (n) is called a mirror filter because of its frequency response. The relationship of Z conversion in such a mirror filter is as follows.

【００１８】[0018]

【数６】 (Equation 6)

【００１９】である。ここで、周波数応答性を考える
と、## EQU1 ## Here, considering the frequency response,

【００２０】[0020]

【数７】 (Equation 7)

【００２１】であることから、式(6)は、Therefore, equation (6) is

【００２２】[0022]

【数８】 (Equation 8)

【００２３】となる。これにより、ミラーフィルタの周
波数応答性が、π／２で対称となることがわかる。ここ
で、π／２がサンプリング周期の１／４であることか
ら、このミラーフィルタは、ＱＭＦ(Quadrature Mirror
Filter)と称される。このようなＱＭＦは、アイイーイ
ーイー・トランザクションズ・オン・アコースティック
ス・スピーチ・アンド・シグナル・プロセッシング，エ
イエスエスピー３２巻３号，１９８４年６月，(IEEE Tr
ans. Acoust.,Speech,Signal Process.,Vol.ASSP-32,N
o.3,June1984)第５２２頁〜第５３１頁に詳述されてい
る。## EQU1 ## This indicates that the frequency response of the mirror filter is symmetric at π / 2. Here, since π / 2 is ４ of the sampling period, this mirror filter is a QMF (Quadrature Mirror).
Filter). Such a QMF is described in IEE Transactions on Acoustic Speech and Signal Processing, ISSP Vol. 32, No. 3, June 1984, (IEEE Tr
ans. Acoust., Speech, Signal Process., Vol.ASSP-32, N
o.3, June 1984) pages 522 to 531.

【００２４】上述のＱＭＦにより、周波数成分の帯域合
成が行われる合成フィルタにおいては、式(9)及び式(1
0)に示すように、第１の入力データＸa(n)及び第２の入
力データＸb(n)の加算値または減算値に対するインパル
ス応答の畳み込み処理により、入力データＸa(n)、Ｘb
(n)の合成データである出力データＹ(n)を得るように構
成される。In the synthesis filter for performing band synthesis of frequency components by the above-described QMF, the equations (9) and (1)
As shown in (0), the input data Xa (n) and Xb (n) are convoluted with the impulse response for the addition value or subtraction value of the first input data Xa (n) and the second input data Xb (n).
It is configured to obtain output data Y (n) which is composite data of (n).

【００２５】[0025]

【数９】 (Equation 9)

【００２６】[0026]

【数１０】 (Equation 10)

【００２７】図７は、式(9)及び式(10)に従う帯域合成
処理が行われる合成フィルタの構成を示すブロック図で
ある。減算器２１は、第１の入力データＸa(n)から第２
の入力データＸb(n)を減算し、加算器２２は、第１の入
力データＸa(n)と第２の入力データＸb(n)とを加算す
る。切り換えスイッチ２３は、減算器２１の出力と加算
器２２の出力とを交互に切り換えて出力する。FIG. 7 is a block diagram showing a configuration of a synthesis filter for performing band synthesis processing according to equations (9) and (10). The subtracter 21 converts the first input data Xa (n) into a second
, And the adder 22 adds the first input data Xa (n) and the second input data Xb (n). The changeover switch 23 alternately outputs the output of the subtractor 21 and the output of the adder 22 for output.

【００２８】複数の遅延素子２４は、直列に接続され、
減算器２１の出力または加算器２２の出力それぞれ一定
期間（Ｔ）だけ遅延する。複数の第１の乗算器２５は、
スイッチ２３の出力及び偶数段の遅延素子２４の出力側
に接続され、スイッチ２３の出力及び各遅延素子２４の
出力にフィルタ係数ｈ(2k)を乗算する。また、複数の第
２の乗算器２６は、奇数段の遅延素子２４の出力側に接
続され、各遅延素子２４の出力にフィルタ係数ｈ(2k+1)
を乗算する。これにより、第１の入力データＸa(n)及び
第２の入力データＸb(n)の減算値および加算値に対する
インパルス応答の畳み込み処理が行われる。The plurality of delay elements 24 are connected in series,
The output of the subtracter 21 or the output of the adder 22 is delayed by a certain period (T). The plurality of first multipliers 25
The output of the switch 23 and the output side of the delay element 24 in the even-numbered stages are connected to each other, and the output of the switch 23 and the output of each delay element 24 are multiplied by a filter coefficient h (2k). The plurality of second multipliers 26 are connected to the output side of the odd-numbered delay elements 24, and the output of each delay element 24 includes a filter coefficient h (2k + 1).
Multiply by Thus, the convolution process of the impulse response with respect to the subtraction value and the addition value of the first input data Xa (n) and the second input data Xb (n) is performed.

【００２９】第１の総和加算器２７は、第１の乗算器２
５の出力を全て加算し、中間データＡnを出力する。一
方、第２の総和加算器２８は、第２の乗算器２６の出力
を全て加算し、中間データＢnを出力する。そして、切
り換えスイッチ２９は、切り換えスイッチ２３と同期し
て、中間データＡnと中間データＢnとを交互に切り換
え、出力データＹ(n)として出力する。このようにして
式(11)及び式(12)に従う演算処理が達成される。The first sum adder 27 includes a first multiplier 2
5 are all added, and the intermediate data An is output. On the other hand, the second sum adder 28 adds all outputs from the second multiplier 26 and outputs intermediate data Bn. Then, the changeover switch 29 alternately switches between the intermediate data An and the intermediate data Bn in synchronization with the changeover switch 23, and outputs it as output data Y (n). In this way, the arithmetic processing according to the equations (11) and (12) is achieved.

【００３０】以上のような合成フィルタを上述のストア
ードプログラム方式により構成することは、本出願人に
より提案された特開平６−２１６７１５号公報に開示さ
れている。The construction of the above-mentioned synthesis filter by the above-mentioned stored program method is disclosed in Japanese Patent Application Laid-Open No. Hei 6-216715 proposed by the present applicant.

【００３１】[0031]

【発明が解決しようとする課題】一般的なオーディオ機
器においては、音声信号を減衰させて再生音量を下げる
アッテネート機能が設けられる。ＭＤ(Mini Disc)プレ
ーヤに代表されるデジタルオーディオ機器の場合、デジ
タル化されたオーディオデータに利得が１以下となるよ
うなアッテネート係数を乗算することにより、アッテネ
ート機能を実現するように構成される。In general audio equipment, there is provided an attenuation function for attenuating an audio signal and lowering a reproduction volume. In the case of a digital audio device typified by an MD (Mini Disc) player, the attenuation function is realized by multiplying the digitized audio data by an attenuation coefficient having a gain of 1 or less.

【００３２】デジタルデータの演算処理においては、回
路規模が大きい乗算器の数が増えると、演算処理装置が
複雑になり、コストの増加を招くことになる。特に、ビ
ット数の多いオーディオデータの場合には、乗算器の増
加がコストの増加に大きく影響し易い。そこで本発明
は、回路規模を増大させることなく、デジタルフィルタ
にアッテネート機能を内蔵させることを目的とする。In arithmetic processing of digital data, as the number of multipliers having a large circuit scale increases, the arithmetic processing device becomes complicated, resulting in an increase in cost. In particular, in the case of audio data having a large number of bits, an increase in the number of multipliers tends to greatly affect an increase in cost. Accordingly, an object of the present invention is to provide a digital filter with a built-in attenuation function without increasing the circuit scale.

【００３３】[0033]

【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、第１及び第２の時系列入力データを加算または減算
する加減算器と、上記加減算器から得られる加減算デー
タを記憶するＲＡＭと、上記ＲＡＭから読み出された加
減算データ及び各加減算データに対応する合成データ
が、上記加減算データに対応したフィルタ係数及び所定
のアッテネート係数と共に入力され、上記加減算データ
及び上記フィルタ係数の組または上記合成データ及び上
記アッテネート係数の組の何れか一方の組を選択するセ
レクタと、上記セレクタの選択データの組を互いに乗算
する乗算器と、上記加減算データ及び上記フィルタ係数
の組に対応する上記乗算器の乗算データを順次累加算す
る累加算器と、この累加算器の演算結果を取り込み、上
記合成データとして上記セレクタに供給するレジスタ
と、を備え、上記合成データ及び上記アッテネート係数
の組に対応する上記乗算器の乗算データを上記第１及び
第２の時系列入力データの合成データとなる出力データ
として出力することにある。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problem, and is characterized by the addition and subtraction of adding or subtracting first and second time-series input data. , A RAM for storing the addition / subtraction data obtained from the addition / subtraction unit, and a combination of the addition / subtraction data read from the RAM and the combined data corresponding to each addition / subtraction data, the filter coefficient and the predetermined attenuation coefficient corresponding to the addition / subtraction data. And a selector that selects one of the set of the addition / subtraction data and the filter coefficient or the combination of the composite data and the attenuating coefficient, and a multiplier that multiplies the set of selection data of the selector with each other. An accumulator that sequentially accumulates the multiplication data of the multiplier corresponding to the set of the addition / subtraction data and the filter coefficient; A register for fetching the operation result of the adder and supplying the result as the synthesized data to the selector, wherein the multiplied data of the multiplier corresponding to the set of the synthesized data and the attenuating coefficient is stored in the first and second times. It is to output as output data which is combined data of the sequence input data.

【００３４】本発明によれば、入力データに対する合成
データとなる累加算器の演算結果が、再度乗算器に入力
され、所定のアッテネート係数と乗算された後、出力デ
ータとして出力されるようになる。フィルタ係数の乗算
とアッテネート係数の乗算とで共通の乗算器を用いるこ
とで、乗算器の数を増やすことなくアッテネート機能を
付加することができる。According to the present invention, the operation result of the accumulator, which is combined data with respect to the input data, is again input to the multiplier, multiplied by a predetermined attenuation coefficient, and then output as output data. . By using a common multiplier for the multiplication of the filter coefficient and the multiplication of the attenuation coefficient, an attenuation function can be added without increasing the number of multipliers.

【００３５】[0035]

【発明の実施の形態】図１は、本発明のデジタルフィル
タの実施形態を示すブロック図である。加減算器３１
は、デコード入力に接続され、時系列で入力される第１
の入力データＸa(n)及び第２の入力データＸb(n)に対し
て、減算処理及び加算処理を施す。即ち、第１の入力デ
ータＸa(n)から第２の入力データＸb(n)を減算し、さら
に、第１の入力データＸa(n)と第２の入力データＸb(n)
とを加算することにより、加減算データ｛Ｘa(n)±Ｘb
(n)｝を生成する。ＲＡＭ３２は、加減算器３１に接続
され、加減算データ｛Ｘa(n)±Ｘb(n)｝をそれぞれ所定
の期間記憶し、演算処理の各ステップ毎に順次読み出し
て出力する。ＲＯＭ３３は、予め複数のフィルタ係数ｈ
(k)を記憶し、１ステップごとに増加するｋの値に対応
して所定のフィルタ係数ｈ(k)を読み出して繰り返し出
力する。このｋは、上述の式(9)〜式(10)に示したｋに
一致するものである。FIG. 1 is a block diagram showing an embodiment of a digital filter according to the present invention. Adder / subtractor 31
Is connected to the decode input and is the first time-series input
The input data Xa (n) and the second input data Xb (n) are subjected to subtraction processing and addition processing. That is, the second input data Xb (n) is subtracted from the first input data Xa (n), and the first input data Xa (n) and the second input data Xb (n) are further subtracted.
, The addition and subtraction data ｛Xa (n) ± Xb
(n) Generate｝. The RAM 32 is connected to the adder / subtractor 31, stores the add / subtract data {Xa (n) ± Xb (n)} for a predetermined period, and sequentially reads out and outputs the data at each step of the arithmetic processing. The ROM 33 stores a plurality of filter coefficients h in advance.
(k) is stored, and a predetermined filter coefficient h (k) is read out corresponding to the value of k that increases for each step and repeatedly output. This k coincides with k shown in the above equations (9) to (10).

【００３６】第１のセレクタ３４は、ＲＡＭ３２及び後
述するレジスタ４０に接続され、ＲＡＭ３２から読み出
される加減算データ｛Ｘa(n)±Ｘb(n)｝またはレジスタ
４０に保持される合成データの何れか一方を選択して出
力する。第２のセレクタ３５は、アッテネート入力とＲ
ＯＭ３３とに接続され、アッテネート係数ｇ(m)または
ＲＯＭ３３から読み出されるフィルタ係数ｈ(k)の何れ
か一方を選択して出力する。これら第１及び第２のセレ
クタ３４、３５は、共通の選択制御信号ＳＣに応答して
選択制御される。The first selector 34 is connected to the RAM 32 and a register 40 described later, and either one of the addition / subtraction data {Xa (n) ± Xb (n)} read from the RAM 32 or the combined data held in the register 40 Select and output. The second selector 35 selects the attenuation input and R
It is connected to the OM 33 to select and output one of the attenuation coefficient g (m) and the filter coefficient h (k) read from the ROM 33. These first and second selectors 34 and 35 are selectively controlled in response to a common selection control signal SC.

【００３７】乗算器３６は、第１のセレクタ３４及び第
２のセレクタ３５に接続され、第１のセレクタ３４で選
択された加減算データ｛Ｘa(n)±Ｘb(n)｝または合成デ
ータＹ(n)の一方と、第２のセレクタ３５で選択された
アッテネート係数ｇ(m)またはフィルタ係数ｈ(k)の一方
とを乗算する。ここで、第１のセレクタ３４が加減算デ
ータ｛Ｘa(n)±Ｘb(n)｝を選択するときには第２のセレ
クタ３５がフィルタ係数ｈ(k)を選択し、第１のセレク
タ３４が合成データＹ(n)を選択するときには第２のセ
レクタ３５がアッテネート係数ｇ(m)を選択するようし
て動作する。これにより、乗算器３６は、加減算データ
｛Ｘa(n)±Ｘb(n)｝とフィルタ係数ｈ(k)との乗算、あ
るいは、合成データＹ(n)とアッテネート係数ｇ(m)との
乗算を行う。そして、加減算データ｛Ｘa(n)±Ｘb(n)｝
とフィルタ係数ｈ(k)との乗算データが累加算器３７に
供給され、合成データＹ(n)とアッテネート係数ｇ(m)と
の乗算データが出力レジスタ４１に供給される。The multiplier 36 is connected to the first selector 34 and the second selector 35, and the addition / subtraction data {Xa (n) ± Xb (n)} selected by the first selector 34 or the composite data Y ( n) is multiplied by one of the attenuation coefficient g (m) or the filter coefficient h (k) selected by the second selector 35. Here, when the first selector 34 selects the addition / subtraction data {Xa (n) ± Xb (n)}, the second selector 35 selects the filter coefficient h (k), and the first selector 34 When selecting Y (n), the second selector 35 operates so as to select the attenuation coefficient g (m). Thereby, the multiplier 36 multiplies the addition / subtraction data {Xa (n) ± Xb (n)} by the filter coefficient h (k), or multiplies the combined data Y (n) by the attenuation coefficient g (m). I do. Then, the addition / subtraction data {Xa (n) ± Xb (n)}
The multiplied data of the composite data Y (n) and the attenuation coefficient g (m) is supplied to the output register 41.

【００３８】加算器３８及びレジスタ３９よりなる累加
算器３７は、乗算器３６に接続され、乗算器３６の乗算
結果をタップ数に従って累加算する。即ち、レジスタ３
９から読み出したデータと乗算器３６から入力される乗
算データとを加算器３８で加算し、その加算データを再
びレジスタ３９に格納することにより、乗算器３６の乗
算結果を累加算する。レジスタ４０は、累加算器３７に
接続され、累加算器３７の累加算データを格納し、合成
データＹ(n)として第１のセレクタ３４に供給する。そ
して、出力レジスタ４１は、乗算器３６に接続され、合
成データＹ(n)及びアッテネート係数ｇ(m)に対応する乗
算データを格納し、出力データｙ(n)として出力する。
この出力レジスタ４１の出力が、入力データＸa(n)、Ｘ
b(n)に対するデコード出力となる。An accumulator 37 comprising an adder 38 and a register 39 is connected to the multiplier 36, and accumulates the multiplication result of the multiplier 36 according to the number of taps. That is, register 3
The data read from 9 and the multiplication data input from the multiplier 36 are added by the adder 38, and the added data is stored in the register 39 again, whereby the multiplication results of the multiplier 36 are cumulatively added. The register 40 is connected to the accumulator 37, stores the accumulated data of the accumulator 37, and supplies the accumulated data to the first selector 34 as synthesized data Y (n). The output register 41 is connected to the multiplier 36, stores the multiplication data corresponding to the composite data Y (n) and the attenuation coefficient g (m), and outputs the multiplication data as output data y (n).
The output of the output register 41 is the input data Xa (n), X
Decoded output for b (n).

【００３９】以上のデジタルフィルタは、乗算器３６が
フィルタ係数ｈ(k)の乗算とアッテネート係数ｇ(m)の乗
算とを時分割で行い、入力データＸa(n)、Ｘb(n)に対し
て分離処理とアッテネート処理とが施された出力データ
ｙ(n)を生成する。これにより、デジタルフィルタにお
いて、新たな乗算器を追加することなく、アッテネート
処理を行うことが可能になる。In the above digital filter, the multiplier 36 multiplies the filter coefficient h (k) and the attenuate coefficient g (m) in a time-division manner and performs a multiplication on the input data Xa (n) and Xb (n). To generate output data y (n) subjected to the separation processing and the attenuation processing. This makes it possible to perform an attenuation process in a digital filter without adding a new multiplier.

【００４０】図２は、図１に示すデジタルフィルタが、
タップ数Ｎを「４」とした合成フィルタとして働く場合
の動作を説明するタイミング図であり、ｎ＝４のときを
示している。デジタルフィルタによるデータの合成処理
は、時系列で入力される第１及び第２の入力データＸa
(n)、Ｘb(n)に対して行われる。即ち、タップ数Ｎ＝４
として式(9)及び式(10)を計算して得られる以下の式(1
1)及び式(12)に従う演算処理を実行する。FIG. 2 shows that the digital filter shown in FIG.
FIG. 9 is a timing chart for explaining an operation when the filter functions as a synthesis filter with the number of taps N being “4”, where n = 4. The data synthesizing process by the digital filter includes the first and second input data Xa input in time series.
(n) and Xb (n). That is, the number of taps N = 4
The following equation (1) obtained by calculating equations (9) and (10) as
The arithmetic processing according to 1) and equation (12) is executed.

【００４１】[0041]

【数１１】 [Equation 11]

【００４２】[0042]

【数１２】 (Equation 12)

【００４３】加減算器３１に入力データＸa(4)、Ｘb(4)
が入力されると、まず、入力データＸa(4)から入力デー
タＸb(4)が減算され、その減算データ｛Ｘa(4)−Ｘb
(4)｝がＲＡＭ３２に書き込まれる。図２では、入力デ
ータＸa(1)〜Ｘa(3)、Ｘb(1)〜Ｘb(3)の減算処理につい
て図示を省略してあるが、入力データＸa(1)〜Ｘa(3)、
Ｘb(1)〜Ｘb(3)は、入力データＸa(4)、Ｘb(4)等と同様
に、加減算器３１によってそれぞれ減算され、減算デー
タ｛Ｘa(1)−Ｘb(1)｝〜｛Ｘa(3)−Ｘb(3)｝としてＲＡ
Ｍ３２に記憶されている。The input data Xa (4) and Xb (4) are input to the adder / subtractor 31.
Is input, the input data Xb (4) is first subtracted from the input data Xa (4), and the subtracted data ｛Xa (4) −Xb
(4) is written in the RAM 32. In FIG. 2, the subtraction processing of the input data Xa (1) to Xa (3) and Xb (1) to Xb (3) is omitted, but the input data Xa (1) to Xa (3),
Xb (1) to Xb (3) are respectively subtracted by the adder / subtractor 31 similarly to the input data Xa (4), Xb (4) and the like, and the subtracted data {Xa (1) -Xb (1)} to { Xa (3) -Xb (3)｝ RA
It is stored in M32.

【００４４】最初に、第１のセレクタ３４は、減算デー
タ｛Ｘa(n)−Ｘb(n)｝を選択し、第２のセレクタ３５
は、フィルタ係数ｈ(k)を選択している。ここで、ＲＡ
Ｍ３２から減算データ｛Ｘa(4)−Ｘb(4)｝が読み出さ
れ、これに対応してＲＯＭ３３からフィルタ係数ｈ(0)
が読み出されると、これらが乗算器３６で乗算され、乗
算データが累加算器３７に供給される。このとき、累加
算器３７のレジスタ３９はクリアされており、減算デー
タ｛Ｘa(4)−Ｘb(4)｝とフィルタ係数ｈ(0)との乗算値
が、 Ａ(1)＝ｈ(0)・｛Ｘa(4)−Ｘb(4)｝ なるデータとしてそのまま格納される。続いて、ＲＡＭ
３２から減算データ｛Ｘa(3)−Ｘb(3)｝、｛Ｘa(2)−Ｘ
b(2)｝、｛Ｘa(1)−Ｘb(1)｝が順に読み出されると共
に、ＲＯＭ３３からフィルタ係数ｈ(2)、ｈ(4)、ｈ(6)
が順に読み出されると、それぞれが乗算器３６で乗算さ
れ、その乗算データが順次累加算器３７に入力される。
累加算器３７では、入力される乗算データが累加算さ
れ、 Ａ(2)＝ｈ(2)・｛Ｘa(3)−Ｘb(3)｝＋Ａ1 Ａ(3)＝ｈ(4)・｛Ｘa(2)−Ｘb(2)｝＋Ａ2 Ａ(4)＝ｈ(6)・｛Ｘa(1)−Ｘb(1)｝＋Ａ3 なるデータがレジスタ３９に順次格納される。そして、
最終的に格納された、 Ａ(4)＝ｈ(0)・｛Ｘa(4)−Ｘb(4)｝＋ｈ(2)・｛Ｘa(3)
−Ｘb(3)｝＋ｈ(4)・｛Ｘa(2)−Ｘb(2)｝＋ｈ(6)・｛Ｘ
a(1)−Ｘb(1)｝ なるデータが、合成データＹ(8)としてレジスタ４０に
格納される。この結果、上述の式(11)で表される演算処
理が成されたことになる。First, the first selector 34 selects the subtraction data {Xa (n) -Xb (n)}, and the second selector 35
Selects the filter coefficient h (k). Where RA
The subtraction data {Xa (4) -Xb (4)} is read from M32, and the filter coefficient h (0)
Are read out and multiplied by the multiplier 36, and the multiplied data is supplied to the accumulator 37. At this time, the register 39 of the accumulator 37 is cleared, and the multiplication value of the subtraction data {Xa (4) -Xb (4)} and the filter coefficient h (0) is A (1) = h (0 ) · {Xa (4) −Xb (4)}. Then, RAM
32 subtracted data {Xa (3) -Xb (3)}, {Xa (2) -X
b (2)} and {Xa (1) −Xb (1)} are sequentially read out, and the filter coefficients h (2), h (4), and h (6) are read from the ROM 33.
Are sequentially read by the multiplier 36, and the multiplied data are sequentially input to the accumulator 37.
In the accumulator 37, the input multiplication data is accumulated, and A (2) = h (2) ｛{Xa (3) −Xb (3)} + A1 A (3) = h (4) · ｛Xa (2) −Xb (2)｝ + A2 A (4) = h (6) · {Xa (1) −Xb (1)} + A3 are sequentially stored in the register 39. And
A (4) = h (0) ｛{Xa (4) −Xb (4)} + h (2) · ｛Xa (3) finally stored
−Xb (3)｝ + h (4) · ｛Xa (2) −Xb (2)｝ + h (6) · ｛X
a (1) −Xb (1)｝ is stored in the register 40 as the composite data Y (8). As a result, the arithmetic processing represented by the above equation (11) has been performed.

【００４５】乗算器３６において、減算データ｛Ｘa(1)
−Ｘb(1)｝とフィルタ係数ｈ(6)との乗算を完了した時
点で、第１のセレクタ３４は合成データＹ(n)（レジス
タ４０）側に切り換えられ、第２のセレクタ３５はアッ
テネート係数ｇ(m)側に切り換えられる。そして、レジ
スタ４０に格納された合成データＹ(8)は、第１のセレ
クタ３４を通して乗算器３６に入力され、第２のセレク
タ３５を通して入力されるアッテネート係数ｇ(1)と乗
算される。これにより、乗算データｇ(1)・Ｙ(8)が出力
データｙ(8)として出力レジスタ４１に格納される。In the multiplier 36, the subtraction data ｛Xa (1)
When the multiplication of −Xb (1)} and the filter coefficient h (6) is completed, the first selector 34 is switched to the synthesized data Y (n) (register 40), and the second selector 35 is attenuated. It is switched to the coefficient g (m) side. Then, the composite data Y (8) stored in the register 40 is input to the multiplier 36 through the first selector 34, and is multiplied by the attenuation coefficient g (1) input through the second selector 35. As a result, the multiplied data g (1) · Y (8) is stored in the output register 41 as output data y (8).

【００４６】続いて、第１の入力データＸa(4)と第２の
入力データＸb(4)とが加減算器３１で加算され、その加
算データ｛Ｘa(4)＋Ｘb(4)｝が、ＲＡＭ３２に書き込ま
れる。図２では、入力データＸa(1)〜Ｘa(3)、Ｘb(1)〜
Ｘb(3)に関する加算処理について図示を省略してある
が、入力データＸa(1)〜Ｘa(3)、Ｘb(1)〜Ｘb(3)は、入
力データＸa(4)、Ｘb(4)等と同様に、加減算器３１によ
り加算され、加算データ｛Ｘa(1)＋Ｘb(1)｝〜｛Ｘa(3)
＋Ｘb(3)｝としてＲＡＭ３２に記憶されている。このと
き、第１のセレクタ３４は加算データ｛Ｘa(n)＋Ｘb
(n)｝側（ＲＡＭ３２側）に戻され、第２のセレクタ３
５は、フィルタ係数ｈ(k)側（ＲＯＭ３３側）に戻され
る。Subsequently, the first input data Xa (4) and the second input data Xb (4) are added by the adder / subtractor 31, and the added data {Xa (4) + Xb (4)} is stored in the RAM 32. Is written to. In FIG. 2, input data Xa (1) to Xa (3), Xb (1) to
Although illustration is omitted for the addition processing regarding Xb (3), the input data Xa (1) to Xa (3) and Xb (1) to Xb (3) are input data Xa (4) and Xb (4). Similarly, the addition is performed by the adder / subtractor 31, and the added data {Xa (1) + Xb (1)} to {Xa (3)}
+ Xb (3)} is stored in the RAM 32. At this time, the first selector 34 calculates the addition data {Xa (n) + Xb
(n) Returned to the｝ side (the RAM 32 side), the second selector 3
5 is returned to the filter coefficient h (k) side (ROM 33 side).

【００４７】ＲＡＭ３２から加算データ｛Ｘa(4)＋Ｘb
(4)｝が読み出され、これに対応してＲＯＭ３３からフ
ィルタ係数ｈ(1)が読み出されると、これらが乗算器３
６で乗算され、その乗算データが累加算器３７に入力さ
れる。このとき、累加算器３７のデータはクリアされて
おり、加算データ｛Ｘa(4)＋Ｘb(4)｝とフィルタ係数ｈ
(1)との乗算データが、 Ｂ(1)＝ｈ(1)・｛Ｘa(4)＋Ｘb(4)｝ なるデータとしてそのままレジスタ３９に格納される。
続いて、ＲＡＭ３２から加算データ｛Ｘa(3)＋Ｘb
(3)｝、｛Ｘa(2)＋Ｘb(2)｝、｛Ｘa(1)＋Ｘb(1)｝が順
に読み出されると共に、ＲＯＭ３３からフィルタ係数ｈ
(3)、ｈ(5)、ｈ(7)が順に読み出され、それぞれの乗算
データが順次累加算器３６に供給される。従って、 Ｂ(2)＝ｈ(3)・｛Ｘa(3)＋Ｘb(3)｝＋Ｂ1 Ｂ(3)＝ｈ(5)・｛Ｘa(2)＋Ｘb(2)｝＋Ｂ2 Ｂ(4)＝ｈ(7)・｛Ｘa(1)＋Ｘb(1)｝＋Ｂ3 なるデータがレジスタ３９に順次格納される。最終的に
格納された、 Ｂ(4)＝ｈ(1)・｛Ｘa(4)＋Ｘb(4)｝＋ｈ(3)・｛Ｘa(3)
＋Ｘb(3)｝＋ｈ(5)・｛Ｘa(2)＋Ｘb(2)｝＋ｈ(7)・｛Ｘ
a(1)＋Ｘb(1)｝ なるデータが合成データＹ(9)としてレジスタ４０に格
納される。この結果、上述の式(12)で表される演算処理
が成されたことになる。From RAM 32, additional data {Xa (4) + Xb
(4) When｝ is read and the filter coefficient h (1) is read from the ROM 33 correspondingly,
6 and the multiplied data is input to the accumulator 37. At this time, the data of the accumulator 37 has been cleared, and the addition data {Xa (4) + Xb (4)} and the filter coefficient h
The data multiplied by (1) is stored in the register 39 as data as B (1) = h (1) ｛{Xa (4) + Xb (4)}.
Subsequently, the addition data {Xa (3) + Xb
(3)}, {Xa (2) + Xb (2)}, {Xa (1) + Xb (1)} are sequentially read, and the filter coefficient h is read from the ROM 33.
(3), h (5), and h (7) are sequentially read, and the respective multiplied data are sequentially supplied to the accumulator 36. Therefore, B (2) = h (3) ｛{Xa (3) + Xb (3)} + B1 B (3) = h (5) ｛{Xa (2) + Xb (2)} + B2 B (4) = h (7) Data {Xa (1) + Xb (1)} + B3 are sequentially stored in the register 39. B (4) = h (1) ｛{Xa (4) + Xb (4)} + h (3) ｛｛Xa (3) finally stored
+ Xb (3)｝ + h (5) ｛Xa (2) + Xb (2)｝ + h (7) ｛｛X
a (1) + Xb (1)} is stored in the register 40 as composite data Y (9). As a result, the arithmetic processing represented by the above equation (12) has been performed.

【００４８】乗算器３６において、加算データ｛Ｘa(1)
＋Ｘb(1)｝とフィルタ係数ｈ(7)との乗算を完了した時
点で、第１のセレクタ３４は合成データＹ(n)（レジス
タ４０）側に切り換えられ、第２のセレクタ３５はアッ
テネート係数ｇ(m)側に切り換えられる。そして、レジ
スタ４０に格納された合成データＹ(9)は、第１のセレ
クタ３４を通して乗算器３６に入力され、第２のセレク
タ３５を通して入力されるアッテネート係数ｇ(1)と乗
算される。これにより、乗算データｇ(1)・Ｙ(9)が出力
データｙ(9)として出力レジスタ４１に格納される。In the multiplier 36, the addition data ｛Xa (1)
When the multiplication of + Xb (1)} and the filter coefficient h (7) is completed, the first selector 34 is switched to the synthesized data Y (n) (register 40) side, and the second selector 35 It is switched to the g (m) side. Then, the composite data Y (9) stored in the register 40 is input to the multiplier 36 through the first selector 34, and is multiplied by the attenuation coefficient g (1) input through the second selector 35. As a result, the multiplied data g (1) · Y (9) is stored in the output register 41 as output data y (9).

【００４９】この実施形態においては、第１のセレクタ
３４によって加減算データ｛Ｘa(1)±Ｘb(1)｝または合
成データＹ(n)の一方を選択し、第２のセレクタ３４に
よってフィルタ係数ｈ(k)またはアッテネート係数ｇ(m)
の一方を選択するようにしているが、合成データＹ(n)
とアッテネート係数ｇ(m)とを入れ替えて各セレクタ３
４、３５に入力するようにしてもよい。In this embodiment, one of the addition / subtraction data {Xa (1) ± Xb (1)} or the composite data Y (n) is selected by the first selector 34, and the filter coefficient h is selected by the second selector 34. (k) or attenuation coefficient g (m)
Is selected, but the combined data Y (n)
And attenuating coefficient g (m) are replaced with each selector 3
4 and 35 may be input.

【００５０】図３は、本発明のデジタルフィルタの第２
の実施形態を示すブロック図であり、図２は、その動作
を説明するタイミング図である。これらの図において、
ＲＯＭ３３'以外の部分は、図１と同一であり、説明は
省略する。ＲＯＭ３３'は、複数のフィルタ係数ｈ(k)と
共にアッテネート係数ｇ(m)を記憶する。そして、第１
のセレクタ３４の選択動作を制御する選択制御信号ＳＣ
に応答し、アッテネート係数ｇ(m)あるいはフィルタ係
数ｈ(k)を読み出して出力する。即ち、図２に示すよう
に、第１のセレクタ３４が加減算データ｛Ｘa(1)±Ｘb
(1)｝を選択しているときには、１ステップごとに増加
するｋの値に対応して所定のフィルタ係数ｈ(k)を読み
出して繰り返し出力する。ここで、ｋは、図１の場合と
同様に、上述の式(9)〜式(10)に示したｋに一致するも
のである。そして、第１のセレクタ３４が合成データＹ
(n)を選択しているときには、合成データＹ(n)に対する
減衰の程度を指定するｍの値に対応してアッテネート係
数ｇ(m)を読み出して出力する。FIG. 3 shows a second example of the digital filter of the present invention.
FIG. 2 is a timing chart for explaining the operation. In these figures,
Parts other than the ROM 33 'are the same as those in FIG. 1, and a description thereof will be omitted. The ROM 33 'stores an attenuation coefficient g (m) together with a plurality of filter coefficients h (k). And the first
Control signal SC for controlling the selection operation of selector 34
, The attenuation coefficient g (m) or the filter coefficient h (k) is read and output. That is, as shown in FIG. 2, the first selector 34 determines whether the addition / subtraction data {Xa (1) ± Xb
(1) When｝ is selected, a predetermined filter coefficient h (k) is read out corresponding to the value of k that increases in each step and repeatedly output. Here, k is equal to k shown in the above equations (9) to (10), as in the case of FIG. Then, the first selector 34 sets the synthesized data Y
When (n) is selected, the attenuation coefficient g (m) is read out and output corresponding to the value of m designating the degree of attenuation for the combined data Y (n).

【００５１】従って、ＲＯＭ３３'が、図１に示す第２
のセレクタ３５と同等に機能し、加減算データ｛Ｘa(1)
±Ｘb(1)｝に対してフィルタ係数ｈ(k)を供給し、合成
データＹ(n)に対してアッテネート係数ｇ(m)を供給す
る。この結果、図１の場合と同一の動作を達成すること
ができる。このような構成によれば、２種類の入力デー
タＸa(n)、Ｘb(n)が並列に入力される場合でも、第１レ
ジスタ４８及び第２のレジスタ４９に入力データＸa
(n)、Ｘb(n)をそれぞれ独立に取り込むことが可能にな
る。Therefore, the ROM 33 'has the second
セ レ ク タ Xa (1)
The filter coefficient h (k) is supplied to ± Xb (1)｝, and the attenuation coefficient g (m) is supplied to the composite data Y (n). As a result, the same operation as in FIG. 1 can be achieved. With this configuration, even when two types of input data Xa (n) and Xb (n) are input in parallel, the input data Xa (n) is stored in the first register 48 and the second register 49.
(n) and Xb (n) can be independently taken in.

【００５２】[0052]

【発明の効果】本発明によれば、回路規模の縮小に有利
なストアードプログラム方式のＱＭＦにおいて、乗算
器、累加算器及び加減算器をそれぞれ共通にして分離フ
ィルタと合成フィルタとを構成することができる。従っ
て、回路規模のさらなる縮小が図れる。According to the present invention, in a QMF of a stored program type which is advantageous for reducing the circuit scale, it is possible to configure a separating filter and a synthesizing filter by using a common multiplier, accumulator and adder / subtractor. it can. Therefore, the circuit scale can be further reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明のデジタルフィルタの第１の実施形態を
示すブロック図である。FIG. 1 is a block diagram illustrating a digital filter according to a first embodiment of the present invention.

【図２】第１の実施形態の動作を説明するタイミング図
である。FIG. 2 is a timing chart for explaining the operation of the first embodiment.

【図３】本発明のデジタルフィルタの第２の実施形態を
示すブロック図である。FIG. 3 is a block diagram illustrating a digital filter according to a second embodiment of the present invention.

【図４】第２の実施形態の動作を説明するタイミング図
である。FIG. 4 is a timing chart for explaining the operation of the second embodiment.

【図５】ＦＩＲ型デジタルフィルタの構成を示す回路図
である。FIG. 5 is a circuit diagram showing a configuration of an FIR digital filter.

【図６】ストアードプログラム方式のＱＭＦの構成を示
すブロック図である。FIG. 6 is a block diagram showing a configuration of a stored program type QMF.

【図７】ＱＭＦを用いた合成フィルタの構成図である。FIG. 7 is a configuration diagram of a synthesis filter using QMF.

【符号の説明】 １、２１ 遅延素子 ２、２２、２３ 乗算器 ３、２４、２５ 総和加算器 １１、３２ ＲＡＭ １２、３３、３３' ＲＯＭ １３、３６ 乗算器 １４、３７ 累加算器 １５、３８ 加算器 １６、３９ レジスタ １７、４１ 出力レジスタ ２６ 減算器 ２７ 加算器 ３１ 加減算器 ３４、３５ セレクタ ３９、４０ レジスタ[Description of Signs] 1,21 Delay element 2,22,23 Multiplier 3,24,25 Sum adder 11,32 RAM 12,33,33 'ROM 13,36 Multiplier 14,37 Accumulator 15,38 Adders 16 and 39 Registers 17 and 41 Output registers 26 Subtractors 27 Adders 31 Adders and subtractors 34 and 35 Selectors 39 and 40 Registers

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 第１及び第２の時系列入力データを加算
または減算する加減算器と、上記加減算器から得られる
加減算データを記憶するＲＡＭと、上記ＲＡＭから読み
出された加減算データ及び各加減算データに対応する合
成データが、上記加減算データに対応したフィルタ係数
及び所定のアッテネート係数と共に入力され、上記加減
算データ及び上記フィルタ係数の組または上記合成デー
タ及び上記アッテネート係数の組の何れか一方の組を選
択するセレクタと、上記セレクタの選択データの組を互
いに乗算する乗算器と、上記加減算データ及び上記フィ
ルタ係数の組に対応する上記乗算器の乗算データを順次
累加算する累加算器と、この累加算器の演算結果を取り
込み、上記合成データとして上記セレクタに供給するレ
ジスタと、を備え、上記合成データ及び上記アッテネー
ト係数の組に対応する上記乗算器の乗算データを上記第
１及び第２の時系列入力データの合成データとなる出力
データとして出力することを特徴とするデジタルフィル
タ。An adder / subtractor for adding or subtracting first and second time-series input data, a RAM for storing add / subtract data obtained from the adder / subtractor, an add / subtract data read from the RAM, and each add / subtract. Synthesized data corresponding to the data is input together with a filter coefficient and a predetermined attenuation coefficient corresponding to the addition / subtraction data, and either one of the set of the addition / subtraction data and the filter coefficient or the set of the composite data and the attenuation coefficient And a multiplier for multiplying the set of data selected by the selector with each other, a accumulator for sequentially accumulating the multiplied data of the multiplier corresponding to the set of addition / subtraction data and the filter coefficient, A register that captures the operation result of the accumulator and supplies the synthesized data to the selector. A digital filter which outputs multiplied data of the multiplier corresponding to the set of the synthesized data and the attenuation coefficient as output data to be synthesized data of the first and second time-series input data. 【請求項２】 複数のフィルタ係数を記憶し、上記乗算
器の演算のタイミング毎に１つのフィルタ係数を読み出
して上記セレクタに供給するＲＯＭをさらに備えたこと
を特徴とする請求項１に記載のデジタルフィルタ。2. The ROM according to claim 1, further comprising: a ROM for storing a plurality of filter coefficients, reading one filter coefficient for each operation timing of the multiplier, and supplying the read filter coefficient to the selector. Digital filter. 【請求項３】 上記ＲＯＭは、上記複数のフィルタ係数
と共に所定のアッテネート係数を記憶することを特徴と
する請求項２に記載のデジタルフィルタ。3. The digital filter according to claim 2, wherein the ROM stores a predetermined attenuation coefficient together with the plurality of filter coefficients. 【請求項４】 上記合成データ及び上記アッテネート係
数の組に対応する上記乗算器の乗算データを出力時系列
データとして保持する出力レジスタをさらに備えたこと
を特徴とする請求項１に記載のデジタルフィルタ。4. The digital filter according to claim 1, further comprising an output register for holding multiplied data of the multiplier corresponding to the set of the combined data and the attenuated coefficient as output time-series data. .