JP3197648B2 - Digital filter - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明はディジタルフィルタに係
り、詳しくは、ＱＭＦ（Quadrature MirrorFilter）に
よる合成フィルタに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital filter, and more particularly, to a synthesis filter using a QMF (Quadrature Mirror Filter).

【０００２】[0002]

【従来の技術】ディジタルフィルタの代表的なものとし
て、ＦＩＲ（Finite Impulse Responce ）型とＩＩＲ
（Infinite Impulse Responce ）型とがある。ＦＩＲ型
は、出力時系列データに対して、ある入力時系列データ
のインパルス応答が一定の時間（すなわち、有限時間）
についてのみ影響を与える方式である。一方、ＩＩＲ型
は、出力時系列データに対して、ある入力時系列データ
のインパルス応答が無限の時間について影響を与える方
式である。2. Description of the Related Art A typical digital filter is a FIR (Finite Impulse Response) type and an IIR.
(Infinite Impulse Response) type. In the FIR type, the impulse response of certain input time-series data is constant for a certain time (ie, finite time) with respect to output time-series data.
Is a method that affects only On the other hand, the IIR type is a method in which an impulse response of certain input time-series data affects output time-series data for infinite time.

【０００３】ＦＩＲディジタルフィルタは、式（１）に
示されるように、入力時系列データ（以下、入力データ
という）とインパルス応答との畳み込みによって出力時
系列データ（以下出力データという）を得るようになっ
ている。[0003] The FIR digital filter obtains output time series data (hereinafter referred to as output data) by convolution of input time series data (hereinafter referred to as input data) and an impulse response as shown in equation (1). Has become.

【０００４】[0004]

【数１】 (Equation 1)

【０００５】但し、ｘ（ｎ−ｋ）を入力データ、ｙ
（ｎ）を出力データ、ｈ（ｋ）をフィルタ係数（重みづ
けの関数）、Ｎをタップ数とする。この式（１）をＺ変
換すると式（２）が得られる。式（２）からは式（３）
が得られ、これから周波数応答がわかる。[0005] Here, x (nk) is input data, y is
(N) is output data, h (k) is a filter coefficient (weighting function), and N is the number of taps. When this equation (1) is Z-transformed, equation (2) is obtained. From equation (2), equation (3)
From which the frequency response is known.

【０００６】[0006]

【数２】 (Equation 2)

【０００７】[0007]

【数３】 (Equation 3)

【０００８】式（３）にω＝２πｋ／Ｎを代入すると、
式（４）が得られる。By substituting ω = 2πk / N into equation (3),
Equation (4) is obtained.

【０００９】[0009]

【数４】 (Equation 4)

【００１０】この式（４）はＤＦＴ（Digital Fourier
transform ）の式とみなすことができる。これより、フ
ィルタ係数ｈ（ｋ）は、式（４）によって表される所望
の周波数特性をＩＤＦＴ（Inverse Digital Fourier tr
ansform ）することによって求めることができる。This equation (4) is expressed by DFT (Digital Fourier)
transform). Accordingly, the filter coefficient h (k) is obtained by converting the desired frequency characteristic represented by the equation (4) into an IDFT (Inverse Digital Fourier tr
ansform).

【００１１】図７にＦＩＲディジタルフィルタの構成の
一例を示す。各遅延素子６１は入力データｘ（ｎ）を順
次一定時間（Ｔ）だけ遅延させる。一般的には、シフト
レジスタによって各遅延素子６１が構成されるようにな
っている。各乗算器６２は、各遅延素子６１からの出力
にフィルタ係数ｈ（ｋ）を乗算する。これにより、入力
データとインパルス応答との畳み込み処理が行われる。
総和加算器６３は、フィルタ係数ｈ（ｋ）が乗算された
各遅延素子６１からの出力の総和をとり、出力データｙ
（ｎ）として出力する。FIG. 7 shows an example of the configuration of an FIR digital filter. Each delay element 61 sequentially delays the input data x (n) by a certain time (T). Generally, each delay element 61 is constituted by a shift register. Each multiplier 62 multiplies the output from each delay element 61 by a filter coefficient h (k). Thus, convolution processing of the input data and the impulse response is performed.
The sum adder 63 calculates the sum of the outputs from the delay elements 61 multiplied by the filter coefficient h (k), and outputs the output data y
Output as (n).

【００１２】ところで、図７に示すＦＩＲディジタルフ
ィルタは、タップ数Ｎを大きくするとそれに伴って回路
規模が大きくなるという問題があった。そこで、図８に
示すような、ストアードプログラム方式のＦＩＲディジ
タルフィルタが提案されている。By the way, the FIR digital filter shown in FIG. 7 has a problem that when the number of taps N is increased, the circuit scale increases accordingly. Therefore, a stored program type FIR digital filter as shown in FIG. 8 has been proposed.

【００１３】メモリ７１は入力データｘ（ｎ）を保持す
る。ＲＯＭ７２はフィルタ係数ｈ（ｋ）を保持してお
り、式（１）におけるｋの値に対応したフィルタ係数ｈ
（ｋ）を読み出して出力する。乗算器７３は、メモリ７
１からの入力データｘ（ｎ）とＲＯＭ７２からのフィル
タ係数ｈ（ｋ）とを乗算する。加算器７４は、レジスタ
７５の出力と乗算器７３の出力とを加算して、その加算
結果を再びレジスタ７５に出力する。すなわち、加算器
７４とレジスタ７５とによって構成されるアキュムレー
タ７６は、乗算器７３の出力を累加算する。レジスタ７
７は、アキュムレータ７６の累加算した結果、すなわち
出力データｙ（ｎ）を格納して出力する。The memory 71 holds input data x (n). The ROM 72 holds a filter coefficient h (k), and stores a filter coefficient h (k) corresponding to the value of k in the equation (1).
(K) is read and output. The multiplier 73 includes the memory 7
The input data x (n) from 1 and the filter coefficient h (k) from the ROM 72 are multiplied. The adder 74 adds the output of the register 75 and the output of the multiplier 73 and outputs the addition result to the register 75 again. That is, the accumulator 76 including the adder 74 and the register 75 accumulates the output of the multiplier 73. Register 7
7 stores and outputs the result of accumulative addition of the accumulator 76, that is, output data y (n).

【００１４】このＦＩＲディジタルフィルタでは、メモ
リ７１とＲＯＭ７２からそれぞれ入力データｘ（ｎ）と
フィルタ係数ｈ（ｋ）とを順に読み出して積和演算を繰
り返し、その演算結果をアキュムレータ７６にて累加算
することにより、式（１）に示す演算を行って出力デー
タｙ（ｎ）を得るようになっている。そして、タップ数
Ｎが大きくなっても回路規模は変わらないという特長を
もっている。In this FIR digital filter, the input data x (n) and the filter coefficient h (k) are sequentially read from the memory 71 and the ROM 72, and the product-sum operation is repeated, and the operation result is cumulatively added by the accumulator 76. Thus, the operation shown in the equation (1) is performed to obtain output data y (n). The circuit scale does not change even if the number of taps N increases.

【００１５】[0015]

【発明が解決しようとする課題】ところで、フィルタ係
数ｈ₁(ｎ) のＦＩＲディジタルフィルタに対して、式
（５）が成り立つフィルタ係数ｈ₂(ｎ) のＦＩＲディジ
タルフィルタはミラーフィルタと呼ばれる。By the way, with respect to the FIR digital filter having the filter coefficient h ₁ (n), the FIR digital filter having the filter coefficient h ₂ (n) in which the expression (5) holds is called a mirror filter.

【００１６】[0016]

【数５】 (Equation 5)

【００１７】このミラーフィルタにおけるＺ変換の関係
は式（６）に示すようになる。The relationship of Z conversion in this mirror filter is as shown in equation (6).

【００１８】[0018]

【数６】 (Equation 6)

【００１９】周波数応答を考えるとき、式（７）により
式（８）が成り立つ。When considering the frequency response, equation (8) holds according to equation (7).

【００２０】[0020]

【数７】 (Equation 7)

【００２１】[0021]

【数８】 (Equation 8)

【００２２】これより、周波数応答はπ／２で対称であ
る。ここで、π／２は標本化周波数の１／４の割合であ
るため、このミラーフィルタはＱＭＦ（Quadrature Mir
rorFilter）と呼ばれる。尚、ＱＭＦについては、アイ
イーイーイー・トランザクションズ・オン・アコーステ
ィックス・スピーチ・アンド・シグナル・プロセッシン
グ・エイエスエスピー（IEEE TRANSACTIONS ON ACOUSTI
CS,SPEECH,AND SIGNALPROCESSING,ASSP）３２巻３号，1
984年 6月，522 〜531 頁に詳しい。Thus, the frequency response is symmetric at π / 2. Here, since π / 2 is a ratio of 1/4 of the sampling frequency, this mirror filter is QMF (Quadrature Mir
rorFilter). For QMF, IEE Transactions on Acoustic Speech and Signal Processing ISSP (IEEE TRANSACTIONS ON ACOUSTI)
CS, SPEECH, AND SIGNALPROCESSING, ASSP) Vol.32 No.3,1
June 984, pages 522-531.

【００２３】ＱＭＦによる合成フィルタは、式（９）お
よび式（１０）に示されるように、２つの入力データｘ
_a （ｎ），ｘ_b （ｎ）の減算値または加算値とインパル
ス応答との畳み込みによって、各入力データｘ
_a （ｎ），ｘ_b （ｎ）の合成データである出力データｙ
（２ｎ），ｙ（２ｎ＋１）を得るようになっている。The synthesis filter based on QMF generates two input data x as shown in equations (9) and (10).
Each input data x is obtained by convolution of the impulse response with the subtraction value or addition value of _a (n) and _xb (n).
output data y which is composite data of _a (n) and _xb (n)
(2n) and y (2n + 1) are obtained.

【００２４】[0024]

【数９】 (Equation 9)

【００２５】[0025]

【数１０】 (Equation 10)

【００２６】但し、ｈ（２ｋ），ｈ（２ｋ＋１）をフィ
ルタ係数とする。図９に、ＱＭＦによる合成フィルタの
構成の一例を示す。減算器８１は、入力データｘ
_a （ｎ）から入力データｘ_b （ｎ）を減算する。加算器
８２は各入力データｘ_a （ｎ），ｘ_b （ｎ）を加算す
る。スイッチ８３は、減算器８１の出力と加算器８２の
出力とを交互に切り換えて出力する。各遅延素子８４は
減算器８１の出力または加算器８２の出力を順次一定時
間（Ｔ）だけ遅延させる。各乗算器８５は、遅延素子８
４からの出力にフィルタ係数ｈ（２ｋ）を乗算する。一
方、各乗算器８６は、遅延素子８４からの出力にフィル
タ係数ｈ（２ｋ＋１）を乗算する。これにより、各入力
データｘ_a （ｎ），ｘ_b （ｎ）の減算値および加算値と
インパルス応答との畳み込み処理が行われる。総和加算
器８７は、フィルタ係数ｈ（２ｋ）が乗算された遅延素
子８４からの出力の総和をとる。一方、総和加算器８８
は、フィルタ係数ｈ（２ｋ＋１）が乗算された遅延素子
８４からの出力の総和をとる。スイッチ８９はスイッチ
８３と同期して、各総和加算器８７，８８の出力を交互
に切り換え、出力データｙ（２ｎ）またはｙ（２ｎ＋
１）として出力する。Here, h (2k) and h (2k + 1) are used as filter coefficients. FIG. 9 shows an example of the configuration of a synthesis filter using QMF. The subtracter 81 calculates the input data x
Subtract input data _xb (n) from _a (n). The adder 82 adds the input data x _a (n) and x _b (n). The switch 83 alternately outputs the output of the subtracter 81 and the output of the adder 82 and outputs the output. Each delay element 84 sequentially delays the output of the subtractor 81 or the output of the adder 82 by a certain time (T). Each multiplier 85 includes a delay element 8
4 is multiplied by a filter coefficient h (2k). On the other hand, each multiplier 86 multiplies the output from the delay element 84 by a filter coefficient h (2k + 1). As a result, the convolution processing of the impulse response with the subtraction value and the addition value of each of the input data x _a (n) and x _b (n) is performed. The sum adder 87 calculates the sum of the outputs from the delay element 84 multiplied by the filter coefficient h (2k). On the other hand, the sum adder 88
Is the sum of the outputs from the delay element 84 multiplied by the filter coefficient h (2k + 1). The switch 89 alternately switches the outputs of the respective sum adders 87 and 88 in synchronization with the switch 83, and outputs the output data y (2n) or y (2n +
Output as 1).

【００２７】ところで、図９に示すＱＭＦによる合成フ
ィルタ（以下、ＱＭＦ８０という）は、タップ数Ｎを大
きくするとそれに伴って回路規模が大きくなるという問
題があった。By the way, the synthesis filter using QMF (hereinafter referred to as QMF80) shown in FIG. 9 has a problem that as the number of taps N increases, the circuit scale increases accordingly.

【００２８】特に、従来、３つ以上の入力データを合成
する（すなわち、ＱＭＦによる合成フィルタを多重化す
る）際には、図９に示すＱＭＦ８０を複数個設ける必要
があった。In particular, conventionally, when synthesizing three or more input data (ie, multiplexing a synthesis filter by QMF), it was necessary to provide a plurality of QMFs 80 shown in FIG.

【００２９】例えば、図１２に示すように、３つの入力
データｘ_a （ｎ），ｘ_b （ｎ），ｘ _c （ｎ）を合成する
際には、まず，２つの入力データｘ_a （ｎ），ｘ
_b （ｎ）をＱＭＦ８０αによって合成し，データｚ（２
ｎ），ｚ（２ｎ＋１）を求める。そして、データｚ（２
ｎ），ｚ（２ｎ＋１）と入力データｘ_c （ｎ）とをＱＭ
Ｆ８０βによって合成することにより、出力データｙ
（４ｎ），ｙ（４ｎ＋１）を求める。このように、３つ
の入力データを合成する際には２つのＱＭＦ８０が必要
になる。For example, as shown in FIG.
Data x_a(N), x_b(N), x _cSynthesize (n)
In this case, first, two input data x_a(N), x
_b(N) is synthesized by QMF80α, and data z (2
n) and z (2n + 1). Then, data z (2
n), z (2n + 1) and input data x_c(N) and QM
The output data y
(4n) and y (4n + 1) are obtained. Thus, three
Two QMF80s are required when synthesizing input data
become.

【００３０】ここで、パラレル転送されてくる３つの入
力データｘ_a （ｎ），ｘ_b （ｎ），ｘ_c （ｎ）に対し
て、ＱＭＦ８０αの処理時間分だけ、入力データｘ
_c （ｎ）を遅延させてＱＭＦ８０βに入力する場合があ
る。この場合は、図１３に示すように、２つのＱＭＦ８
０α，８０βとは別個にディレイ回路９１を設け、入力
データｘ_c （ｎ）をディレイ回路９１を介してＱＭＦ８
０βに入力しなければならない。従って、ディレイ回路
９１の分だけ全体の回路規模が大きくなるという問題が
あった。Here, the input data x _a (n), x _b (n), and x _c (n) which are transferred in parallel by the processing time of the QMF 80α are input data x
_c (n) may be delayed and input to QMF80β. In this case, as shown in FIG.
A delay circuit 91 is provided separately from 0α and 80β, and input data x _c (n) is supplied to the QMF 8 via the delay circuit 91.
0β must be entered. Therefore, there is a problem that the entire circuit scale is increased by the delay circuit 91.

【００３１】また、図１４に示すように、４つの入力デ
ータｘ_a （ｎ），ｘ_b （ｎ），ｘ_c（ｎ），ｘ_d （ｎ）
を合成する際には、まず，２つの入力データｘ
_a （ｎ），ｘ _b （ｎ）をＱＭＦ８０αによって合成し，
データｚ_a （２ｎ），ｚ_a （２ｎ＋１）を求める。それ
と同時に、２つの入力データｘ_c （ｎ），ｘ_d （ｎ）を
ＱＭＦ８０γによって合成し，データｚ_b （２ｎ），ｚ
_b （２ｎ＋１）を求める。そして、データｚ_a （２
ｎ），ｚ_a （２ｎ＋１）とデータｚ_b （２ｎ），ｚ
_b （２ｎ＋１）とをＱＭＦ８０βによって合成すること
により、出力データｙ（４ｎ），ｙ（４ｎ＋１）を求め
る。このように、４つの入力データを合成する際には３
つのＱＭＦ８０が必要になる。As shown in FIG. 14, four input data
Data x_a(N), x_b(N), x_c(N), x_d(N)
Is synthesized, first, two input data x
_a(N), x _b(N) is synthesized by QMF80α,
Data z_a(2n), z_a(2n + 1) is obtained. It
At the same time, two input data x_c(N), x_d(N)
Synthesized by QMF80γ and data z_b(2n), z
_b(2n + 1) is obtained. And the data z_a(2
n), z_a(2n + 1) and data z_b(2n), z
_b(2n + 1) and QMF80β
To obtain output data y (4n) and y (4n + 1)
You. Thus, when combining four input data, 3
One QMF 80 is required.

【００３２】従って、３つ以上の入力データを合成する
（すなわち、ＱＭＦによる合成フィルタを多重化する）
際には、ＱＭＦ８０の増加に伴って全体の回路規模が著
しく増大するという問題があった。Therefore, three or more input data are synthesized (ie, a synthesis filter based on QMF is multiplexed).
In this case, there is a problem that the entire circuit scale is significantly increased with the increase of the QMF 80.

【００３３】本発明は上記問題点を解決するためになさ
れたものであって、第１〜第３の発明の目的は、タップ
数が大きくなっても回路規模が増大しないと共に、３つ
以上の複数の入力データを合成することができるディジ
タルフィルタを小さな回路規模で提供することにある。The present invention has been made in order to solve the above problems. It is an object of the first to third inventions that the circuit scale does not increase even if the number of taps increases, and that three or more taps are used. An object of the present invention is to provide a digital filter capable of synthesizing a plurality of input data with a small circuit scale.

【００３４】さらに、第３の発明の目的は、第１または
第２の発明において、任意の入力データに遅延をかける
ことができるディジタルフィルタを提供することにあ
る。It is a further object of the third invention to provide a digital filter according to the first or second invention, which can apply a delay to arbitrary input data.

【００３５】[0035]

【課題を解決するための手段】第１の発明は、２つの入
力時系列データを加算または減算する加減算器と、その
加減算器の各演算結果を保持するメモリと、そのメモリ
から読み出した加減算器の各演算結果に所定のフィルタ
係数を乗算する乗算器と、その乗算器の乗算値を累加算
して、その累加算値を２つの入力時系列データの合成デ
ータである出力時系列データとして出力するアキュムレ
ータと、そのアキュムレータの出力と入力時系列データ
との内、いずれか一方を選択して前記加減算器に出力す
る第１のセレクタと、複数の入力時系列データの内、い
ずれか１つを選択して前記加減算器に出力する第２のセ
レクタとを備えたことをその要旨とする。According to a first aspect of the present invention, there is provided an adder / subtracter for adding or subtracting two input time-series data, a memory for holding each operation result of the adder / subtractor, and an adder / subtractor read from the memory. And a multiplier for multiplying each calculation result by a predetermined filter coefficient, and accumulating the multiplied value of the multiplier, and outputting the accumulated value as output time-series data which is a composite data of two input time-series data An accumulator, a first selector for selecting one of the output of the accumulator and the input time-series data and outputting the selected time-series data to the adder / subtractor, and selecting one of the plurality of input time-series data. The gist of the invention is to provide a second selector for selecting and outputting to the adder / subtractor.

【００３６】第２の発明は、２つの入力時系列データを
加算または減算する加減算器と、その加減算器の各演算
結果を保持するメモリと、そのメモリから読み出した加
減算器の各演算結果に所定のフィルタ係数を乗算する乗
算器と、その乗算器の乗算値を累加算して、その累加算
値を２つの入力時系列データの合成データである出力時
系列データとして出力するアキュムレータと、そのアキ
ュムレータの出力と複数の入力時系列データとの内、い
ずれか１つを選択して前記加減算器に出力する第１のセ
レクタと、前記アキュムレータの出力を格納するレジス
タと、そのレジスタから出力される時系列データと複数
の入力時系列データとの内、いずれか１つを選択して前
記加減算器に出力する第２のセレクタとを備えたことを
その要旨とする。According to a second aspect of the present invention, an adder / subtracter for adding or subtracting two input time-series data, a memory for holding each operation result of the adder / subtractor, and a predetermined value added to each operation result of the adder / subtractor read from the memory. A multiplier that multiplies the filter coefficients of the above, an accumulator that accumulates the multiplied value of the multiplier, and outputs the accumulated value as output time-series data that is a composite data of two input time-series data, and an accumulator thereof And a plurality of input time-series data, a first selector that selects one of the outputs and outputs the selected time-series data to the adder / subtractor, a register that stores the output of the accumulator, The gist of the invention is to provide a second selector for selecting any one of the series data and the plurality of input time series data and outputting the selected one to the adder / subtractor.

【００３７】第３の発明は、第１または第２の発明にお
いて、前記加減算器の各演算結果と複数の入力時系列デ
ータとの内、いずれか１つを選択して前記メモリに出力
する第３のセレクタを備え、前記メモリから読み出した
時系列データを前記第１または第２のセレクタに入力す
ることをその要旨とする。According to a third aspect, in the first or second aspect, any one of the operation results of the adder / subtractor and a plurality of input time-series data is selected and output to the memory. The gist of the present invention is to provide three selectors and to input the time-series data read from the memory to the first or second selector.

【００３８】[0038]

【作用】従って第１の発明によれば、まず、２つの入力
時系列データの加算と減算とが加減算器によって交互に
行われ、その演算結果と過去の演算結果とがメモリに保
持される。その演算結果と過去の演算結果とに、乗算器
によって所定のフィルタ係数が乗算される。その乗算器
の乗算値がアキュムレータによって累加算されることに
より、前記式（９）または式（１０）で表される出力時
系列データ（すなわち、合成データ）を求める。そし
て、第１のセレクタは当該合成データを選択し、第２の
セレクタは３つめの入力時系列データを選択する。次
に、当該合成データと３つめの入力時系列データについ
て同様の演算処理を行い、３つの入力時系列データの合
成データを求める。そして、第１のセレクタは当該合成
データを選択し、第２のセレクタは４つめの入力時系列
データを選択する。続いて、当該合成データと４つめの
入力時系列データとについて、同様の演算処理を行い、
４つの入力時系列データの合成データを求める。そし
て、第１のセレクタは当該合成データ（４つの入力時系
列データの合成データ）を選択し、第２のセレクタは５
つめの入力時系列データを選択する。続いて、当該合成
データ（４つの入力時系列データの合成データ）と５つ
めの入力時系列データとについて、同様の演算処理を行
い、５つの入力時系列データの合成データを求める。こ
の処理を繰り返すことにより、複数の入力時系列データ
を合成することができる。すなわち、上記した演算処理
を複数回行うことにより、複数の入力時系列データを合
成することができる。Therefore, according to the first aspect, first, addition and subtraction of two input time-series data are alternately performed by the adder / subtractor, and the operation result and the previous operation result are stored in the memory. The calculation result and the past calculation result are multiplied by a predetermined filter coefficient by a multiplier. The multiplied values of the multiplier are accumulated by the accumulator to obtain output time-series data (ie, composite data) represented by the above equation (9) or (10). Then, the first selector selects the combined data, and the second selector selects the third input time-series data. Next, the same arithmetic processing is performed on the combined data and the third input time-series data to obtain combined data of the three input time-series data. Then, the first selector selects the combined data, and the second selector selects the fourth input time-series data. Subsequently, the same arithmetic processing is performed on the combined data and the fourth input time-series data,
The composite data of the four input time-series data is obtained. Then, the first selector selects the combined data (combined data of the four input time-series data), and the second selector selects
Select the second input time series data. Subsequently, the same arithmetic processing is performed on the combined data (synthesized data of the four input time-series data) and the fifth input time-series data to obtain the synthesized data of the five input time-series data. By repeating this process, a plurality of input time-series data can be synthesized. That is, by performing the above-described arithmetic processing a plurality of times, a plurality of input time-series data can be synthesized.

【００３９】また、第２の発明によれば、まず、２つの
入力時系列データについて第１の発明と同様の演算処理
を行い、２つの入力時系列データの合成データ（以下、
第１の合成データという）を求める。そして、レジスタ
は第１の合成データを格納する。次に、前記２つとは別
の２つの入力時系列データについて同様の演算処理を行
い、当該２つの入力時系列データの合成データ（以下、
第２の合成データという）を求める。そして、第１のセ
レクタは第２の合成データを選択する。一方、第２のセ
レクタは、レジスタに格納されている第１の合成データ
を選択する。続いて、第１および第２の合成データにつ
いて同様の演算処理を行い、第１および第２の合成デー
タの合成データ（すなわち、４つの入力時系列データの
合成データ。以下、第３の合成データという）を求め
る。そして、第１のセレクタは第３の合成データを選択
し、第２のセレクタは５つめの入力時系列データを選択
する。続いて、第３の合成データと５つめの入力時系列
データとについて同様の演算処理を行い、５つの入力時
系列データの合成データを求める。この処理を繰り返す
ことにより、複数の入力時系列データを合成することが
できる。According to the second invention, first, the same arithmetic processing as in the first invention is performed on the two input time-series data, and the combined data of the two input time-series data (hereinafter, referred to as “combined data”).
(Referred to as first combined data). Then, the register stores the first combined data. Next, the same arithmetic processing is performed on two input time-series data different from the two, and a composite data of the two input time-series data (hereinafter, referred to as “combined data”).
(Referred to as second combined data). Then, the first selector selects the second combined data. On the other hand, the second selector selects the first combined data stored in the register. Subsequently, the same arithmetic processing is performed on the first and second combined data, and the combined data of the first and second combined data (that is, the combined data of the four input time-series data. ). Then, the first selector selects the third combined data, and the second selector selects the fifth input time-series data. Subsequently, the same arithmetic processing is performed on the third combined data and the fifth input time-series data to obtain combined data of the five input time-series data. By repeating this process, a plurality of input time-series data can be synthesized.

【００４０】また、第３の発明によれば、入力時系列デ
ータを一旦メモリに書き込んでから必要に応じて読み出
すことにより、その入力時系列データに遅延をかけるこ
とができる。Further, according to the third aspect, the input time-series data can be delayed by writing the input time-series data to the memory and then reading it out as needed.

【００４１】[0041]

【実施例】まず、本発明のＱＭＦによる合成フィルタの
基本的な構成について説明する。図１０に、そのＱＭＦ
による合成フィルタのブロック回路図を示す。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS First, the basic configuration of a QMF synthesis filter according to the present invention will be described. FIG. 10 shows the QMF
FIG. 3 is a block circuit diagram of a synthesis filter according to FIG.

【００４２】尚、図１０において、図８に示すＦＩＲデ
ィジタルフィルタと同じ構成については符号を等しくし
てある。加減算器１１は、パラレル転送されてくる各入
力データｘ_a （ｎ），ｘ_b （ｎ）の加算または入力デー
タｘ_a （ｎ）から入力データｘ_b （ｎ）の減算を行う。In FIG. 10, the same components as those of the FIR digital filter shown in FIG. 8 have the same reference numerals. Subtracter 11 performs subtraction of the input data x _a coming being parallel transfer _{(n), x b (n} ) of addition or input data x _a (n) input data from x _b (n).

【００４３】メモリ１２は、加減算器１１の算出した加
算値および減算値を保持する。ＲＯＭ１３は両フィルタ
係数ｈ（２ｋ），ｈ（２Ｋ＋１）を保持しており、式
（９）または式（１０）におけるｋの値に対応した各フ
ィルタ係数ｈ（２ｋ），ｈ（２Ｋ＋１）を読み出して出
力する。The memory 12 holds the addition value and the subtraction value calculated by the adder / subtractor 11. The ROM 13 holds both filter coefficients h (2k) and h (2K + 1), and reads out the filter coefficients h (2k) and h (2K + 1) corresponding to the value of k in the equation (9) or (10). Output.

【００４４】乗算器７３は、メモリ１２からの前記加算
値とＲＯＭ１３からのフィルタ係数ｈ（２ｋ＋１）とを
乗算すると共に、メモリ１２からの前記減算値とＲＯＭ
１３からのフィルタ係数ｈ（２ｋ）とを乗算する。The multiplier 73 multiplies the addition value from the memory 12 by the filter coefficient h (2k + 1) from the ROM 13, and multiplies the subtraction value from the memory 12 by the ROM
13 is multiplied by the filter coefficient h (2k).

【００４５】加算器７４は、レジスタ７５の出力と乗算
器７３の出力とを加算して、その加算結果を再びレジス
タ７５に出力する。すなわち、加算器７４とレジスタ７
５とによって構成されるアキュムレータ７６は、乗算器
７３の出力を累加算する。The adder 74 adds the output of the register 75 and the output of the multiplier 73, and outputs the addition result to the register 75 again. That is, the adder 74 and the register 7
5 accumulates the output of the multiplier 73.

【００４６】レジスタ７７は、アキュムレータ７６の累
加算した結果、すなわち各出力データｙ（２ｎ），ｙ
（２ｎ＋１）を格納して出力する。次に、このＱＭＦに
よる合成フィルタの動作を、図１１に示すタイミングチ
ャートに従って説明する。The register 77 stores the result of the cumulative addition of the accumulator 76, that is, each output data y (2n), y
(2n + 1) is stored and output. Next, the operation of the synthesis filter using the QMF will be described with reference to the timing chart shown in FIG.

【００４７】図１１は、ステップ数Ｎ＝４とした場合に
おけるタイミングチャートの一部である。ステップ数Ｎ
＝４を式（９）および式（１０）に代入すると、式（１
１）および式（１２）が得られる。FIG. 11 is a part of a timing chart when the number of steps N = 4. Number of steps N
= 4 into Expressions (9) and (10), Expression (1)
1) and Equation (12) are obtained.

【００４８】[0048]

【数１１】 [Equation 11]

【００４９】[0049]

【数１２】 (Equation 12)

【００５０】図１１においては、入力データｘ_a （０）
〜ｘ_a （２），ｘ_b （０）〜ｘ_b （２）の入力について
は省いてあるが、これらの入力データについても入力デ
ータｘ_a （３），ｘ_b （４）等と同様に入力される。In FIG. 11, input data x _a (0)
-X _a (2), x _b (0) -x _b (2) are omitted, but these input data are also similar to the input data x _a (3), x _b (4), etc. Is entered.

【００５１】まず、加減算器１１は、各入力データｘ_a
（３），ｘ_b （３）の加算を行ってメモリ１２に書き込
ませる。すると、メモリ１２からは、その加算値｛ｘ_a
（３）＋ｘ_b （３）｝と、保持していた過去の加算値
｛ｘ_a （２）＋ｘ_b （２）｝〜｛ｘ_a （０）＋ｘ
_b （０）｝とが順次読み出される。それと同時に、ＲＯ
Ｍ１３からは、フィルタ係数ｈ（２ｋ＋１）に対応する
フィルタ係数ｈ（１），ｈ（３），ｈ（５），ｈ（７）
が読み出される。First, the adder / subtracter 11 sets each input data x _a
(3), x _b (3) is added and written into the memory 12. Then, from the memory 12, the sum 加 算 x _a
(3) + x _b (3)} and the past added value {x _a (2) + x _b (2)} to {x _a (0) + x
_b (0)} are sequentially read. At the same time, RO
From M13, filter coefficients h (1), h (3), h (5), h (7) corresponding to the filter coefficient h (2k + 1)
Is read.

【００５２】乗算器７３は、メモリ１２からの前記加算
値とＲＯＭ１３からのフィルタ係数ｈ（２ｋ＋１）とを
それぞれ乗算する。ここで、レジスタ７５は式（９），
（１０）に示す１回の累加算が終わる度に「０」にクリ
アされるようになっている。そのため、乗算器７３によ
る乗算値はアキュムレータ７６によって累加算され、式
（１３）〜（１６）に示す累加算値Ａ１〜Ａ４が求めら
れる。The multiplier 73 multiplies the addition value from the memory 12 by the filter coefficient h (2k + 1) from the ROM 13. Here, the register 75 is obtained by the equation (9),
Each time one cumulative addition shown in (10) is completed, it is cleared to "0". Therefore, the multiplied values by the multiplier 73 are cumulatively added by the accumulator 76, and the cumulatively added values A1 to A4 shown in Expressions (13) to (16) are obtained.

【００５３】[0053]

【数１３】 (Equation 13)

【００５４】[0054]

【数１４】 [Equation 14]

【００５５】[0055]

【数１５】 (Equation 15)

【００５６】[0056]

【数１６】 (Equation 16)

【００５７】そして、レジスタ７７はそのアキュムレー
タ７６の累加算した結果、すなわち出力データｙ（７）
｛＝Ａ４｝を格納して出力する。次に、加減算器１１
は、入力データｘ_a （４）から入力データｘ_b （４）の
減算を行ってメモリ１２に書き込ませる。すると、メモ
リ１２からは、その減算値｛ｘ_a （４）−ｘ_b （４）｝
と、保持していた過去の減算値｛ｘ_a （３）−ｘ
_b（３）｝〜｛ｘ_a （１）−ｘ_b （１）｝とが順次読み
出される。それと同時に、ＲＯＭ１３からは、フィルタ
係数ｈ（２ｋ）に対応するフィルタ係数ｈ（０），ｈ
（２），ｈ（４），ｈ（６）が読み出される。The register 77 stores the result of the accumulative addition of the accumulator 76, that is, the output data y (7).
｛= A4｝ is stored and output. Next, the adder / subtractor 11
Subtracts the input data x _b (4) from the input data x _a (4) and causes the memory 12 to write the result. Then, the subtraction value {x _a (4) −x _b (4)} is obtained from the memory 12.
And the held past subtraction value ｛x _a (3) −x
_b (3)} to {x _a (1) −x _b (1)} are sequentially read. At the same time, filter coefficients h (0), h (h) corresponding to the filter coefficient h (2k) are read from the ROM 13.
(2), h (4) and h (6) are read.

【００５８】乗算器７３は、メモリ１２からの前記減算
値とＲＯＭ１３からのフィルタ係数ｈ（２ｋ）とをそれ
ぞれ乗算する。ここで、レジスタ７５は「０」にクリア
されている。そのため、乗算器７３による乗算値はアキ
ュムレータ７６によって累加算され、式（１７）〜（２
０）に示す累加算値Ｂ１〜Ｂ４が求められる。The multiplier 73 multiplies the subtraction value from the memory 12 by the filter coefficient h (2k) from the ROM 13. Here, the register 75 has been cleared to “0”. Therefore, the multiplied value by the multiplier 73 is cumulatively added by the accumulator 76, and the expressions (17) to (2)
0) are obtained.

【００５９】[0059]

【数１７】 [Equation 17]

【００６０】[0060]

【数１８】 (Equation 18)

【００６１】[0061]

【数１９】 [Equation 19]

【００６２】[0062]

【数２０】 (Equation 20)

【００６３】そして、レジスタ７７はそのアキュムレー
タ７６の累加算した結果、すなわち出力データｙ（８）
｛＝Ｂ４｝を格納して出力する。これ以後は同様にし
て、各出力データｙ（２ｎ），ｙ（２ｎ＋１）が出力さ
れる。The register 77 stores the result of the accumulator 76, that is, the output data y (8).
｛= B4｝ is stored and output. Thereafter, similarly, the output data y (2n) and y (2n + 1) are output.

【００６４】ところで、メモリ１２およびＲＯＭ１３へ
のアドレス生成は、図１５に示すアドレス生成回路によ
って行われている。ここで、クロック１の周期はアキュ
ムレータ７６が累加算する周期に一致し、アキュムレー
タ７６における累加算が完了する度毎にプリセットカウ
ンタ５１がカウントアップされる。それと同時に、プリ
セットカウンタ５１の値（プリセットデータ）がループ
カウンタ５２に取り込まれる。The address generation for the memory 12 and the ROM 13 is performed by the address generation circuit shown in FIG. Here, the cycle of the clock 1 coincides with the cycle in which the accumulator 76 performs cumulative addition, and the preset counter 51 is counted up every time the cumulative addition in the accumulator 76 is completed. At the same time, the value (preset data) of the preset counter 51 is taken into the loop counter 52.

【００６５】一方、クロック２の周期は、メモリ１２お
よびＲＯＭ１３からデータ（メモリ１２からは加算値ま
たは減算値、ＲＯＭ１２からはフィルタ係数）を読み出
す周期に一致している。そのため、メモリ１２およびＲ
ＯＭ１３に供給されるアドレスは、乗算器７３の動作に
同期して１つずつ変化するようになっている。On the other hand, the cycle of the clock 2 coincides with the cycle of reading data (addition value or subtraction value from the memory 12 and filter coefficient from the ROM 12) from the memory 12 and the ROM 13. Therefore, the memory 12 and R
The address supplied to the OM 13 changes one by one in synchronization with the operation of the multiplier 73.

【００６６】ＲＯＭ１３に供給されるアドレスはループ
カウンタ５３から出力され、アキュムレータ７６が累加
算動作をする度毎に同じアドレスを繰り返す。これに対
して、メモリ１２に供給されるアドレスはループカウン
タ５２から出力され、アキュムレータ７６が累加算動作
をする度毎に１つずつずれることになる。従って、ＲＯ
Ｍ１３からは常に同じフィルタ係数が読み出され、メモ
リ１２からは１データずつずれた加算値または減算値が
読み出されることになる。The address supplied to the ROM 13 is output from the loop counter 53, and repeats the same address each time the accumulator 76 performs the cumulative addition operation. On the other hand, the address supplied to the memory 12 is output from the loop counter 52, and is shifted by one each time the accumulator 76 performs the cumulative addition operation. Therefore, RO
The same filter coefficient is always read from M13, and an addition value or a subtraction value shifted by one data is read from the memory 12.

【００６７】上記したように、このＱＭＦによる合成フ
ィルタにおいては、加減算器１１によって、各入力デー
タｘ_a （ｎ），ｘ_b （ｎ）の加算または入力データｘ_a
（ｎ）から入力データｘ_b （ｎ）の減算を行って加減算
値を求める。そして、乗算器７３にて、メモリ１２から
の前記加算値とＲＯＭ１３からのフィルタ係数ｈ（２ｋ
＋１）またはメモリ１２からの前記減算値とＲＯＭ１３
からのフィルタ係数ｈ（２ｋ）との積和演算を繰り返
す。その演算結果をアキュムレータ７６にて累加算する
ことにより、式（１１）または式（１２）に示す演算を
行って各出力データｙ（２ｎ），ｙ（２ｎ＋１）を得る
ようになっている。As described above, in the synthesis filter based on the QMF, the adder / subtracter 11 adds the input data x _a (n) and x _b (n) or inputs the input data x _a.
The input data x _b (n) is subtracted from (n) to obtain an addition / subtraction value. Then, in the multiplier 73, the addition value from the memory 12 and the filter coefficient h (2k
+1) or the subtraction value from the memory 12 and the ROM 13
Is repeated with the filter coefficient h (2k). By accumulating the calculation results in the accumulator 76, the calculation represented by the formula (11) or (12) is performed to obtain each output data y (2n), y (2n + 1).

【００６８】その結果、このＱＭＦによる合成フィルタ
ではタップ数Ｎが大きくなっても回路規模は変わらな
い。 （第１実施例）以下、本発明を具体化した第１実施例を
図１および図２に従って説明する。As a result, in the synthesis filter based on QMF, the circuit scale does not change even if the number of taps N increases. (First Embodiment) A first embodiment of the present invention will be described below with reference to FIGS.

【００６９】尚、本実施例において、図１０および図１
１に示すＱＭＦと同じ構成については符号を等しくす
る。図１に本実施例のブロック回路図を示す。In this embodiment, FIGS. 10 and 1
The same symbols are used for the same configuration as the QMF shown in FIG. FIG. 1 shows a block circuit diagram of the present embodiment.

【００７０】本実施例では、パラレル転送されてくる３
つの入力データｘ_a （ｎ），ｘ_b （ｎ），ｘ_c （ｎ）を
合成して出力データｙ（４ｎ），ｙ（４ｎ＋１）を求め
る。セレクタ２１は、各入力データｘ_b （ｎ），ｘ
_c （ｎ）｛実際には後記するように、入力データｘ
_b （ｎ），ｘ_c （２ｎ）｝の内、いずれか一方を選択し
て出力する。セレクタ２２は、レジスタ７５から出力さ
れるデータｚ（２ｎ），ｚ（２ｎ＋１）と入力データｘ
_a （ｎ）との内、いずれか一方を選択して出力する。In the present embodiment, 3
The two input data x _a (n), x _b (n) and x _c (n) are combined to obtain output data y (4n) and y (4n + 1). The selector 21 outputs the input data x _b (n), x
_c (n) 入 力 Actually, as described later, the input data x
_b (n), x _c (2n)}, and outputs either one. The selector 22 receives the data z (2n), z (2n + 1) output from the register 75 and the input data x
_a (n) is selected and output.

【００７１】但し、データｚ（２ｎ），ｚ（２ｎ＋１）
は、各入力データｘ_a （ｎ），ｘ_b（ｎ）を合成した出
力データである｛すなわち、データｚ（２ｎ），ｚ（２
ｎ＋１）は、図１０および図１１に示すＱＭＦにおい
て、出力データｙ（２ｎ），ｙ（２ｎ＋１）と表してあ
るデータと同じものである｝。However, data z (2n), z (2n + 1)
Is output data obtained by combining the input data x _a (n) and x _b (n). That is, data z (2n) and z (2
n + 1) is the same as the data represented as output data y (2n) and y (2n + 1) in the QMF shown in FIGS.

【００７２】加減算器１１は、各入力データｘ
_a （ｎ），ｘ_b （ｎ）の加算または入力データｘ
_a （ｎ）から入力データｘ_b （ｎ）の減算を行うと共
に、データｚ（２ｎ）と入力データｘ_c （２ｎ）との加
算またはデータｚ（２ｎ）から入力データｘ_c（２ｎ）
の減算を行う。The adder / subtracter 11 calculates each input data x
_a (n), x _b (n) addition or input data x
Input data x _b (n) is subtracted from _a (n), and addition of data z (2n) and input data x _c (2n) or input data x _c (2n) is performed from data z (2n).
Is subtracted.

【００７３】メモリ１２は、加減算器１１の算出した加
算値および減算値を保持する。ＲＯＭ１３は両フィルタ
係数ｈ（２ｋ），ｈ（２Ｋ＋１）を保持しており、式
（９）または式（１０）におけるｋの値に対応した各フ
ィルタ係数ｈ（２ｋ），ｈ（２Ｋ＋１）を読み出して出
力する。The memory 12 holds the addition value and the subtraction value calculated by the adder / subtracter 11. The ROM 13 holds both filter coefficients h (2k) and h (2K + 1), and reads out the filter coefficients h (2k) and h (2K + 1) corresponding to the value of k in the equation (9) or (10). Output.

【００７４】乗算器７３は、メモリ１２からの前記加算
値とＲＯＭ１３からのフィルタ係数ｈ（２ｋ＋１）とを
乗算すると共に、メモリ１２からの前記減算値とＲＯＭ
１３からのフィルタ係数ｈ（２ｋ）とを乗算する。The multiplier 73 multiplies the addition value from the memory 12 by the filter coefficient h (2k + 1) from the ROM 13, and multiplies the subtraction value from the memory 12 by the ROM
13 is multiplied by the filter coefficient h (2k).

【００７５】加算器７４は、レジスタ７５の出力と乗算
器７３の出力とを加算して、その加算結果を再びレジス
タ７５に出力する。すなわち、加算器７４とレジスタ７
５とによって構成されるアキュムレータ７６は乗算器７
３の出力を累加算する。そして、レジスタ７５の出力は
レジスタ７７あるいはセレクタ２２に送られる。The adder 74 adds the output of the register 75 and the output of the multiplier 73 and outputs the addition result to the register 75 again. That is, the adder 74 and the register 7
5. The accumulator 76 constituted by
The output of 3 is cumulatively added. The output of the register 75 is sent to the register 77 or the selector 22.

【００７６】レジスタ７７は、アキュムレータ７６の累
加算した結果、すなわち各出力データｙ（４ｎ），ｙ
（４ｎ＋１）を格納して出力する。次に、本実施例の動
作を、図２に示すタイミングチャートに従って説明す
る。The register 77 stores the result of the cumulative addition of the accumulator 76, that is, each output data y (4n), y
(4n + 1) is stored and output. Next, the operation of the present embodiment will be described with reference to the timing chart shown in FIG.

【００７７】図２は、ステップ数Ｎ＝２とした場合にお
けるタイミングチャートの一部である。ステップ数Ｎ＝
２を式（９）および式（１０）に代入して、ｙ（２
ｎ），ｙ（２ｎ＋１）をｚ（２ｎ），ｚ（２ｎ＋１）に
置き換えると、式（２１）および式（２２）が得られ
る。FIG. 2 is a part of a timing chart when the number of steps N = 2. Number of steps N =
2 into Equations (9) and (10), and y (2
When n) and y (2n + 1) are replaced with z (2n) and z (2n + 1), equations (21) and (22) are obtained.

【００７８】[0078]

【数２１】 (Equation 21)

【００７９】[0079]

【数２２】 (Equation 22)

【００８０】そして、ステップ数Ｎ＝２を式（９）およ
び式（１０）に代入して、ｘ_a （ｎ），ｘ_b （ｎ）をｚ
（２ｎ），ｘ_c （２ｎ）に置き換えると、式（２３）お
よび式（２４）が得られる。Then, the number of steps N = 2 is substituted into equations (9) and (10), and x _a (n) and x _b (n) are converted into z
(2n), x _c (2n), Equations (23) and (24) are obtained.

【００８１】[0081]

【数２３】 (Equation 23)

【００８２】[0082]

【数２４】 (Equation 24)

【００８３】図２においては、入力データｘ_a （０），
ｘ_b （０），ｘ_c （０），ｘ_c （１）の入力については
省いてあるが、これらの入力データについても入力デー
タｘ _a （１），ｘ_b （１），ｘ_c （２）等と同様に入力
される。In FIG. 2, input data x_a(0),
x_b(0), x_c(0), x_cAbout the input of (1)
Although omitted, these input data
Ta x _a(1), x_b(1), x_cInput in the same way as (2)
Is done.

【００８４】まず、セレクタ２１は入力データｘ
_b （１）を選択し、セレクタ２２は入力データｘ
_a （１）を選択する。加減算器１１は、入力データｘ_a
（１）から入力データｘ_b （１）の減算を行ってメモリ
１２に書き込ませ、続いて、各入力データｘ_a （１），
ｘ_b （１）の加算を行ってメモリ１２に書き込ませる。First, the selector 21 receives the input data x
_b (1) is selected, and the selector 22 selects the input data x
_a Select (1). The adder / subtractor 11 calculates the input data x _a
The input data x _b (1) is subtracted from (1) and written into the memory 12, and subsequently, each input data x _a (1),
x _b (1) is added and written into the memory 12.

【００８５】すると、メモリ１２からは、その減算値
｛ｘ_a （１）−ｘ_b （１）｝と、保持していた過去の減
算値｛ｘ_a （０）−ｘ_b （０）｝とが順次読み出され
る。それと同時に、ＲＯＭ１３からは、フィルタ係数ｈ
（２ｋ）に対応するフィルタ係数ｈ（０），ｈ（２）が
読み出される。Then, the subtraction value {x _a (1) −x _b (1)} and the stored past subtraction value {x _a (0) −x _b (0)} are obtained from the memory 12. Are sequentially read. At the same time, the filter coefficient h
The filter coefficients h (0) and h (2) corresponding to (2k) are read.

【００８６】乗算器７３は、メモリ１２からの前記減算
値とＲＯＭ１３からのフィルタ係数ｈ（２ｋ）とをそれ
ぞれ乗算する。ここで、レジスタ７５は式（９），（１
０）に示す１回の累加算が終わる度に「０」にクリアさ
れるようになっている。そのため、乗算器７３による乗
算値はアキュムレータ７６によって累加算され、式（２
５），（２６）に示す累加算値Ａ１，Ａ２が求められ
る。The multiplier 73 multiplies the subtraction value from the memory 12 by the filter coefficient h (2k) from the ROM 13. Here, the register 75 is determined by the equations (9) and (1).
Each time one cumulative addition shown in (0) is completed, it is cleared to "0". Therefore, the multiplied value by the multiplier 73 is cumulatively added by the accumulator 76, and the expression (2)
5) and (26) are obtained.

【００８７】[0087]

【数２５】 (Equation 25)

【００８８】[0088]

【数２６】 (Equation 26)

【００８９】この時点で、レジスタ７５にはその累加算
値Ａ２｛すなわち、データｚ（２）｝が格納されてい
る。そのレジスタ７５のデータｚ（２）がセレクタ２２
に送られる。At this point, the register 75 has stored the accumulated value A2 {, ie, the data z (2)}. The data z (2) of the register 75 is stored in the selector 22.
Sent to

【００９０】次に、セレクタ２１は入力データｘ
_c （２）を選択し、セレクタ２２はデータｚ（２）を選
択する。加減算器１１は、データｚ（２）から入力デー
タｘ_c （２）の減算を行ってメモリ１２に書き込ませ、
続いて、データｚ（２）と入力データｘ_c （２）との加
算を行ってメモリ１２に書き込ませる。Next, the selector 21 sets the input data x
_c (2) is selected, and the selector 22 selects the data z (2). The adder / subtractor 11 subtracts the input data x _c (2) from the data z (2) and causes the data to be written to the memory 12,
Subsequently, the data z (2) and the input data x _c (2) are added and written into the memory 12.

【００９１】すると、メモリ１２からは、その減算値
｛ｚ（２）−ｘ_c （２）｝と、保持していた過去の減算
値｛ｚ（１）−ｘ_c （１）｝とが順次読み出される。そ
れと同時に、ＲＯＭ１３からは、フィルタ係数ｈ（２
ｋ）に対応するフィルタ係数ｈ（０），ｈ（２）が読み
出される。Then, the subtraction value {z (2) −x _c (2)} and the stored past subtraction value {z (1) −x _c (1)} are sequentially stored in the memory 12. Is read. At the same time, the filter coefficient h (2
The filter coefficients h (0) and h (2) corresponding to k) are read.

【００９２】乗算器７３は、メモリ１２からの前記減算
値とＲＯＭ１３からのフィルタ係数ｈ（２ｋ）とをそれ
ぞれ乗算する。ここで、レジスタ７５は「０」にクリア
されている。そのため、乗算器７３による乗算値はアキ
ュムレータ７６によって累加算され、式（２７），（２
８）に示す累加算値Ｂ１，Ｂ２が求められる。The multiplier 73 multiplies the subtraction value from the memory 12 by the filter coefficient h (2k) from the ROM 13. Here, the register 75 has been cleared to “0”. Therefore, the multiplied value by the multiplier 73 is cumulatively added by the accumulator 76, and the expressions (27) and (2)
The accumulated values B1 and B2 shown in 8) are obtained.

【００９３】[0093]

【数２７】 [Equation 27]

【００９４】[0094]

【数２８】 [Equation 28]

【００９５】そして、レジスタ７７はそのアキュムレー
タ７６の累加算した結果、すなわち出力データｙ（４）
｛＝Ｂ２｝を格納して出力する。続いて、メモリ１２か
らは、加算値｛ｚ（２）＋ｘ_c （２）｝と、保持してい
た過去の加算値｛ｚ（１）＋ｘ_c （１）｝とが順次読み
出される。それと同時に、ＲＯＭ１３からは、フィルタ
係数ｈ（２ｋ＋１）に対応するフィルタ係数ｈ（１），
ｈ（３）が読み出される。The register 77 stores the result of accumulative addition of the accumulator 76, that is, the output data y (4).
｛= B2｝ is stored and output. Subsequently, the added value {z (2) + x _c (2)} and the stored past added value {z (1) + x _c (1)} are sequentially read from the memory 12. At the same time, the filter coefficient h (1), which corresponds to the filter coefficient h (2k + 1),
h (3) is read.

【００９６】乗算器７３は、メモリ１２からの前記加算
値とＲＯＭ１３からのフィルタ係数ｈ（２ｋ＋１）とを
それぞれ乗算する。ここで、レジスタ７５は「０」にク
リアされている。そのため、乗算器７３による乗算値は
アキュムレータ７６によって累加算され、式（２９），
（３０）に示す累加算値Ｃ１，Ｃ２が求められる。The multiplier 73 multiplies the added value from the memory 12 by the filter coefficient h (2k + 1) from the ROM 13. Here, the register 75 has been cleared to “0”. Therefore, the multiplied value by the multiplier 73 is cumulatively added by the accumulator 76, and the expression (29),
The cumulative addition values C1 and C2 shown in (30) are obtained.

【００９７】[0097]

【数２９】 (Equation 29)

【００９８】[0098]

【数３０】 [Equation 30]

【００９９】そして、レジスタ７７はそのアキュムレー
タ７６の累加算した結果、すなわち出力データｙ（５）
｛＝Ｃ２｝を格納して出力する。続いて、メモリ１２か
らは、加算値｛ｘ_a （１）＋ｘ_b （１）｝と、保持して
いた過去の加算値｛ｘ_a （０）＋ｘ_b （０）｝とが順次
読み出される。それと同時に、ＲＯＭ１３からは、フィ
ルタ係数ｈ（２ｋ＋１）に対応するフィルタ係数ｈ
（１），ｈ（３）が読み出される。The register 77 stores the result of accumulative addition of the accumulator 76, that is, the output data y (5).
｛= C2｝ is stored and output. Subsequently, the added value {x _a (1) + x _b (1)} and the stored past added value {x _a (0) + x _b (0)} are sequentially read from the memory 12. At the same time, from the ROM 13, the filter coefficient h corresponding to the filter coefficient h (2k + 1)
(1) and h (3) are read.

【０１００】乗算器７３は、メモリ１２からの前記加算
値とＲＯＭ１３からのフィルタ係数ｈ（２ｋ＋１）とを
それぞれ乗算する。ここで、レジスタ７５は「０」にク
リアされている。そのため、乗算器７３による乗算値は
アキュムレータ７６によって累加算され、式（３１），
（３２）に示す累加算値Ｄ１，Ｄ２が求められる。The multiplier 73 multiplies the added value from the memory 12 by the filter coefficient h (2k + 1) from the ROM 13. Here, the register 75 has been cleared to “0”. Therefore, the multiplied value by the multiplier 73 is cumulatively added by the accumulator 76, and the equation (31),
The cumulative addition values D1 and D2 shown in (32) are obtained.

【０１０１】[0101]

【数３１】 (Equation 31)

【０１０２】[0102]

【数３２】 (Equation 32)

【０１０３】この時点で、レジスタ７５にはその累加算
値Ｄ２｛すなわち、データｚ（３）｝が格納されてい
る。そのレジスタ７５のデータｚ（３）がセレクタ２２
に送られる。At this point, the register 75 stores the accumulated value D2 #, that is, the data z (3) #. The data z (3) of the register 75 is stored in the selector 22.
Sent to

【０１０４】これ以後は同様にして、各出力データｙ
（４ｎ），ｙ（４ｎ＋１）が出力される。このように本
実施例のＱＭＦによる合成フィルタにおいては、加減算
器１１によって、まず、各入力データｘ_a （ｎ），ｘ_b
（ｎ）の加減算を行い、その加減算値をメモリ１２に蓄
積する。そして、乗算器７３にて、メモリ１２からの前
記加減算値とＲＯＭ１３からのフィルタ係数ｈ（２
ｋ），ｈ（２ｋ＋１）との積和演算を繰り返す。その演
算結果をアキュムレータ７６にて累加算することによ
り、式（２１）または式（２２）に示す演算を行ってデ
ータｚ（２ｎ），ｚ（２ｎ＋１）を得る。次に、求めた
データｚ（２ｎ），ｚ（２ｎ＋１）と入力データｘ
_c （ｎ）との加減算を行い、メモリ１２に蓄積する。そ
して、乗算器７３にて、メモリ１２からの前記減算値と
ＲＯＭ１３からのフィルタ係数ｈ（２ｋ）との積和演算
を繰り返す。その演算結果をアキュムレータ７６にて累
加算することにより、式（２３）に示す演算を行って出
力データｙ（４ｎ）を得る。続いて、乗算器７３にて、
メモリ１２からの前記加算値とＲＯＭ１３からのフィル
タ係数ｈ（２ｋ＋１）との積和演算を繰り返す。その演
算結果をアキュムレータ７６にて累加算することによ
り、式（２４）に示す演算を行って次の出力データｙ
（４ｎ＋１）を得る。これを繰り返すことにより、各出
力データｙ（４ｎ），ｙ（４ｎ＋１）を得ることができ
る。Thereafter, similarly, each output data y
(4n) and y (4n + 1) are output. Book like this
In the synthesis filter using the QMF according to the embodiment, addition and subtraction are performed.
First, each input data x_a(N), x_b
(N) is added and subtracted, and the added / subtracted value is stored in the memory 12.
Stack. Then, the multiplier 73
The addition / subtraction value and the filter coefficient h (2
k) and h (2k + 1) are repeated. The performance
By accumulating the calculation results in accumulator 76,
Then, the calculation shown in equation (21) or (22) is performed to
Data z (2n) and z (2n + 1) are obtained. Then asked
Data z (2n), z (2n + 1) and input data x
_cAddition and subtraction with (n) are performed and stored in the memory 12. So
Then, in the multiplier 73, the subtraction value from the memory 12 is
Product-sum operation with filter coefficient h (2k) from ROM 13
repeat. The calculation result is accumulated by the accumulator 76.
By performing the addition, the calculation shown in Expression (23) is performed and the result is output.
The force data y (4n) is obtained. Subsequently, in the multiplier 73,
The added value from the memory 12 and the fill value from the ROM 13
The product-sum operation with the coefficient h (2k + 1) is repeated. The performance
By accumulating the calculation results in accumulator 76,
Then, the operation shown in the equation (24) is performed to obtain the next output data y
(4n + 1) is obtained. By repeating this, each output
Force data y (4n), y (4n + 1) can be obtained
You.

【０１０５】その結果、本実施例ではタップ数Ｎが大き
くなっても回路規模は変わらない。また、本実施例で
は、図１０に示すＱＭＦに各セレクタ２１，２２を加え
るだけで、３つの入力データｘ_a （ｎ），ｘ_b （ｎ），
ｘ_c （ｎ）を合成することができ、図１２に示すＱＭＦ
８０を２つ使用する従来例に比べて回路規模を小さくす
ることができる。As a result, in this embodiment, the circuit scale does not change even if the number of taps N increases. Further, in this embodiment, three input data x _a (n), x _b (n), x _b (n) are simply added by adding the selectors 21 and 22 to the QMF shown in FIG.
x _c (n) can be synthesized, and the QMF shown in FIG.
The circuit scale can be reduced as compared with the conventional example using two 80s.

【０１０６】（第２実施例）以下、本発明を具体化した
第２実施例を図３および図４に従って説明する。尚、本
実施例において、図１および図２に示す第１実施例と同
じ構成については符号を等しくする。(Second Embodiment) Hereinafter, a second embodiment of the present invention will be described with reference to FIGS. In this embodiment, the same reference numerals are used for the same components as those in the first embodiment shown in FIGS.

【０１０７】図３に本実施例のブロック回路図を示す。
本実施例では、パラレル転送されてくる３つの入力デー
タｘ_a （ｎ），ｘ_b （ｎ），ｘ_c （ｎ）を合成して出力
データｙ（４ｎ），ｙ（４ｎ＋１）を求める。但し、入
力データｘ_a （ｎ），ｘ_b （ｎ）に対して入力データｘ
_c （ｎ）の遅延を「１」とする。FIG. 3 shows a block circuit diagram of the present embodiment.
In this embodiment, output data y (4n) and y (4n + 1) are obtained by combining three pieces of input data x _a (n), x _b (n), and x _c (n) that are transferred in parallel. However, the input data x _a (n) and x _b (n) correspond to the input data x
_c The delay of (n) is “1”.

【０１０８】セレクタ２１は、入力データｘ_b （ｎ）と
メモリ１２から出力される入力データｘ_c （ｎ）｛入力
データｘ_c （ｎ）を遅延させているため、実際には後記
するように、入力データｘ_b （ｎ），ｘ_c （２ｎ−
１）｝との内、いずれか一方を選択して出力する。Since the selector 21 delays the input data x _b (n) and the input data x _c (n) ｛the input data x _c (n) output from the memory 12, the selector 21 actually delays the input data x _b (n) as described later. , Input data x _b (n), x _c (2n−
1) Select and output one of｝ and｝.

【０１０９】セレクタ２２は、レジスタ７５から出力さ
れるデータｚ（２ｎ），ｚ（２ｎ＋１）と入力データｘ
_a （ｎ）との内、いずれか一方を選択して出力する。但
し、データｚ（２ｎ），ｚ（２ｎ＋１）は、各入力デー
タｘ_a （ｎ），ｘ_b（ｎ）を合成した出力データであ
る。すなわち、データｚ（２ｎ），ｚ（２ｎ＋１）は、
図１０および図１１に示すＱＭＦにおいて、出力データ
ｙ（２ｎ），ｙ（２ｎ＋１）と表してあるデータと同じ
ものである。The selector 22 receives the data z (2n), z (2n + 1) output from the register 75 and the input data x
_a (n) is selected and output. However, the data z (2n), z (2n + 1) , each input data x _a (n), which is the output data obtained by combining the x _b (n). That is, data z (2n) and z (2n + 1) are
In the QMF shown in FIGS. 10 and 11, the data is the same as the data represented as output data y (2n), y (2n + 1).

【０１１０】加減算器１１は、各入力データｘ
_a （ｎ），ｘ_b （ｎ）の加算または入力データｘ
_a （ｎ）から入力データｘ_b （ｎ）の減算を行う。ま
た、加減算器１１は、データｚ（２ｎ）と遅延させた入
力データｘ_c （２ｎ−１）との加算またはデータｚ（２
ｎ）から入力データｘ_c （２ｎ−１）の減算を行う。The adder / subtracter 11 calculates each input data x
_a (n), x _b (n) addition or input data x
Subtract input data x _b (n) from _a (n). The adder / subtracter 11 adds the data z (2n) to the delayed input data x _c (2n−1) or the data z (2n).
The input data x _c (2n−1) is subtracted from n).

【０１１１】セレクタ２３は、加減算器１１の算出した
加減算値と入力データｘ_c （ｎ）１）との内、いずれか
一方を選択して出力する。メモリ１２は、セレクタ２３
から出力される前記加減算値および入力データｘ
_c （ｎ）を保持する。The selector 23 calculates the value calculated by the adder / subtracter 11.
Addition / subtraction value and input data x_c(N) Any one of 1)
Select and output one. The memory 12 includes a selector 23
The addition and subtraction values and input data x output from
_c(N) is retained.

【０１１２】レジスタ２４は、メモリ１２からの入力デ
ータｘ_c （ｎ）を格納してセレクタ２１に出力する。Ｒ
ＯＭ１３は両フィルタ係数ｈ（２ｋ），ｈ（２Ｋ＋１）
を保持しており、式（９）または式（１０）におけるｋ
の値に対応した各フィルタ係数ｈ（２ｋ），ｈ（２Ｋ＋
１）を読み出して出力する。The register 24 stores the input data x _c (n) from the memory 12 and outputs it to the selector 21. R
OM13 is the filter coefficients h (2k) and h (2K + 1)
And k in equation (9) or (10)
Filter coefficients h (2k) and h (2K +
Read and output 1).

【０１１３】乗算器７３は、メモリ１２からの前記加算
値とＲＯＭ１３からのフィルタ係数ｈ（２ｋ＋１）とを
乗算すると共に、メモリ１２からの前記減算値とＲＯＭ
１３からのフィルタ係数ｈ（２ｋ）とを乗算する。The multiplier 73 multiplies the addition value from the memory 12 by the filter coefficient h (2k + 1) from the ROM 13, and multiplies the subtraction value from the memory 12 by the ROM
13 is multiplied by the filter coefficient h (2k).

【０１１４】加算器７４は、レジスタ７５の出力と乗算
器７３の出力とを加算して、その加算結果を再びレジス
タ７５に出力する。すなわち、加算器７４とレジスタ７
５とによって構成されるアキュムレータ７６は乗算器７
３の出力を累加算する。そして、レジスタ７５の出力は
レジスタ７７あるいはセレクタ２２に送られる。The adder 74 adds the output of the register 75 and the output of the multiplier 73, and outputs the addition result to the register 75 again. That is, the adder 74 and the register 7
5. The accumulator 76 constituted by
The output of 3 is cumulatively added. The output of the register 75 is sent to the register 77 or the selector 22.

【０１１５】レジスタ７７は、アキュムレータ７６の累
加算した結果、すなわち各出力データｙ（４ｎ），ｙ
（４ｎ＋１）を格納して出力する。次に、本実施例の動
作を、図４に示すタイミングチャートに従って説明す
る。The register 77 stores the result of the cumulative addition of the accumulator 76, that is, each output data y (4n), y
(4n + 1) is stored and output. Next, the operation of this embodiment will be described with reference to the timing chart shown in FIG.

【０１１６】図４は、ステップ数Ｎ＝２とし、入力デー
タｘ_c （ｎ）の遅延を「１」とした場合におけるタイミ
ングチャートの一部である。ステップ数Ｎ＝２を式
（９）および式（１０）に代入して、ｙ（２ｎ），ｙ
（２ｎ＋１）をｚ（２ｎ），ｚ（２ｎ＋１）に置き換え
ると、式（３３）および式（３４）が得られる。FIG. 4 is a part of a timing chart when the number of steps N = 2 and the delay of the input data x _c (n) is “1”. Substituting the number of steps N = 2 into equations (9) and (10) yields y (2n), y
When (2n + 1) is replaced with z (2n) and z (2n + 1), Expressions (33) and (34) are obtained.

【０１１７】[0117]

【数３３】 [Equation 33]

【０１１８】[0118]

【数３４】 (Equation 34)

【０１１９】そして、ステップ数Ｎ＝２を式（９）およ
び式（１０）に代入して、ｘ_a （ｎ），ｘ_b （ｎ）をｚ
（２ｎ），ｘ_c （２ｎ−１）に置き換えると、式（３
５）および式（３６）が得られる。Then, the number of steps N = 2 is substituted into equations (9) and (10), and x _a (n) and x _b (n) are converted into z
(2n), x _c (2n-1), the equation (3)
5) and equation (36) are obtained.

【０１２０】[0120]

【数３５】 (Equation 35)

【０１２１】[0121]

【数３６】 [Equation 36]

【０１２２】図４においては、入力データｘ_a （０），
ｘ_b （０），ｘ_c （０），ｘ_c （１）の入力については
省いてあるが、これらの入力データについても入力デー
タｘ _a （１），ｘ_b （１），ｘ_c （２）等と同様に入力
される。In FIG. 4, input data x_a(0),
x_b(0), x_c(0), x_cAbout the input of (1)
Although omitted, these input data
Ta x _a(1), x_b(1), x_cInput in the same way as (2)
Is done.

【０１２３】まず、セレクタ２１は入力データｘ
_b （１）を選択し、セレクタ２２は入力データｘ
_a （１）を選択する。加減算器１１は、入力データｘ_a
（１）から入力データｘ_b （１）の減算を行って減算値
を求め、続いて、各入力データｘ_a （１），ｘ_b （１）
の加算を行って加算値を求める。セレクタ２３は、その
加減算器１１の加減算値を選択してメモリ１２に書き込
ませる。First, the selector 21 receives the input data x
_b (1) is selected, and the selector 22 selects the input data x
_a Select (1). The adder / subtractor 11 calculates the input data x _a
Subtraction of the input data x _b (1) is performed from (1) to obtain a subtraction value. Subsequently, each input data x _a (1), x _b (1)
To obtain an added value. The selector 23 selects the addition / subtraction value of the adder / subtractor 11 and writes the value to the memory 12.

【０１２４】すると、メモリ１２からは、保持していた
入力データｘ_c （１）が読み出される。レジスタ２４
は、メモリ１２からの入力データｘ_c （１）を格納して
セレクタ２１に出力する。Then, the held input data x _c (1) is read from the memory 12. Register 24
_Stores the input data x _c (1) from the memory 12 and outputs it to the selector 21.

【０１２５】次に、セレクタ２３は、入力データｘ
_c （２）を選択してメモリ１２に書き込ませる。する
と、メモリ１２からは、その減算値｛ｘ_a （１）−ｘ_b
（１）｝と、保持していた過去の減算値｛ｘ_a （０）−
ｘ_b （０）｝とが順次読み出される。それと同時に、Ｒ
ＯＭ１３からは、フィルタ係数ｈ（２ｋ）に対応するフ
ィルタ係数ｈ（０），ｈ（２）が読み出される。Next, the selector 23 sets the input data x
_c Select (2) to write to the memory 12. Then, from the memory 12, the subtracted value ｛x _a (1) −x _b
(1)｝ and the retained past subtraction value ｛x _a (0) −
x _b (0)} are sequentially read. At the same time, R
From OM13, filter coefficients h (0) and h (2) corresponding to the filter coefficient h (2k) are read.

【０１２６】乗算器７３は、メモリ１２からの前記減算
値とＲＯＭ１３からのフィルタ係数ｈ（２ｋ）とをそれ
ぞれ乗算する。ここで、レジスタ７５は式（９），（１
０）に示す１回の累加算が終わる度に「０」にクリアさ
れるようになっている。そのため、乗算器７３による乗
算値はアキュムレータ７６によって累加算され、式（３
７），（３８）に示す累加算値Ａ１，Ａ２が求められ
る。The multiplier 73 multiplies the subtraction value from the memory 12 by the filter coefficient h (2k) from the ROM 13. Here, the register 75 is determined by the equations (9) and (1).
Each time one cumulative addition shown in (0) is completed, it is cleared to "0". Therefore, the multiplied value by the multiplier 73 is cumulatively added by the accumulator 76, and the expression (3)
7) and (38) are obtained.

【０１２７】[0127]

【数３７】 (37)

【０１２８】[0128]

【数３８】 (38)

【０１２９】この時点で、レジスタ７５にはその累加算
値Ａ２｛すなわち、データｚ（２）｝が格納されてい
る。そのレジスタ７５のデータｚ（２）がセレクタ２２
に送られる。At this point, the register 75 has stored the accumulated value A2 #, that is, the data z (2) #. The data z (2) of the register 75 is stored in the selector 22.
Sent to

【０１３０】次に、セレクタ２１は、レジスタ２４から
出力された入力データｘ_c （１）を選択する。一方、セ
レクタ２２はデータｚ（２）を選択する。加減算器１１
は、データｚ（２）から入力データｘ_c （１）の減算を
行って減算値を求め、続いて、データｚ（２）と入力デ
ータｘ_c （１）との加算を行って加算値を求める。セレ
クタ２３は、その加減算器１１の加減算値を選択してメ
モリ１２に書き込ませる。Next, the selector 21 selects the input data x _c (1) output from the register 24. On the other hand, the selector 22 selects the data z (2). Adder / subtractor 11
Subtracts input data x _c (1) from data z (2) to obtain a subtraction value, and then adds data z (2) to input data x _c (1) to obtain an addition value. Ask. The selector 23 selects the addition / subtraction value of the adder / subtractor 11 and writes the value to the memory 12.

【０１３１】すると、メモリ１２からは、その減算値
｛ｚ（２）−ｘ_c （１）｝と、保持していた過去の減算
値｛ｚ（１）−ｘ_c （０）｝とが順次読み出される。そ
れと同時に、ＲＯＭ１３からは、フィルタ係数ｈ（２
ｋ）に対応するフィルタ係数ｈ（０），ｈ（２）が読み
出される。Then, the subtraction value {z (2) −x _c (1)} and the stored past subtraction value {z (1) −x _c (0)} are sequentially read from the memory 12. Is read. At the same time, the filter coefficient h (2
The filter coefficients h (0) and h (2) corresponding to k) are read.

【０１３２】乗算器７３は、メモリ１２からの前記減算
値とＲＯＭ１３からのフィルタ係数ｈ（２ｋ）とをそれ
ぞれ乗算する。ここで、レジスタ７５は「０」にクリア
されている。そのため、乗算器７３による乗算値はアキ
ュムレータ７６によって累加算され、式（３９），（４
０）に示す累加算値Ｂ１，Ｂ２が求められる。The multiplier 73 multiplies the subtraction value from the memory 12 by the filter coefficient h (2k) from the ROM 13. Here, the register 75 has been cleared to “0”. Therefore, the multiplied value by the multiplier 73 is cumulatively added by the accumulator 76, and the expressions (39) and (4)
0) are obtained.

【０１３３】[0133]

【数３９】 [Equation 39]

【０１３４】[0134]

【数４０】 (Equation 40)

【０１３５】そして、レジスタ７７はそのアキュムレー
タ７６の累加算した結果、すなわち出力データｙ（４）
｛＝Ｂ２｝を格納して出力する。続いて、メモリ１２か
らは、加算値｛ｚ（２）＋ｘ_c （１）｝と、保持してい
た過去の加算値｛ｚ（１）＋ｘ_c （０）｝とが順次読み
出される。それと同時に、ＲＯＭ１３からは、フィルタ
係数ｈ（２ｋ＋１）に対応するフィルタ係数ｈ（１），
ｈ（３）が読み出される。The register 77 stores the result of the accumulative addition of the accumulator 76, that is, the output data y (4).
｛= B2｝ is stored and output. Subsequently, the added value {z (2) + x _c (1)} and the stored past added value {z (1) + x _c (0)} are sequentially read from the memory 12. At the same time, the filter coefficient h (1), which corresponds to the filter coefficient h (2k + 1),
h (3) is read.

【０１３６】乗算器７３は、メモリ１２からの前記加算
値とＲＯＭ１３からのフィルタ係数ｈ（２ｋ＋１）とを
それぞれ乗算する。ここで、レジスタ７５は「０」にク
リアされている。そのため、乗算器７３による乗算値は
アキュムレータ７６によって累加算され、式（４１），
（４２）に示す累加算値Ｃ１，Ｃ２が求められる。The multiplier 73 multiplies the addition value from the memory 12 by the filter coefficient h (2k + 1) from the ROM 13. Here, the register 75 has been cleared to “0”. Therefore, the multiplied value by the multiplier 73 is cumulatively added by the accumulator 76, and the equation (41),
The cumulative addition values C1 and C2 shown in (42) are obtained.

【０１３７】[0137]

【数４１】 [Equation 41]

【０１３８】[0138]

【数４２】 (Equation 42)

【０１３９】そして、レジスタ７７はそのアキュムレー
タ７６の累加算した結果、すなわち出力データｙ（５）
｛＝Ｃ２｝を格納して出力する。これ以後は同様にし
て、各出力データｙ（４ｎ），ｙ（４ｎ＋１）が出力さ
れる。The register 77 stores the result of the accumulator 76, that is, the output data y (5).
｛= C2｝ is stored and output. Thereafter, the output data y (4n) and y (4n + 1) are output in the same manner.

【０１４０】このように本実施例のＱＭＦによる合成フ
ィルタにおいては、遅延させる入力データｘ_c （ｎ）
を、一旦メモリ１２に書き込んでから必要に応じて読み
出し、レジスタ２４に格納させてからセレクタ２１に入
力している。すなわち、本実施例ではメモリ１２をディ
レイ回路として用いることにより、入力データｘ
_c （ｎ）を遅延させている。As described above, in the synthesis filter using the QMF of this embodiment, the input data x _c (n) to be delayed
Is written into the memory 12 once, read as needed, stored in the register 24, and then input to the selector 21. That is, in the present embodiment, by using the memory 12 as a delay circuit, the input data x
_c (n) is delayed.

【０１４１】そして、第１実施例と同様に、加減算器１
１によって、まず、各入力データｘ _a （ｎ），ｘ
_b （ｎ）の加減算を行い、その加減算値をメモリ１２に
蓄積する。そして、乗算器７３にて、メモリ１２からの
前記加減算値とＲＯＭ１３からのフィルタ係数ｈ（２
ｋ），ｈ（２ｋ＋１）との積和演算を繰り返す。その演
算結果をアキュムレータ７６にて累加算することによ
り、式（３３）または式（３４）に示す演算を行ってデ
ータｚ（２ｎ），ｚ（２ｎ＋１）を得る。次に、求めた
データｚ（２ｎ），ｚ（２ｎ＋１）と、メモリ１２から
読み出した（すなわち、遅延させた）入力データｘ
_c （２ｎ−１）との加減算を行い、メモリ１２に蓄積す
る。そして、乗算器７３にて、メモリ１２からの前記減
算値とＲＯＭ１３からのフィルタ係数ｈ（２ｋ）との積
和演算を繰り返す。その演算結果をアキュムレータ７６
にて累加算することにより、式（３５）に示す演算を行
って出力データｙ（４ｎ）を得る。続いて、乗算器７３
にて、メモリ１２からの前記加算値とＲＯＭ１３からの
フィルタ係数ｈ（２ｋ＋１）との積和演算を繰り返す。
その演算結果をアキュムレータ７６にて累加算すること
により、式（３６）に示す演算を行って次の出力データ
ｙ（４ｎ＋１）を得る。これを繰り返すことにより、各
出力データｙ（４ｎ），ｙ（４ｎ＋１）を得ることがで
きる。Then, as in the first embodiment, the adder / subtractor 1
First, each input data x _a(N), x
_bAddition / subtraction of (n) is performed, and the addition / subtraction value is stored in the memory 12.
accumulate. Then, the multiplier 73
The addition / subtraction value and the filter coefficient h (2
k) and h (2k + 1) are repeated. The performance
By accumulating the calculation results in accumulator 76,
Then, the calculation shown in equation (33) or (34) is performed to
Data z (2n) and z (2n + 1) are obtained. Then asked
From the data z (2n), z (2n + 1) and the memory 12
Read (ie, delayed) input data x
_cAddition and subtraction with (2n-1) are performed and stored in the memory 12.
You. Then, the subtraction from the memory 12 is performed by the multiplier 73.
Product of the calculated value and the filter coefficient h (2k) from ROM 13
Repeat the sum operation. The calculation result is stored in accumulator 76.
By performing the cumulative addition at, the operation shown in Expression (35) is performed.
Thus, output data y (4n) is obtained. Subsequently, the multiplier 73
In the above, the addition value from the memory 12 and the
The product-sum operation with the filter coefficient h (2k + 1) is repeated.
Cumulative addition of the operation result by the accumulator 76
By performing the operation shown in Expression (36), the next output data
y (4n + 1) is obtained. By repeating this, each
Output data y (4n) and y (4n + 1) can be obtained.
Wear.

【０１４２】その結果、本実施例では第１実施例と同様
に、タップ数Ｎが大きくなっても回路規模は変わらな
い。さらに、本実施例では、メモリ１２をディレイ回路
として用いることにより、ＱＭＦによる合成フィルタと
は別個にディレイ回路を設ける必要がない。そのため、
本実施例では、図１３に示す２つのＱＭＦ８０とディレ
イ回路４１とを使用する従来例に比べて全体の回路規模
を小さくすることができる。As a result, in this embodiment, as in the first embodiment, the circuit scale does not change even if the number of taps N increases. Further, in this embodiment, since the memory 12 is used as a delay circuit, there is no need to provide a delay circuit separately from the synthesis filter using QMF. for that reason,
In the present embodiment, the entire circuit scale can be reduced as compared with the conventional example using two QMFs 80 and the delay circuit 41 shown in FIG.

【０１４３】（第３実施例）以下、本発明を具体化した
第３実施例を図５および図６に従って説明する。尚、本
実施例において、図１および図２に示す第１実施例と同
じ構成については符号を等しくする。(Third Embodiment) A third embodiment of the present invention will now be described with reference to FIGS. In this embodiment, the same reference numerals are used for the same components as those in the first embodiment shown in FIGS.

【０１４４】図５に本実施例のブロック回路図を示す。
本実施例では、パラレル転送されてくる４つの入力デー
タｘ_a （ｎ），ｘ_b （ｎ），ｘ_c （ｎ），ｘ_d （ｎ）を
合成して出力データｙ（４ｎ），ｙ（４ｎ＋１）を求め
る。FIG. 5 shows a block circuit diagram of this embodiment.
In the present embodiment, four pieces of input data x _a (n), x _b (n), x _c (n), and x _d (n) which are transferred in parallel are combined to output data y (4n), y ( 4n + 1).

【０１４５】セレクタ２５は、レジスタ２７から出力さ
れるデータｚ_a （２ｎ），ｚ_a （２ｎ＋１）と入力デー
タｘ_a （ｎ），ｘ_c （ｎ）との内、どれか１つを選択し
て出力する。The selector 25 selects one of the data z _a (2n) and z _a (2n + 1) output from the register 27 and the input data x _a (n) and x _c (n). Output.

【０１４６】セレクタ２６は、レジスタ７５から出力さ
れるデータｚ_b （２ｎ），ｚ_b （２ｎ＋１）と入力デー
タｘ_b （ｎ），ｘ_d （ｎ）との内、どれか１つを選択し
て出力する。The selector 26 selects one of the data z _b (2n), z _b (2n + 1) output from the register 75 and the input data x _b (n), x _d (n). Output.

【０１４７】但し、データｚ_a （２ｎ），ｚ_a （２ｎ＋
１）は、各入力データｘ_a （ｎ），ｘ_b （ｎ）を合成し
た出力データである。すなわち、データｚ_a （２ｎ），
ｚ_a（２ｎ＋１）は、図１０および図１１に示すＱＭＦ
において、出力データｙ（２ｎ），ｙ（２ｎ＋１）と表
してあるデータと同じものであるまた、データｚ_b （２
ｎ），ｚ_b （２ｎ＋１）は、各入力データｘ_c （ｎ），
ｘ_d （ｎ）を合成した出力データである。すなわち、デ
ータｚ_b （２ｎ），ｚ_b（２ｎ＋１）は、図１０および
図１１に示すＱＭＦの入力データｘ_a （ｎ），ｘ
_b （ｎ）をそれぞれ入力データｘ_c （ｎ），ｘ_d （ｎ）
に置き換えた場合における出力データｙ（２ｎ），ｙ
（２ｎ＋１）と同じものである。However, data z_a(2n), z_a(2n +
1) represents each input data x_a(N), x_b(N) is synthesized
Output data. That is, data z_a(2n),
z_a(2n + 1) is the QMF shown in FIG. 10 and FIG.
, Output data y (2n), y (2n + 1) and a table
The data z is the same as the data_b(2
n), z_b(2n + 1) represents each input data x_c(N),
x_d(N) is output data synthesized. That is,
Data z_b(2n), z_b(2n + 1) corresponds to FIG.
Input data x of QMF shown in FIG._a(N), x
_b(N) is input data x_c(N), x_d(N)
Output data y (2n), y when
It is the same as (2n + 1).

【０１４８】加減算器１１は、各入力データｘ
_a （ｎ），ｘ_b （ｎ）の加算または入力データｘ
_a （ｎ）から入力データｘ_b （ｎ）の減算を行うと共
に、各入力データｘ_c（ｎ），ｘ_d （ｎ）の加算または
入力データｘ_c （ｎ）から入力データｘ_d （ｎ）の減算
を行う。また、加減算器１１は、データｚ_a （２ｎ），
ｚ_a （２ｎ＋１）とデータｚ_b （２ｎ），ｚ_b （２ｎ＋
１）との加算、または、データｚ_a （２ｎ），ｚ_a （２
ｎ＋１）からデータｚ_b （２ｎ），ｚ_b （２ｎ＋１）の
減算を行う。The adder / subtracter 11 calculates each input data x
_a (n), x _b (n) addition or input data x
_a performs subtraction of the input data x _b (n) from the (n), the input data x _c (n), x _d adder or input data x _c of (n) input from the (n) data x _d (n) Is subtracted. Further, the adder / subtractor 11 outputs the data z _a (2n),
z _a (2n + 1) and data z _b (2n), z _b (2n +
1) or data z _a (2n), z _a (2
The data z _b (2n) and z _b (2n + 1) are subtracted from (n + 1).

【０１４９】メモリ１２は、加減算器１１の算出した加
算値および減算値を保持する。ＲＯＭ１３は両フィルタ
係数ｈ（２ｋ），ｈ（２Ｋ＋１）を保持しており、式
（９）または式（１０）におけるｋの値に対応した各フ
ィルタ係数ｈ（２ｋ），ｈ（２Ｋ＋１）を読み出して出
力する。The memory 12 holds the addition value and the subtraction value calculated by the adder / subtractor 11. The ROM 13 holds both filter coefficients h (2k) and h (2K + 1), and reads out the filter coefficients h (2k) and h (2K + 1) corresponding to the value of k in the equation (9) or (10). Output.

【０１５０】乗算器７３は、メモリ１２からの前記加算
値とＲＯＭ１３からのフィルタ係数ｈ（２ｋ＋１）とを
乗算すると共に、メモリ１２からの前記減算値とＲＯＭ
１３からのフィルタ係数ｈ（２ｋ）とを乗算する。The multiplier 73 multiplies the addition value from the memory 12 by the filter coefficient h (2k + 1) from the ROM 13, and multiplies the subtraction value from the memory 12 by the ROM
13 is multiplied by the filter coefficient h (2k).

【０１５１】加算器７４は、レジスタ７５の出力と乗算
器７３の出力とを加算して、その加算結果を再びレジス
タ７５に出力する。すなわち、加算器７４とレジスタ７
５とによって構成されるアキュムレータ７６は乗算器７
３の出力を累加算する。そして、レジスタ７５の出力は
レジスタ７７あるいはセレクタ２２およびレジスタ２７
に送られる。The adder 74 adds the output of the register 75 and the output of the multiplier 73, and outputs the addition result to the register 75 again. That is, the adder 74 and the register 7
5. The accumulator 76 constituted by
The output of 3 is cumulatively added. The output of the register 75 is output to the register 77 or the selector 22 and the register 27.
Sent to

【０１５２】レジスタ２７は、レジスタ７５から出力さ
れるデータｚ_a （２ｎ），ｚ_a （２ｎ＋１）を格納して
セレクタ２５に出力する。レジスタ７７は、アキュムレ
ータ７６の累加算した結果、すなわち各出力データｙ
（４ｎ），ｙ（４ｎ＋１）を格納して出力する。The register 27 stores the data z _a (2n) and z _a (2n + 1) output from the register 75 and outputs the data z _a (2n + 1) to the selector 25. The register 77 stores the result of the cumulative addition of the accumulator 76, that is, each output data y
(4n) and y (4n + 1) are stored and output.

【０１５３】次に、本実施例の動作を、図６に示すタイ
ミングチャートに従って説明する。図６は、ステップ数
Ｎ＝２とした場合におけるタイミングチャートの一部で
ある。Next, the operation of this embodiment will be described with reference to the timing chart shown in FIG. FIG. 6 is a part of a timing chart when the number of steps N = 2.

【０１５４】ステップ数Ｎ＝２を式（９）および式（１
０）に代入して、ｙ（２ｎ），ｙ（２ｎ＋１）をｚ
_a （２ｎ），ｚ_a （２ｎ＋１）に置き換えると、式（４
３）および式（４４）が得られる。The number of steps N = 2 is calculated by using equations (9) and (1).
0), y (2n) and y (2n + 1) are converted to z
_a (2n), z _a (2n + 1),
3) and equation (44) are obtained.

【０１５５】[0155]

【数４３】 [Equation 43]

【０１５６】[0156]

【数４４】 [Equation 44]

【０１５７】また、ステップ数Ｎ＝２を式（９）および
式（１０）に代入して、ｘ_a （ｎ），ｘ_b （ｎ）をｘ_c
（ｎ），ｘ_d （ｎ）に置き換えると共に、ｙ（２ｎ），
ｙ（２ｎ＋１）をｚ_b （２ｎ），ｚ_b （２ｎ＋１）に置
き換えると、式（４５）および式（４６）が得られる。Further, by substituting the number of steps N = 2 into equations (9) and (10), x _a (n) and x _b (n) are converted to x _c
(N), x _d (n), and y (2n),
y (2n + 1) and z _b (2n), is replaced in the z _b (2n + 1), formula (45) and (46) is obtained.

【０１５８】[0158]

【数４５】 [Equation 45]

【０１５９】[0159]

【数４６】 [Equation 46]

【０１６０】さらに、ステップ数Ｎ＝２を式（９）およ
び式（１０）に代入して、ｘ_a （ｎ），ｘ_b （ｎ）をｚ
_a （２ｎ），ｚ_b （２ｎ）に置き換えると、式（４７）
および式（４８）が得られる。Further, the number of steps N = 2 is substituted into equations (9) and (10), and x _a (n) and x _b (n) are converted into z
_a (2n), z _b (2n), the equation (47)
And equation (48) are obtained.

【０１６１】[0161]

【数４７】 [Equation 47]

【０１６２】[0162]

【数４８】 [Equation 48]

【０１６３】図６においては、入力データｘ_a （０），
ｘ_b （０），ｘ_c （０），ｘ_d （０）の入力については
省いてあるが、これらの入力データについても入力デー
タｘ _a （１），ｘ_b （１），ｘ_c （１），ｘ_d （１）と
同様に入力される。In FIG. 6, input data x_a(0),
x_b(0), x_c(0), x_dFor the input of (0)
Although omitted, these input data
Ta x _a(1), x_b(1), x_c(1), x_d(1) and
Entered similarly.

【０１６４】まず、セレクタ２５は入力データｘ
_a （１）を選択し、セレクタ２６は入力データｘ
_b （１）を選択する。加減算器１１は、入力データｘ_a
（１）から入力データｘ_b （１）の減算を行ってメモリ
１２に書き込ませ、続いて、各入力データｘ_a （１），
ｘ_b （１）の加算を行ってメモリ１２に書き込ませる。First, the selector 25 sets the input data x
_a (1) is selected, and the selector 26 selects the input data x
_b Select (1). The adder / subtractor 11 calculates the input data x _a
The input data x _b (1) is subtracted from (1) and written into the memory 12, and subsequently, each input data x _a (1),
x _b (1) is added and written into the memory 12.

【０１６５】すると、メモリ１２からは、その減算値
｛ｘ_a （１）−ｘ_b （１）｝と、保持していた過去の減
算値｛ｘ_a （０）−ｘ_b （０）｝とが順次読み出され
る。それと同時に、ＲＯＭ１３からは、フィルタ係数ｈ
（２ｋ）に対応するフィルタ係数ｈ（０），ｈ（２）が
読み出される。Then, from the memory 12, the subtraction value {x _a (1) −x _b (1)} and the retained past subtraction value {x _a (0) −x _b (0)} are obtained. Are sequentially read. At the same time, the filter coefficient h
The filter coefficients h (0) and h (2) corresponding to (2k) are read.

【０１６６】乗算器７３は、メモリ１２からの前記減算
値とＲＯＭ１３からのフィルタ係数ｈ（２ｋ）とをそれ
ぞれ乗算する。ここで、レジスタ７５は式（９），（１
０）に示す１回の累加算が終わる度に「０」にクリアさ
れるようになっている。そのため、乗算器７３による乗
算値はアキュムレータ７６によって累加算され、式（４
９），（５０）に示す累加算値Ａ１，Ａ２が求められ
る。The multiplier 73 multiplies the subtraction value from the memory 12 by the filter coefficient h (2k) from the ROM 13. Here, the register 75 is determined by the equations (9) and (1).
Each time one cumulative addition shown in (0) is completed, it is cleared to "0". Therefore, the multiplied value by the multiplier 73 is cumulatively added by the accumulator 76, and the expression (4)
9) and (50) are obtained.

【０１６７】[0167]

【数４９】 [Equation 49]

【０１６８】[0168]

【数５０】 [Equation 50]

【０１６９】この時点で、レジスタ７５にはその累加算
値Ａ２｛すなわち、データｚ_a （２）｝が格納されてい
る。そのレジスタ７５のデータｚ_a （２）が、セレクタ
２６およびレジスタ２７に送られる。At this point, the register 75 has stored the accumulated value A2 ｛, that is, the data z _a (2)｝. The data z _a (2) of the register 75 is sent to the selector 26 and the register 27.

【０１７０】レジスタ２７は、レジスタ７５からのデー
タｚ_a （２）を格納してセレクタ２５に出力する。次
に、セレクタ２５は入力データｘ_c （１）を選択し、セ
レクタ２６は入力データｘ_d （１）を選択する。Register 27 stores data z _a (2) from register 75 and outputs it to selector 25. Next, the selector 25 selects the input data x _c (1), and the selector 26 selects the input data x _d (1).

【０１７１】加減算器１１は、入力データｘ_c （１）か
ら入力データｘ_d （１）の減算を行ってメモリ１２に書
き込ませ、続いて、各入力データｘ_c （１），ｘ
_d （１）の加算を行ってメモリ１２に書き込ませる。[0171] subtracter 11 performs subtraction of the input data x _d from the input data x _c (1) (1) was written in the memory 12, followed by the input data x _c (1), x
_d. The addition of (1) is performed and the result is written into the memory 12.

【０１７２】すると、メモリ１２からは、その減算値
｛ｘ_c （１）−ｘ_d （１）｝と、保持していた過去の減
算値｛ｘ_c （０）−ｘ_d （０）｝とが順次読み出され
る。それと同時に、ＲＯＭ１３からは、フィルタ係数ｈ
（２ｋ）に対応するフィルタ係数ｈ（０），ｈ（２）が
読み出される。Then, the subtraction value {x _c (1) −x _d (1)} and the stored past subtraction value {x _c (0) −x _d (0)} are obtained from the memory 12. Are sequentially read. At the same time, the filter coefficient h
The filter coefficients h (0) and h (2) corresponding to (2k) are read.

【０１７３】乗算器７３は、メモリ１２からの前記減算
値とＲＯＭ１３からのフィルタ係数ｈ（２ｋ）とをそれ
ぞれ乗算する。ここで、レジスタ７５は「０」にクリア
されている。そのため、乗算器７３による乗算値はアキ
ュムレータ７６によって累加算され、式（５１），（５
２）に示す累加算値Ｂ１，Ｂ２が求められる。The multiplier 73 multiplies the subtraction value from the memory 12 by the filter coefficient h (2k) from the ROM 13. Here, the register 75 has been cleared to “0”. Therefore, the multiplied value by the multiplier 73 is cumulatively added by the accumulator 76, and the expressions (51) and (5)
The cumulative addition values B1 and B2 shown in 2) are obtained.

【０１７４】[0174]

【数５１】 (Equation 51)

【０１７５】[0175]

【数５２】 (Equation 52)

【０１７６】この時点で、レジスタ７５にはその累加算
値Ｂ２｛すなわち、データｚ_b （２）｝が格納されてい
る。そのレジスタ７５のデータｚ_b （２）が、セレクタ
２６およびレジスタ２７に送られる。At this point, the accumulated value B2 #, that is, data z _b (2)} is stored in register 75. The data z _b (2) of the register 75 is sent to the selector 26 and the register 27.

【０１７７】レジスタ２７はデータｚ_a （２）を既に格
納しているため、レジスタ７５からのデータｚ_b （２）
は受け付けない。続いて、セレクタ２５は入力データｚ
_a （２）を選択し、セレクタ２６は入力データｚ
_b （２）を選択する。Since the register 27 has already stored the data z _a (2), the data z _b (2) from the register 75 has been stored.
Is not accepted. Subsequently, the selector 25 sets the input data z
_a (2) is selected, and the selector 26 selects the input data z
_b Select (2).

【０１７８】加減算器１１は、入力データｚ_a （２）か
ら入力データｚ_b （２）の減算を行ってメモリ１２に書
き込ませ、続いて、各入力データｚ_a （２），ｚ
_b （２）の加算を行ってメモリ１２に書き込ませる。[0178] subtracter 11 performs subtraction of the input data z _b from the input data z _a (2) (2) was written in the memory 12, followed by the input data z _a (2), z
_b. The addition of (2) is performed and the result is written into the memory 12.

【０１７９】すると、メモリ１２からは、その減算値
｛ｚ_a （２）−ｚ_b （２）｝と、保持していた過去の減
算値｛ｚ_a （１）−ｚ_b （１）｝とが順次読み出され
る。それと同時に、ＲＯＭ１３からは、フィルタ係数ｈ
（２ｋ）に対応するフィルタ係数ｈ（０），ｈ（２）が
読み出される。Then, the subtraction value {z _a (2) −z _b (2)} and the stored past subtraction value {z _a (1) −z _b (1)} are obtained from the memory 12. Are sequentially read. At the same time, the filter coefficient h
The filter coefficients h (0) and h (2) corresponding to (2k) are read.

【０１８０】乗算器７３は、メモリ１２からの前記減算
値とＲＯＭ１３からのフィルタ係数ｈ（２ｋ）とをそれ
ぞれ乗算する。ここで、レジスタ７５は「０」にクリア
されている。そのため、乗算器７３による乗算値はアキ
ュムレータ７６によって累加算され、式（５３），（５
４）に示す累加算値Ｃ１，Ｃ２が求められる。The multiplier 73 multiplies the subtraction value from the memory 12 by the filter coefficient h (2k) from the ROM 13. Here, the register 75 has been cleared to “0”. Therefore, the multiplied value by the multiplier 73 is cumulatively added by the accumulator 76, and the expressions (53) and (5)
The cumulative addition values C1 and C2 shown in 4) are obtained.

【０１８１】[0181]

【数５３】 (Equation 53)

【０１８２】[0182]

【数５４】 (Equation 54)

【０１８３】そして、レジスタ７７はそのアキュムレー
タ７６の累加算した結果、すなわち出力データｙ（４）
｛＝Ｃ２｝を格納して出力する。続いて、メモリ１２か
らは、加算値｛ｚ_a （２）＋ｚ_b （２）｝と、保持して
いた過去の加算値｛ｚ_a （１）＋ｚ_b （１）｝とが順次
読み出される。それと同時に、ＲＯＭ１３からは、フィ
ルタ係数ｈ（２ｋ＋１）に対応するフィルタ係数ｈ
（１），ｈ（３）が読み出される。The register 77 stores the result of the accumulator 76, that is, the output data y (4).
｛= C2｝ is stored and output. Then, from the memory 12, an addition value _{{z a (2) + z} b (2)}, past the added value retained _{{z a (1) + z} b (1)} and are sequentially read. At the same time, from the ROM 13, the filter coefficient h corresponding to the filter coefficient h (2k + 1)
(1) and h (3) are read.

【０１８４】乗算器７３は、メモリ１２からの前記加算
値とＲＯＭ１３からのフィルタ係数ｈ（２ｋ＋１）とを
それぞれ乗算する。ここで、レジスタ７５は「０」にク
リアされている。そのため、乗算器７３による乗算値は
アキュムレータ７６によって累加算され、式（５５），
（５６）に示す累加算値Ｄ１，Ｄ２が求められる。The multiplier 73 multiplies the added value from the memory 12 by the filter coefficient h (2k + 1) from the ROM 13. Here, the register 75 has been cleared to “0”. Therefore, the multiplied value by the multiplier 73 is cumulatively added by the accumulator 76, and the expression (55),
The cumulative addition values D1 and D2 shown in (56) are obtained.

【０１８５】[0185]

【数５５】 [Equation 55]

【０１８６】[0186]

【数５６】 [Equation 56]

【０１８７】そして、レジスタ７７はそのアキュムレー
タ７６の累加算した結果、すなわち出力データｙ（５）
｛＝Ｄ２｝を格納して出力する。これ以後は同様にし
て、各出力データｙ（４ｎ），ｙ（４ｎ＋１）が出力さ
れる。このように本実施例のＱＭＦによる合成フィルタ
においては、加減算器１１によって、まず、各入力デー
タｘ_a （ｎ），ｘ_b （ｎ）の加減算を行い、その加減算
値をメモリ１２に蓄積する。そして、乗算器７３にて、
メモリ１２からの前記加減算値とＲＯＭ１３からのフィ
ルタ係数ｈ（２ｋ），ｈ（２ｋ＋１）との積和演算を繰
り返す。その演算結果をアキュムレータ７６にて累加算
することにより、式（４３）または式（４４）に示す演
算を行ってデータｚ_a （２ｎ），ｚ_a （２ｎ＋１）を得
る。そのデータｚ_a （２ｎ），ｚ_a （２ｎ＋１）をレジ
スタ２７に格納する。The register 77 stores the result of the accumulative addition of the accumulator 76, that is, the output data y (5).
｛= D2｝ is stored and output. Thereafter, the output data y (4n) and y (4n + 1) are output in the same manner. As described above, in the synthesis filter using the QMF of the present embodiment, first, the addition and subtraction of the input data x _a (n) and x _b (n) is performed by the adder / subtractor 11, and the addition / subtraction value is stored in the memory 12. Then, in the multiplier 73,
The product-sum operation of the addition / subtraction value from the memory 12 and the filter coefficients h (2k) and h (2k + 1) from the ROM 13 is repeated. By accumulating the operation results in the accumulator 76, the operation shown in Expression (43) or Expression (44) is performed to obtain data z _a (2n) and z _a (2n + 1). The data z _a (2n) and z _a (2n + 1) are stored in the register 27.

【０１８８】次に、各入力データｘ_c （ｎ），ｘ
_d （ｎ）の加減算を行い、その加減算値をメモリ１２に
蓄積する。そして、乗算器７３にて、メモリ１２からの
前記加減算値とＲＯＭ１３からのフィルタ係数ｈ（２
ｋ），ｈ（２ｋ＋１）との積和演算を繰り返す。その演
算結果をアキュムレータ７６にて累加算することによ
り、式（４５）または式（４６）に示す演算を行ってデ
ータｚ_b （２ｎ），ｚ_b （２ｎ＋１）を得る。Next, each input data x _c (n), x
The addition / subtraction of _d (n) is performed, and the addition / subtraction value is stored in the memory 12. Then, in the multiplier 73, the addition / subtraction value from the memory 12 and the filter coefficient h (2
k) and h (2k + 1) are repeated. By accumulating the operation results in the accumulator 76, the operation shown in Expression (45) or Expression (46) is performed to obtain data z _b (2n) and z _b (2n + 1).

【０１８９】続いて、各データｚ_a （ｎ），ｚ_b （ｎ）
の加減算を行い、その加減算値をメモリ１２に蓄積す
る。そして、乗算器７３にて、メモリ１２からの前記加
減算値とＲＯＭ１３からのフィルタ係数ｈ（２ｋ），ｈ
（２ｋ＋１）との積和演算を繰り返す。その演算結果を
アキュムレータ７６にて累加算することにより、式（４
７）または式（４８）に示す演算を行って出力データｙ
（４ｎ），ｙ（４ｎ＋１）を得る。Subsequently, each data z _a (n), z _b (n)
, And the addition / subtraction value is stored in the memory 12. Then, in the multiplier 73, the addition / subtraction value from the memory 12 and the filter coefficients h (2k), h
The product-sum operation with (2k + 1) is repeated. By accumulating the operation results in accumulator 76, the expression (4)
7) or by performing the operation shown in equation (48) to obtain the output data y
(4n) and y (4n + 1) are obtained.

【０１９０】その結果、本実施例ではタップ数Ｎが大き
くなっても回路規模は変わらない。また、本実施例で
は、図１０に示すＱＭＦに各セレクタ２５，２６とレジ
スタ２７とを加えるだけで、４つの入力データｘ
_a （ｎ），ｘ_b （ｎ），ｘ_c （ｎ），ｘ_d （ｎ）を合成
することができ、図１４に示すＱＭＦ８０を３つ使用す
る従来例に比べて回路規模を小さくすることができる。As a result, in this embodiment, the circuit scale does not change even if the number of taps N increases. Further, in the present embodiment, the four input data x are obtained only by adding the selectors 25 and 26 and the register 27 to the QMF shown in FIG.
_a (n), x _b (n), x _c (n) and x _d (n) can be synthesized, and the circuit scale can be reduced as compared with the conventional example using three QMFs 80 shown in FIG. Can be.

【０１９１】尚、本発明は上記実施例に限定されるもの
ではなく、以下のように実施してもよい。 １）パラレル転送ではなくシリアル転送されてくる各入
力データに応用する。この場合、第１実施例において
は、各入力データｘ_a （ｎ），ｘ_b （ｎ），ｘ_c（ｎ）
の転送タイミングを適宜に設定することにより、セレク
タ２１を省略することができる。Note that the present invention is not limited to the above embodiment, but may be implemented as follows. 1) It is applied to each input data that is serially transferred instead of parallel transfer. In this case, in the first embodiment, each input data x _a (n), x _b (n), x _c (n)
By appropriately setting the transfer timing, the selector 21 can be omitted.

【０１９２】２）第２実施例において、入力データｘ_c
（ｎ）の遅延を「１」としたが、これを任意な値にす
る。 ３）第２実施例において、メモリ１２を、読み出しと書
き込みとが同時に行えるメモリに置き換えることによ
り、レジスタ２４を省略する。2) In the second embodiment, input data x _c
Although the delay of (n) is set to “1”, this is set to an arbitrary value. 3) In the second embodiment, the register 24 is omitted by replacing the memory 12 with a memory that can simultaneously read and write.

【０１９３】４）第１実施例において、セレクタ２１を
３つ以上の複数の入力に対して１つの入力を選択するセ
レクタに置き換える。そして、前記処理を繰り返し行う
ことにより、４つ以上の入力データの合成を行う。4) In the first embodiment, the selector 21 is replaced with a selector that selects one input for three or more inputs. Then, the above processing is repeatedly performed to synthesize four or more input data.

【０１９４】５）第３実施例において、セレクタ２５を
４つ以上の複数の入力に対して１つの入力を選択するセ
レクタに置き換える。そして、前記処理を繰り返し行う
ことにより、５つ以上の入力データの合成を行う。5) In the third embodiment, the selector 25 is replaced with a selector for selecting one input from four or more inputs. Then, the above processing is repeated to synthesize five or more input data.

【０１９５】６）第２実施例と第３実施例とを組み合わ
せることにより、４つの入力データの合成に際して、任
意な入力データを適宜に遅延させて合成する。 ７）上記４）または５）と第２実施例とを組み合わせて
実施することにより、４つ以上の入力データの合成に際
して、任意な入力データを適宜に遅延させて合成する。6) By combining the second embodiment and the third embodiment, when combining four pieces of input data, arbitrary input data is combined with an appropriate delay. 7) By combining the above 4) or 5) with the second embodiment, when combining four or more input data, arbitrary input data is appropriately delayed and synthesized.

【０１９６】[0196]

【発明の効果】以上詳述したように、第１〜第３の発明
によれば、タップ数が大きくなっても回路規模が増大し
ないと共に、３つ以上の複数の入力データを合成するこ
とが可能なディジタルフィルタを小さな回路規模で提供
することができる。As described above in detail, according to the first to third aspects of the present invention, even if the number of taps increases, the circuit scale does not increase, and three or more input data can be synthesized. A possible digital filter can be provided with a small circuit scale.

【０１９７】さらに、第３の発明によれば、第１または
第２の発明において、任意の入力データに遅延をかける
ことができる。Further, according to the third aspect, in the first or second aspect, it is possible to delay any input data.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明を具体化した第１実施例の構成を示すブ
ロック回路図である。FIG. 1 is a block circuit diagram showing a configuration of a first embodiment embodying the present invention.

【図２】第１実施例のタイミングチャートである。FIG. 2 is a timing chart of the first embodiment.

【図３】本発明を具体化した第２実施例の構成を示すブ
ロック回路図である。FIG. 3 is a block circuit diagram showing a configuration of a second embodiment embodying the present invention.

【図４】第２実施例のタイミングチャートである。FIG. 4 is a timing chart of the second embodiment.

【図５】本発明を具体化した第３実施例の構成を示すブ
ロック回路図である。FIG. 5 is a block circuit diagram showing a configuration of a third embodiment embodying the present invention.

【図６】第３実施例のタイミングチャートである。FIG. 6 is a timing chart of the third embodiment.

【図７】ＦＩＲディジタルフィルタの構成を示すブロッ
ク回路図である。FIG. 7 is a block circuit diagram showing a configuration of an FIR digital filter.

【図８】別のＦＩＲディジタルフィルタの構成を示すブ
ロック回路図である。FIG. 8 is a block circuit diagram showing a configuration of another FIR digital filter.

【図９】従来のＱＭＦによる合成フィルタの構成を示す
ブロック回路図である。FIG. 9 is a block circuit diagram showing a configuration of a conventional synthesis filter using QMF.

【図１０】本発明のＱＭＦによる合成フィルタの基本的
な構成を示すブロック回路図である。FIG. 10 is a block circuit diagram showing a basic configuration of a synthesis filter based on QMF of the present invention.

【図１１】図１０に示すＱＭＦによる合成フィルタのタ
イミングチャートである。11 is a timing chart of the synthesis filter using the QMF shown in FIG.

【図１２】従来のＱＭＦによる合成フィルタを多重化し
た場合のブロック回路図である。FIG. 12 is a block circuit diagram when a conventional synthesis filter based on QMF is multiplexed.

【図１３】従来のＱＭＦによる合成フィルタを多重化し
た場合のブロック回路図である。FIG. 13 is a block circuit diagram when a conventional synthesis filter based on QMF is multiplexed.

【図１４】従来のＱＭＦによる合成フィルタを多重化し
た場合のブロック回路図である。FIG. 14 is a block circuit diagram when a conventional synthesis filter based on QMF is multiplexed.

【図１５】アドレス生成回路の構成を示すブロック回路
図である。FIG. 15 is a block circuit diagram showing a configuration of an address generation circuit.

【符号の説明】[Explanation of symbols]

１１ 加減算器 １２ メモリ ７３ 乗算器 ７６ アキュムレータ ｘ_a （ｎ），ｘ_b （ｎ），ｘ_c （ｎ），ｘ_d （ｎ） 入
力時系列データ ｈ（２ｋ），ｈ（２Ｋ＋１） フィルタ係数 ｙ（２ｎ),ｙ（２ｎ＋１),ｙ（４ｎ),ｙ（４ｎ＋１）
出力時系列データ ２２，２６ 第１のセレクタ ２５ 第２のセレクタ ２７ レジスタ ２３ 第３のセレクタ11 subtracter 12 memory 73 a multiplier 76 Accumulator _{x a (n), x b} (n), x c (n), x d (n) the input time-series data h (2k), h (2K + 1) filter coefficients y ( 2n), y (2n + 1), y (4n), y (4n + 1)
Output time series data 22, 26 First selector 25 Second selector 27 Register 23 Third selector

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−7910（ＪＰ，Ａ) 特開 昭63−113757（ＪＰ，Ａ) 特開 平３−89397（ＪＰ，Ａ) 特開 昭58−141025（ＪＰ，Ａ) 特開 昭63−113756（ＪＰ，Ａ) ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＡＣＯＵＳＴＩＣＳ，ＳＰＥＥ ＣＨ，ＡＮＤ ＳＩＧＮＡＬ ＰＲＯＣ ＥＳＳＩＮＧ，32［３］（1984−６) ｐ．522−531 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03H 17/06 655 H03H 17/06 613 ＪＩＣＳＴファイル（ＪＯＩＳ) 実用ファイル（ＰＡＴＯＬＩＳ) 特許ファイル（ＰＡＴＯＬＩＳ)──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-4-7910 (JP, A) JP-A-63-113757 (JP, A) JP-A-3-89397 (JP, A) JP-A-58-58 141025 (JP, A) JP-A-63-113756 (JP, A) IEEE TRANSACTIONS ON ACOUSTICS, SPEECH, AND SIGNAL PROCESSING, 32 [3] (1984-6) p. 522-531 (58) Fields investigated (Int. Cl. ⁷ , DB name) H03H 17/06 655 H03H 17/06 613 JICST file (JOIS) Practical file (PATOLIS) Patent file (PATOLIS)

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 ２つのデータを加算または減算する加減
算器と、その加減算器の各演算結果を保持するメモリ
と、そのメモリから読み出した加減算器の各演算結果に
所定のフィルタ係数を乗算する乗算器と、その乗算器の
乗算値を累加算して、その累加算値を２つのデータの合
成データである出力時系列データとして出力するアキュ
ムレータと、前記出力時系列データと入力時系列データ
との内、いずれか一方を選択して前記加減算器に出力す
る第１のセレクタと、複数の入力時系列データの内、い
ずれか１つを選択して前記加減算器に出力する第２のセ
レクタと、を備え、前記第１のセレクタが前記入力時系
列データを選択すると共に前記第２のセレクタが複数の
入力時系列データの１つを選択し、各選択データに対応
して第１の出力時系列データを得た後、前記第１のセレ
クタが前記第１の出力時系列データを選択すると共に前
記第２のセレクタが複数の入力時系列データの別の１つ
を選択し、各選択データに対応して第２の出力時系列デ
ータを得ることを特徴とするディジタルフィルタ。An adder / subtracter for adding or subtracting two data, a memory for holding each operation result of the adder / subtractor, and a multiplication for multiplying each operation result of the adder / subtracter read from the memory by a predetermined filter coefficient. An accumulator that accumulates the multiplied value of the multiplier and outputs the accumulative value as output time-series data which is a composite data of two data; and an accumulator for calculating the output time-series data and the input time-series data. A first selector for selecting any one of the plurality of input time-series data and outputting the selected one of a plurality of input time-series data to the adder / subtractor; Wherein the first selector selects the input time-series data and the second selector selects one of the plurality of input time-series data, and a first output time-series corresponding to each selected data. After obtaining the data, the first selector selects the first output time-series data, and the second selector selects another one of the plurality of input time-series data, corresponding to each selected data. A second output time-series data. 【請求項２】 ２つのデータを加算または減算する加減
算器と、その加減算器の各演算結果を保持するメモリ
と、そのメモリから読み出した加減算器の各演算結果に
所定のフィルタ係数を乗算する乗算器と、その乗算器の
乗算値を累加算して、その累加算値を２つのデータの合
成データである出力時系列データとして出力するアキュ
ムレータと、前記出力時系列データと複数の入力時系列
データとの内、いずれか１つを選択して前記加減算器に
出力する第１のセレクタと、前記出力時系列データを格
納するレジスタと、そのレジスタから出力される前記出
力時系列データと複数の入力時系列データとの内、いず
れか１つを選択して前記加減算器に出力する第２のセレ
クタと、を備え、前記第１のセレクタが前記複数の入力
時系列データの１つを選択すると共に前記第２のセレク
タが複数の入力時系列データの１つを選択し、各選択デ
ータに対応して第１の出力時系列データを前記レジスタ
に格納し、前記第１のセレクタが前記複数の入力時系列
データの別の１つを選択すると共に前記第２のセレクタ
が複数の入力時系列データの別の１つを選択し、各選択
データに対応して第２の出力時系列データを得た後、前
記第１のセレクタが前記第２の出力時系列データを選択
すると共に前記第２のセレクタが前記レジスタから出力
される前記第１の出力時系列データを選択し、各選択デ
ータに対応して第３の出力時系列データを得ることを特
徴とするディジタルフィルタ。2. An adder / subtracter for adding or subtracting two data, a memory for holding each operation result of the adder / subtracter, and a multiplication for multiplying each operation result of the adder / subtractor read from the memory by a predetermined filter coefficient. An accumulator for accumulating the multiplied value of the multiplier and outputting the accumulated value as output time-series data which is a composite data of two data; and the output time-series data and a plurality of input time-series data A first selector that selects one of the outputs and outputs the selected output to the adder / subtractor, a register that stores the output time-series data, and the output time-series data output from the register and a plurality of inputs. And a second selector for selecting any one of the time-series data and outputting the selected one to the adder / subtractor, wherein the first selector selects one of the plurality of input time-series data. The selection and the second selector select one of a plurality of input time-series data, and store the first output time-series data in the register corresponding to each selected data. The second selector selects another one of the plurality of input time-series data and another one of the plurality of input time-series data, and the second output time-series data corresponds to each of the selected data. , The first selector selects the second output time-series data and the second selector outputs the data from the register.
It said first selects the output time-series data, the digital filter, characterized in that to obtain a third output time-series data corresponding to each selected data. 【請求項３】 請求項１または２に記載のディジタルフ
ィルタにおいて、前記加減算器の各演算結果と入力時系
列データとの内、いずれか１つを選択して前記メモリに
出力する第３のセレクタを備え、前記メモリから読み出
した時系列データを前記第１のセレクタに入力すること
を特徴とするディジタルフィルタ。3. The digital filter according to claim 1, wherein one of the operation results of the adder / subtracter and input time-series data is selected and output to the memory. Wherein the time-series data read from the memory is input to the first selector.