JPH11220357A

JPH11220357A - デジタルフィルタ

Info

Publication number: JPH11220357A
Application number: JP1739098A
Authority: JP
Inventors: Koji Takano; 浩二高野
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1998-01-29
Filing date: 1998-01-29
Publication date: 1999-08-10

Abstract

(57)【要約】【課題】デジタルフィルタにアッテネート機能を内蔵
させる。【解決手段】入力データＸ(n)がセレクタ３３を通し
て乗算器３５に入力され、セレクタ３４を通して入力さ
れるアッテネート係数ｇ(m)と乗算されて、減衰入力デ
ータｘ(n)としてＲＡＭ３１に記憶される。ＲＡＭ３１
から読み出される減衰入力データｘ(n)は、セレクタ３
３を通して乗算器３５に入力され、セレクタ３４を通し
て入力されるフィルタ係数ｈ(k)と乗算されて累加算器
３６に供給される。乗算データが累加算器３６でタップ
数に応じて累加算され、最終的な累加算データが中間デ
ータＡ(n)、Ｂ(n)としてレジスタ３９、４０に交互に格
納される。加減算器４１により中間データＡ(n)、Ｂ(n)
に対して減算処理及び加算処理が施されて出力データＹ
a(n)、Ｙb(n)が出力レジスタ４２に格納される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタルオーディ
オ機器等に用いられるデジタルデータの分離を行うデジ
タルフィルタに関する。

【０００２】

【従来の技術】ＦＩＲ型(Finite Impulse Responce)の
デジタルフィルタは、式(1)に示すように、入力データ
Ｘ(n)とインパルス応答との畳み込みによって出力デー
タＹ(n)を得るように構成される。

【０００３】

【数１】

【０００４】ここで、ｈ(k)はフィルタ係数、Ｎはタッ
プ数である。そこで、式(1)をＺ変換すると、

【０００５】

【数２】

【０００６】が得られ、この式(2)より、

【０００７】

【数３】

【０００８】となり、周波数応答がわかる。そして、ω
＝２πｋ／Ｎとすると、式(3)は、

【０００９】

【数４】

【００１０】となる。この式(4)は、離散的フーリエ変
換(ＤＦＴ:Discrete Fourier Transform)の式とみなす
ことができる。従って、フィルタ係数ｈ(k)は、式(4)に
よって与えられる周波数特性を逆変換(ＩＤＦＴ:Invers
e Discrete Fourier Transform)することにより求めら
れる。図５は、標準的なＦＩＲ型のデジタルフィルタの
構成を示す回路図である。

【００１１】複数の遅延素子１は、例えばシフトレジス
タにより構成され、互いに直列に接続されて入力データ
Ｘ(n)をそれぞれ一定の期間Ｔだけ遅延する。複数の乗
算器２は、入力データＸ(n)の入力側及び各遅延素子１
の出力側にそれぞれ接続され、入力データＸ(n)及び各
遅延素子１の出力に固有のフィルタ係数ｈ(k)をそれぞ
れ乗算する。これにより、入力データＸ(n)に対してイ
ンパルス応答の畳み込み処理が行われる。

【００１２】総和加算器３は、各乗算器２の出力、即
ち、所定のフィルタ係数ｈ(k)が乗算された入力データ
Ｘ(n)及び各遅延素子１の出力の総和をとり、出力デー
タＹ(n)として出力する。従って、入力データＸ(n)に対
して、上述の式(1)に従う演算が実行されたことにな
る。このようなデジタルフィルタは、タップ数Ｎに応じ
て遅延素子１及び乗算器２が配列されるため、タップ数
Ｎの増加に伴って回路規模が大きくなるという問題を有
している。そこで、時系列の入力データを一旦メモリに
記憶し、そのメモリから読み出した入力データにフィル
タ係数を順次乗算しながら、その乗算結果を累加算する
ようにしたストアードプログラム方式のデジタルフィル
タが提案されている。

【００１３】図６は、ストアードプログラム方式のデジ
タルフィルタの構成を示すブロック図である。ＲＡＭ１
１は、時系列で入力される入力データＸ(n)を順次記憶
し、ＲＯＭ１２は、予め複数のフィルタ係数ｈ(k)を記
憶する。また、ＲＡＭ１１は、記憶した入力データＸ
(n)を１ステップ毎に読み出して出力し、ＲＯＭ１２
は、１ステップごとに増加するｋの値に対応して特定の
フィルタ係数ｈ(k)を読み出して出力する。なお、この
ｋは、式(1)に示したｋに一致するものである。そし
て、乗算器１３は、ＲＡＭ１１から読み出された入力デ
ータＸ(n-k)にＲＯＭ１２から読み出されたフィルタ係
数ｈ(k)を乗算する。

【００１４】累加算器１４は、加算器１５及びレジスタ
１６からなり、乗算器１３の乗算結果を累加算する。即
ち、加算器１５により乗算器１３の出力とレジスタ１６
の出力とが加算され、その加算結果が再びレジスタ１６
に格納されることにより、乗算器１３の乗算結果が順次
加算される。出力レジスタ１７は、累加算器１４から出
力される累加算結果を取り込み、出力データＹ(n)とし
て出力する。

【００１５】このＦＩＲ型デジタルフィルタでは、ＲＡ
Ｍ１１及びＲＯＭ１２からそれぞれ入力データＸ(n)及
びフィルタ係数ｈ(k)を順次読み出して積和演算を繰り
返すことにより、式(1)に従う演算を実行して出力デー
タＹ(n)を得ている。このため、タップ数Ｎが大きくな
ったとしても、回路規模が大きくなることはない。とこ
ろで、第１のフィルタ係数ｈ1(n)を有するデジタルフィ
ルタに対し、

【００１６】

【数５】

【００１７】により与えられる第２のフィルタ係数ｈ2
(n)を有するデジタルフィルタは、その周波数応答性か
らミラーフィルタと称される。このようなミラーフィル
タにおけるＺ変換の関係は、

【００１８】

【数６】

【００１９】である。ここで、周波数応答性を考える
と、

【００２０】

【数７】

【００２１】であることから、式(6)は、

【００２２】

【数８】

【００２３】となる。これにより、ミラーフィルタの周
波数応答性が、π／２で対称となることがわかる。ここ
で、π／２がサンプリング周期の１／４であることか
ら、このミラーフィルタは、ＱＭＦ(Quadrature Mirror
Filter)と称される。このようなＱＭＦは、アイイーイ
ーイー・トランザクションズ・オン・アコースティック
ス・スピーチ・アンド・シグナル・プロセッシング，エ
イエスエスピー３２巻３号，１９８４年６月，(IEEE Tr
ans. Acoust.,Speech,Signal Process.,Vol.ASSP-32,N
o.3,June1984)第５２２頁〜第５３１頁に詳述されてい
る。

【００２４】上述のＱＭＦにより、周波数成分の帯域分
離が行われる分離フィルタにおいては、式(9)及び式(1
0)に示すように、入力データＸ(n)とインパルス応答と
の畳み込み処理と、それらの加算または減算処理によ
り、入力データＸ(n)の分離データである２つの出力デ
ータＹa(n)、Ｙb(n)を得るように構成される。

【００２５】

【数９】

【００２６】

【数１０】

【００２７】図７は、式(9)及び式(10)に従う帯域分離
処理が行われる分離フィルタの構成を示すブロック図で
ある。複数の遅延素子２１は、直列に接続され、入力デ
ータＸ(n)をそれぞれ一定期間Ｔだけ遅延する。複数の
第１の乗算器２２は、入力データＸ(n)の入力側及び偶
数段の遅延素子２１の出力側に接続され、入力データＸ
(n)及び各遅延素子２１の出力にそれぞれフィルタ係数
ｈ(2k)を乗算する。また、複数の第２の乗算器２４は、
奇数段の遅延素子２１の出力側に接続され、各遅延素子
２１の出力にそれぞれフィルタ係数ｈ(2k+1)を乗算す
る。これにより、入力データＸ(n)に対するインパルス
応答の畳み込み処理が行われる。

【００２８】第１の総和加算器２４は、第１の乗算器２
２の各出力を全て加算し、中間データＡnを出力する。
一方、第２の総和加算器２５は、第２の乗算器２３の各
出力を全て加算し、中間データＢnを出力する。減算器
２６は、第１の総和加算器２４から入力される中間デー
タＡnから、第２の総和加算器２５から入力される中間
データＢnを減算し、第１の出力データＹa(n)として出
力する。また、加算器２７は、第１の総和加算器２４か
ら入力される中間データＡnと、第２の総和加算器２５
から入力される中間データＢnとを加算し、第２の出力
データＹb(n)として出力する。このようにして式(9)及
び式(10)に従う演算処理が達成される。

【００２９】以上のような分離フィルタを上述のストア
ードプログラム方式により構成することは、本出願人に
より提案された特開平７−１３１２９５号公報に開示さ
れている。

【００３０】

【発明が解決しようとする課題】一般的なオーディオ機
器においては、音声信号を減衰させて再生音量を下げる
アッテネート機能が設けられる。ＭＤ(Mini Disc)プレ
ーヤに代表されるデジタルオーディオ機器の場合、デジ
タル化されたオーディオデータに利得が１以下となるよ
うなアッテネート係数を乗算することにより、アッテネ
ート機能を実現するように構成される。

【００３１】デジタルデータの演算処理においては、回
路規模が大きい乗算器の数が増えると、演算処理装置が
複雑になり、コストの増加を招くことになる。特に、ビ
ット数の多いオーディオデータの場合には、乗算器の増
加がコストの増加に大きく影響し易い。そこで本発明
は、回路規模を増大させることなく、デジタルフィルタ
にアッテネート機能を内蔵させることを目的とする。

【００３２】

【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、時系列入力データ及びこの時系列入力データに基づ
いて生成された減衰入力データが、所定のアッテネート
係数及び上記減衰入力データに対応したフィルタ係数と
共に入力され、上記時系列入力データ及び上記所定のア
ッテネート係数の組または上記減衰入力データ及び上記
フィルタ係数の組の何れか一方の組を選択するセレクタ
と、上記セレクタの選択データの組を互いに乗算する乗
算器と、上記時系列入力データ及び所定のアッテネート
係数の組に対する上記乗算器の演算結果を記憶し、上記
減衰入力データとして上記セレクタに供給するＲＡＭ
と、上記減衰入力データ及び上記フィルタ係数の組に対
応する上記乗算器の演算結果を順次累加算する累加算器
と、上記累加算器の演算結果を交互に取り込む第１及び
第２のレジスタと、上記第１及び第２のレジスタから取
り出される２つの演算結果を加算または減算する加減算
器と、を備え、上記加減算器の演算結果を上記入力時系
列データの分離データとなる第１及び第２の出力時系列
データとして出力することにある。

【００３３】本発明によれば、入力時系列データに所定
のアッテネート係数が乗算されてＲＡＭに記憶される。
そして、アッテネート処理された入力時系列データに対
してフィルタ係数が乗算され、帯域分離のための演算処
理が行われる。アッテネート係数の乗算とフィルタ係数
の乗算とで共通の乗算器を用いることで、乗算器の数を
増やす必要がない。

【００３４】

【発明の実施の形態】図１は、本発明のデジタルフィル
タの第１の実施形態を示すブロック図である。ＲＡＭ３
１は、後述する乗算器３５に接続され、乗算器３５から
入力される減衰入力データｘ(n)を所定の期間記憶し、
その演算処理の各ステップ毎に順次読み出して出力す
る。ＲＯＭ３２は、予め複数のフィルタ係数ｈ(k)を記
憶し、１ステップごとに増加するｋの値に対応して所定
のフィルタ係数ｈ(k)を読み出して繰り返し出力する。
このｋは、上述の式(9)〜式(10)に示したｋに一致する
ものである。第１のセレクタ３３は、エンコード入力と
ＲＡＭ３１とに接続され、時系列の入力データＸ(n)ま
たはＲＡＭ３１から読み出される減衰入力データｘ(n)
の何れか一方を選択して出力する。第２のセレクタ３４
は、アッテネート入力とＲＯＭ３２とに接続され、アッ
テネート係数ｇ(m)またはＲＯＭ３２から読み出される
フィルタ係数ｈ(k)の何れか一方を選択して出力する。
これら第１及び第２のセレクタ３３、３４は、共通の選
択制御信号ＳＣに応答して、選択制御される。

【００３５】乗算器３５は、第１のセレクタ３３及び第
２のセレクタ３４に接続され、第１のセレクタ３３で選
択された入力データＸ(n)または減衰入力データｘ(n)の
一方と、第２のセレクタ３４で選択されたアッテネート
係数ｇ(m)またはフィルタ係数ｈ(k)の一方とを乗算す
る。ここで、第１のセレクタ３３が入力データＸ(n)を
選択するときには第２のセレクタ３４がアッテネート係
数ｇ(m)を選択し、第１のセレクタ３３が減衰入力デー
タｘ(n)を選択するときには第２のセレクタ３４がフィ
ルタ係数ｈ(k)を選択するようして動作する。これによ
り、乗算器３５は、入力データＸ(n)とアッテネート係
数ｇ(m)との乗算、あるいは、減衰入力データｘ(n)とフ
ィルタ係数ｈ(k)との乗算を行う。そして、入力データ
Ｘ(n)とアッテネート係数ｇ(m)との乗算データがＲＡＭ
３１に供給され、減衰入力データｘ(n)とフィルタ係数
ｈ(k)との乗算データが累加算器３６に供給される。

【００３６】加算器３７及びレジスタ３８よりなる累加
算器３６は、乗算器３５に接続され、乗算器３５から入
力される乗算データをタップ数に従って累加算する。即
ち、レジスタ３８から読み出したデータと乗算器３５か
ら入力される乗算データとを加算器３７で加算し、その
加算データを再びレジスタ３８に格納することにより、
乗算器３５の乗算データを累加算する。

【００３７】第１のレジスタ３９及び第２のレジスタ４
０は、累加算器３６に接続され、累加算器３６から連続
して入力される累加算データを交互に取り込んで格納
し、それぞれ所定のタイミングで出力する。例えば、累
加算器３６から奇数番目に出力される中間データＡ(n)
を第１のレジスタ３９に格納し、偶数番目に出力される
中間データＢ(n)を第２のレジスタ４０に格納するよう
に構成される。加減算器４１は、第１のレジスタ３９及
び第２のレジスタ４０に接続され、各レジスタ３９、４
０から読み出される中間データＡ(n)、Ｂ(n)を減算ある
いは加算する。

【００３８】出力レジスタ４２は、加減算器４１に接続
され、各演算処理毎に加減算器４１から入力される加減
算データを格納し、出力データＹa(n)、Ｙb(n)として出
力する。例えば、減算演算及び加算演算を交互に繰り返
す加減算器４１に対応し、減算データを出力データＹa
(n)として出力し、加算データを出力データＹb(n)とし
て出力する。この出力レジスタ４２の出力がエンコード
出力となる。

【００３９】以上のデジタルフィルタは、乗算器３５が
アッテネート係数ｇ(m)の乗算とフィルタ係数ｈ(k)の乗
算とを時分割で行い、入力データＸ(n)に対してアッテ
ネート処理と分離処理とが施された出力データＹa(n)、
Ｙb(n)を生成する。これにより、デジタルフィルタにお
いて、新たな乗算器を追加することなく、アッテネート
処理を行うことが可能になる。

【００４０】図２は、図１に示すデジタルフィルタが、
タップ数Ｎを「４」とした場合の動作を説明するタイミ
ング図であり、ｎ＝４のときを示している。最初に、第
１のセレクタ３３は、入力データＸ(n)を選択し、第２
のセレクタ３４は、アッテネート係数ｇ(m)を選択して
いる。この状態において、入力データＸ(8)が入力され
ると、乗算器３５において、入力データＸ(8)とアッテ
ネート係数ｇ(1)との乗算が行われ、その乗算データｘ
(8)（＝Ｘ(8)・ｇ(1)）が減衰入力データとしてＲＡＭ
３１に書き込まれる。ここで、アッテネート係数ｇ(1)
については、入力データＸ(n)に対する減衰の程度を決
定するものであり、通常は、一定値に固定されている。
そして、減衰入力データｘ(8)のＲＡＭ３１への書き込
みが完了した時点で、第１のセレクタ３３は、減衰入力
データｘ(8)側（ＲＡＭ３１側）に切り換えられ、同時
に、第２のセレクタ３４は、フィルタ係数ｈ(k)側（Ｒ
ＯＭ３２側）に切り換えられる。

【００４１】デジタルフィルタによるデータの分離処理
は、ＲＡＭ３１に記憶された減衰入力データｘ(8)に対
して行われる。即ち、入力データＸ(n)を減衰入力デー
タｘ(n)に置き換え、タップ数Ｎ＝４として式(9)及び式
(10)を計算して得られる以下の式(11)及び式(12)に従う
演算処理を実行する。

【００４２】

【数１１】

【００４３】

【数１２】

【００４４】図２においては、入力データＸ(0)〜Ｘ(7)
の書き込みについて図示を省略してあるが、入力データ
Ｘ(0)〜Ｘ(7)は、入力データＸ(8)よりも先に入力され
ており、それぞれアッテネート係数ｇ(1)が乗算されて
減衰入力データｘ(0)〜ｘ(7)としてＲＡＭ４１に記憶さ
れている。第１及び第２のセレクタ３３、３４について
は、入力データＸ(0)〜Ｘ(7)と減衰入力データｘ(0)〜
ｘ(7)との乗算処理に対応して切り換えられる。

【００４５】まず、ＲＡＭ３１から第１のセレクタ３３
を通して減衰入力データｘ(8)が読み出され、これに対
応してＲＯＭ３２から第２のセレクタ３４を通してフィ
ルタ係数ｈ(0)が読み出されると、これらが乗算器３５
によって乗算され、その乗算データが累加算器３６に供
給される。このとき、累加算器３６のデータはクリアさ
れており、減衰入力データｘ(8)とフィルタ係数ｈ(0)と
の乗算値が、Ａ(1)＝ｈ(0)・ｘ(8) なるデータとしてそのままレジスタ３８に格納される。
続いて、ＲＡＭ３１から減衰入力データｘ(6)、ｘ(4)、
ｘ(2)が順に読み出されると共に、ＲＯＭ３２からフィ
ルタ係数ｈ(2)、ｈ(4)、ｈ(6)が順に読み出され、それ
ぞれ乗算器３５により乗算されて各乗算データが順次累
加算器３６に供給される。累加算器３５では、入力され
る乗算データが累加算され、Ａ(2)＝ｈ(2)・ｘ(6)＋Ａ1 Ａ(3)＝ｈ(4)・ｘ(4)＋Ａ2 Ａ(4)＝ｈ(6)・ｘ(2)＋Ａ3 なるデータがレジスタ３８に順次格納される。そして、
最終的に格納された、Ａ(4)＝ｈ(0)・ｘ(8)＋ｈ(2)・ｘ(6)＋ｈ(4)・ｘ(4)＋
ｈ(6)・ｘ(2) なるデータが、第１のレジスタ３９に格納される。

【００４６】続いて、ＲＡＭ３１から第１のセレクタ３
３を通して減衰入力データｘ(7)が読み出され、これに
対応してＲＯＭ３２から第２のセレクタ３４を通してフ
ィルタ係数ｈ(1)が読み出されると、これらが乗算器３
５によって乗算され、その乗算データが累加算器３６に
供給される。このとき、累加算器３６のレジスタ３８は
クリアされており、減衰入力データｘ(7)とフィルタ係
数ｈ(1)との乗算値が、Ｂ(1)＝ｈ(1)・ｘ(7) なるデータとしてそのままレジスタ３８に格納される。
続いて、ＲＡＭ３１から減衰入力データｘ(5)、ｘ(3)、
ｘ(1)が順に読み出されると共に、ＲＯＭ３２からフィ
ルタ係数ｈ(3)、ｈ(5)、ｈ(7)が順に読み出され、それ
ぞれの乗算データが累加算器３６に順次供給される。従
って、Ｂ(2)＝ｈ(3)・ｘ(5)＋Ｂ1 Ｂ(3)＝ｈ(5)・ｘ(3)＋Ｂ2 Ｂ(4)＝ｈ(7)・ｘ(1)＋Ｂ3 なるデータがレジスタ３８に順次格納される。そして、
最終的に格納された、Ｂ(4)＝ｈ(1)・ｘ(7)＋ｈ(3)・ｘ(5)＋ｈ(5)・ｘ(3)＋
ｈ(7)・ｘ(1) なるデータが、第２のレジスタ４０に格納される。

【００４７】そして、第１のレジスタ３９及び第２のレ
ジスタ４０からデータＡ(4)、Ｂ(4)がそれぞれ加減算器
４１に入力され、データＡ(4)とデータＢ(4)とが加算さ
れ、さらに、データＡ(4)からデータＢ(4)が減算され
る。この加減算器４１の加算データ、即ち、Ａ(4)＋Ｂ(4)＝ｈ(6)・Ｘ(2)＋ｈ(4)・Ｘ(4)＋ｈ(2)・
Ｘ(6)＋ｈ(0)・Ｘ(8)＋ｈ(7)・Ｘ(1)＋ｈ(5)・Ｘ(3)＋
ｈ(3)・Ｘ(5)＋ｈ(1)・Ｘ(7) は、出力データＹb(4)として出力レジスタ４２に格納さ
れる。また、減算データ、即ち、Ａ(4)−Ｂ(4)＝ｈ(6)・Ｘ(2)＋ｈ(4)・Ｘ(4)＋ｈ(2)・
Ｘ(6)＋ｈ(0)・Ｘ(8)−ｈ(7)・Ｘ(1)−ｈ(5)・Ｘ(3)−
ｈ(3)・Ｘ(5)−ｈ(1)・Ｘ(7) は、出力データＹa(4)として出力レジスタ４２に格納さ
れる。この結果、式(11)及び式(12)で表される演算処理
が成されたことになる。

【００４８】この実施形態においては、第１のセレクタ
３３によって入力データＸ(n)または減衰入力データｘ
(n)の一方を選択し、第２のセレクタ３４によってアッ
テネート係数ｇ(m)またはフィルタ係数ｈ(k)の一方を選
択するようにしているが、入力データＸ(n)とアッテネ
ート係数ｇ(m)とを入れ替えて入力するようにしてもよ
い。

【００４９】図３は、本発明のデジタルフィルタの第２
の実施形態を示すブロック図であり、図２は、その動作
を説明するタイミング図である。これらの図において、
ＲＯＭ３２'以外の部分は、図１と同一であり、説明は
省略する。ＲＯＭ３２'は、複数のフィルタ係数ｈ(k)と
共にアッテネート係数ｇ(m)を記憶する。そして、第１
のセレクタ３３の選択動作を制御する選択制御信号ＳＣ
に応答し、アッテネート係数ｇ(m)あるいはフィルタ係
数ｈ(k)を読み出して出力する。即ち、図２に示すよう
に、第１のセレクタ３３が入力データＸ(n)を選択して
いるときには、入力データＸ(n)に対する減衰の程度を
指定するｍの値に対応してアッテネート係数ｇ(m)を読
み出して出力する。そして、第１のセレクタ３３が減衰
入力データｘ(n)を選択しているときには、１ステップ
ごとに増加するｋの値に対応して所定のフィルタ係数ｈ
(k)を読み出して繰り返し出力する。このｋは、図１の
場合と同様に、上述の式(9)〜式(10)に示したｋに一致
するものである。

【００５０】従って、ＲＯＭ３２'が、図１に示す第２
のセレクタ３４と同等に機能し、入力データＸ(n)に対
してアッテネート係数ｇ(m)を供給し、減衰入力データ
ｘ(n)に対してＲＯＭ３２'からフィルタ係数ｈ(k)を供
給する。この結果、図１の場合と同一の動作を達成する
ことができる。

【００５１】

【発明の効果】本発明によれば、回路規模の縮小に有利
なストアードプログラム方式のＱＭＦによるデジタルフ
ィルタにおいて、乗算器の数を増やすことなく、アッテ
ネート機能を付加することができる。

【図面の簡単な説明】

【図１】本発明のデジタルフィルタの第１の実施形態を
示すブロック図である。

【図２】第１の実施形態の動作を説明するタイミング図
である。

【図３】本発明のデジタルフィルタの第２の実施形態を
示すブロック図である。

【図４】第２の実施形態の動作を説明するタイミング図
である。

【図５】ＦＩＲ型デジタルフィルタの構成を示す回路図
である。

【図６】ストアードプログラム方式のＱＭＦの構成を示
すブロック図である。

【図７】ＱＭＦを用いた分離フィルタの構成図である。

【符号の説明】

１、２１遅延素子２、２２、２３乗算器３、２４、２５総和加算器１１、３１ＲＡＭ１２、３２、３２' ＲＯＭ１３、３５乗算器１４、３６累加算器１５、３７加算器１６、３８レジスタ１７、４２出力レジスタ２６減算器２７加算器３３、３４セレクタ３９、４０レジスタ４１加減算器

Claims

【特許請求の範囲】

【請求項１】時系列入力データ及びこの時系列入力デ
ータに基づいて生成された減衰入力データが、所定のア
ッテネート係数及び上記減衰入力データに対応したフィ
ルタ係数と共に入力され、上記時系列入力データ及び上
記所定のアッテネート係数の組または上記減衰入力デー
タ及び上記フィルタ係数の組の何れか一方の組を選択す
るセレクタと、上記セレクタの選択データの組を互いに
乗算する乗算器と、上記時系列入力データ及び所定のア
ッテネート係数の組に対する上記乗算器の演算結果を記
憶し、上記減衰入力データとして上記セレクタに供給す
るＲＡＭと、上記減衰入力データ及び上記フィルタ係数
の組に対応する上記乗算器の演算結果を順次累加算する
累加算器と、上記累加算器の演算結果を交互に取り込む
第１及び第２のレジスタと、上記第１及び第２のレジス
タから取り出される２つの演算結果を加算または減算す
る加減算器と、を備え、上記加減算器の演算結果を上記
入力時系列データの分離データとなる第１及び第２の出
力時系列データとして出力することを特徴とするデジタ
ルフィルタ。
【請求項２】複数のフィルタ係数を記憶し、上記乗算
器の演算のタイミング毎に１つのフィルタ係数を読み出
して上記乗算器に供給するＲＯＭをさらに備えたことを
特徴とする請求項１に記載のデジタルフィルタ。
【請求項３】上記ＲＯＭは、上記複数のフィルタ係数
と共に所定のアッテネート係数を記憶することを特徴と
する請求項２に記載のデジタルフィルタ。
【請求項４】上記加減算器の演算結果を第１または第
２の出力時系列データをとして保持する出力レジスタを
さらに備えたことを特徴とする請求項１に記載のデジタ
ルフィルタ。