JP3584027B2 - デジタルフィルタ - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えば、デジタル化された音声信号にデジタル処理を施すデジタルフィルタ、特に複数チャンネルを同時に処理可能なデジタルフィルタに関するものである。
【0002】
【従来の技術】
図2は、従来のデジタルフィルタの一例を示す構成図である。
このデジタルフィルタは、第1チャンネルの入力データIN1と、第2チャンネルの入力データIN2を、同じクロック信号CLKに同期してシフトして保持するシフト部1,2を有している。シフト部1,2は、それぞれ複数のシフトレジスタ(SR)を縦続接続した構成となっており、各シフトレジスタの出力データと入力データIN1,IN2が、マルチプレクサ(MUX)3の入力側に与えられるようになっている。
【0003】
マルチプレクサ3は、クロック信号CLKの“H”,“L”のレベルに従って、シフト部1,2の出力データを交互に選択して出力するもので、このマルチプレクサ3の出力側が、FIR(Finite Impulse Response)フィルタ部4に接続されている。FIRフィルタ部4は、マルチプレクサ3から出力される各データにそれぞれフィルタ係数を乗ずる複数の乗算器(MUL)と、これらの複数の乗算器の乗算結果を加算する複数の加算器で構成されている。FIRフィルタ部4の出力側には、出力部5が接続されている。
【0004】
出力部5は、2つのフリップフロップ(FF)とインバータで構成され、クロック信号CLKに従ってFIRフィルタ部4の出力データを保持し、第1チャンネル及び第2チャンネルに対する出力データOUT1,OUT2を出力するものである。
【0005】
このようなデジタルフィルタでは、クロック信号CLKの立ち上がりで、入力データIN1,IN2が、それぞれシフト部1,2にシフトされて保持される。そして、クロック信号CLKが“H”の期間に、シフト部1に保持されているデータがマルチプレクサ3を介してFIRフィルタ部4に与えられ、第1チャンネルのデータに対するフィルタ処理が施される。
【0006】
次に、クロック信号CLKが立ち下がると、FIRフィルタ部4の処理結果が出力部5のフリップフロップで保持され、第1チャンネルの出力データOUT1として出力される。また、クロック信号CLKが“L”になったことにより、シフト部2に保持されているデータがマルチプレクサ3を介してFIRフィルタ部4に与えられ、第2チャンネルのデータに対するフィルタ処理が施される。
【0007】
その後、クロック信号CLKが立ち上がると、FIRフィルタ部4の処理結果が出力部5のフリップフロップで保持され、第2チャンネルの出力データOUT2として出力される。この繰り返しにより、第1チャンネルの入力データIN1と第2チャンネルの入力データIN2は、共通のFIRフィルタ部4によってフィルタ処理が施され、出力データOUT1,OUT2が出力される。
【0008】
このように、図2のデジタルフィルタでは、1つのFIRフィルタ部4で2チャンネルのフィルタ処理を行うことが可能になり、回路の簡素化を図ることができる。
【0009】
【発明が解決しようとする課題】
しかしながら、従来のデジタルフィルタでは、第1チャンネルと第2チャンネルが同一のサンプリング周波数である必要があり、適用範囲が限られていた。また、FIRフィルタ部4は複数の乗算器と加算器を必要とし、更なる回路規模の簡素化が望まれていた。
【0010】
本発明は、前記従来技術が持っていた課題を解決し、サンプリング周波数の異なる入力データを処理することが可能で、更に回路規模を簡素化した多チャンネル用のデジタルフィルタを提供するものである。
【0011】
【課題を解決するための手段】
前記課題を解決するために、本発明は、デジタルフィルタにおいて、複数チャネルの時分割多重された入力データ、該入力データの周期の間を補間する補間データ及び加算結果を格納するデータ格納部と、フィルタ処理のためのフィルタ係数が格納されたフィルタ係数格納部と、出力レベルを制御するためのボリューム係数が格納された出力係数格納部と、前記複数チャネルの処理されたデータを所定の割合で混合して出力データを生成するためのパン係数が格納されたパン係数格納部と、前記データ格納部に格納されたデータと、前記フィルタ係数、前記ボリューム係数及び前記パン係数との乗算演算を行って乗算結果を生成する乗算部と、前記フィルタ係数格納部、前記出力係数格納部、前記パン係数格納部及び前記乗算部と接続し、制御信号に基づいて前記フィルタ係数、前記ボリューム係数若しくは前記パン係数のいずれか1つを選択して該乗算部に供給するセレクタと、前記乗算結果と従前に生成された乗算結果との加算演算を行い前記加算結果を出力する累積加算部と、前記乗算部に対して前記フィルタ係数、前記ボリューム係数及び前記パン係数を順次与えるために前記制御信号を生成し、該乗算部と前記累積加算部によって前記フィルタ処理、前記出力レベルの制御及び前記出力データの生成を行わせる制御部とを備えている。
【0012】
本発明によれば、以上のようにデジタルフィルタを構成したので、次のような作用が行われる。
複数チャネルの時分割多重された入力データと、この入力データの周期の間を補間する補間データとが切り替えてデータ格納部に与えられ、最新の複数個の入力データと補間データがこのデータ格納部に格納される。
一方、制御部では、フィルタ係数、ボリューム係数及びパン係数を順次選択するための制御信号が生成され、セレクタに与えられる。セレクタでは、制御部から与えられる制御信号に基づいて、フィルタ係数格納部に格納されたフィルタ係数、出力係数格納部に格納されたボリューム係数、及びパン係数格納部に格納されたパン係数が順次選択されて、乗算部に与えられる。
乗算部では、データ格納部に格納されたデータとセレクタで選択された係数との乗算が行われ、その乗算結果が累積加算部に与えられる。累積換算部では、乗算部から与えられた乗算結果と従前に生成された乗算結果との加算演算が行われ、その加算結果が出力される。このように、制御部の制御に従って、乗算部と累積加算部によってフィルタ処理、出力レベルの制御、及び各チャネルのデータの混合が行われ、出力データが生成される。
【0019】
【発明の実施の形態】
(第1の実施形態)
図1は、本発明の第1の実施形態を示すデジタルフィルタの構成図である。
このデジタルフィルタは、データ格納部10、乗算部20、フィルタ係数格納部30、累積加算部40、データ出力部51,52、及び制御部60で構成されている。
【0020】
データ格納部10は、複数チャンネルのデータが時分割多重されて入力される入力データDTINから、各チャンネル毎に最新の複数個のデータをシフトして保持するものである。ここで、例えば入力される第1と第2チャンネルのサンプリング周波数の比が2:1の場合、第1チャンネルのデータは各フレームに挿入され、第2チャンネルのデータは2フレームに1回の割合で挿入された入力データDTINが与えられる。
【0021】
このデータ格納部10は、それぞれ第1チャンネルと第2チャンネルに対応したシフトレジスタ111,112を有しており、制御部60から与えられるシフト信号SFT1,SFT2に従って、入力データDTINを保持すると共に、今までに保持したデータを順次シフトして過去の複数個のデータを格納するようになっている。
【0022】
シフトレジスタ111,112の各段の出力側は、それぞれセレクタ121,122の入力側に接続されている。セレクタ121,122は、制御部60から与えられる選択信号SELaに従って、それぞれシフトレジスタ111,112の出力データを選択して出力するものである。セレクタ121,122の出力側は、セレクタ13の入力側に接続されている。セレクタ13は、制御部60から与えられる選択信号SELbに従って、セレクタ121,122のいずれか一方の出力データを選択して出力するものであり、このセレクタ13の出力側が、乗算部20の一方の入力側に接続されている。
【0023】
乗算部20の他方の入力側には、フィルタ係数格納部30が接続されている。フィルタ係数格納部30は、入力データDTINのフィルタ処理のためのフィルタ係数を予め格納したもので、制御部60から与えられる制御信号FILに従って、所定のフィルタ係数を選択して乗算部20に出力するものである。
【0024】
乗算部20は、データ格納部10から出力されたデータと、フィルタ係数格納部30から与えられたフィルタ係数を掛け合わせるもので、この乗算部20の出力側に累積加算部40が接続されている。
【0025】
累積加算部40は加算器41とデータラッチ42を有し、この加算器41の第1の入力側に乗算部20からのデータが与えられ、加算器41の出力側がデータラッチ42の入力側に接続され、更にこのデータラッチ42の出力側が、加算器41の第2の入力側に接続された構成となっている。
【0026】
この累積加算部40では、まず、制御部60から与えられるクリア信号CLRによって、データラッチ42の内容が0に消去される。次に、乗算器20から与えられるデータと、データラッチ42に保持されているデータ(即ち、0)が加算器41によって加算され、制御部60から与えられる保持信号HLDに従って、この加算結果がデータラッチ42に保持される。以下、乗算器20からデータが出力される毎に保持信号HLDが与えられ、この乗算器20からのデータが累積加算されて、データラッチ42に保持されるようになっている。
【0027】
データラッチ42の出力側には、データ出力部51,52が接続されている。データ出力部51,52は、それぞれ制御部60から与えられるラッチ信号LAT1,LAT2に従い、累積加算部40の最終的な加算結果を保持して第1チャンネル及び第2チャンネルの出力データOUT1,OUT2として出力するものである。
【0028】
制御部60は、クロック信号CLKに基づいて、上記の各部に対する動作制御用のタイミング信号を生成して出力するものである。
【0029】
図3は、図1の動作を示すタイミングチャートである。以下、この図3を参照しつつ、図1の動作を説明する。
入力データDTINに第1チャンネルのデータCH1が入力されると、制御部60からデータ格納部10のシフトレジスタ111にシフト信号SFT1が与えられる。これにより、シフトレジスタ111に保持されていた過去の第1チャンネルのデータが順次後段にシフトされると共に、初段には最新のデータCH1が格納される。また、制御部60からデータ格納部10のセレクタ13に対して、第1チャンネル(即ち、セレクタ121)側を選択させるための選択信号SELbが出力される。更に、制御部60から累積加算部40にクリア信号CLRが与えられ、累積加算部40のデータラッチ42の内容は、消去されて0になる。
【0030】
次に、制御部60からデータ格納部10のセレクタ121に対して、1番目のデータを選択させるための選択信号SELaが出力されると共に、フィルタ係数格納部30に対して、1番目のフィルタ係数を選択して出力させるための制御信号FILが出力される。これにより、シフトレジスタ111の1番目のデータと、フィルタ係数格納部30の1番目のフィルタ係数が乗算部20によって掛け合わされ、その乗算結果が累積加算部40に出力される。累積加算部40の加算器41では、乗算部20から与えられた乗算結果とデータラッチ42に保持されている累積結果(この場合は、0)が加算される。この時点で、制御部60からデータラッチ42に保持信号HLDが与えられ、加算器41の加算結果がこのデータラッチ42に新たな累積結果として保持される。
【0031】
その後、制御部60からデータ格納部10のセレクタ121に対して、2番目、3番目、…のデータを選択させるための選択信号SELaと共に、フィルタ係数格納部30に対して、2番目、3番目、…のフィルタ係数を選択して出力させるための制御信号FILが、順次出力される。これにより、シフトレジスタ111の2番目、3番目、…のデータと、フィルタ係数格納部30の2番目、3番目、…のフィルタ係数が乗算部20によってそれぞれ掛け合わされる。そして、これらの乗算結果は、制御部60から累積加算部40に順次与えられる保持信号HLDに従って累積加算されて保持される。
【0032】
シフトレジスタ111に格納された第1チャンネルのデータに対するフィルタ処理が終了すると、制御部60からデータ出力部51に対して、ラッチ信号LAT1が出力される。これにより、累積加算部40のデータラッチ42に保持されているデータが、データ出力部51に保持されて出力データOUT1として出力される。
【0033】
次に、入力データDTINに第2チャンネルのデータCH2が入力されると、制御部60からデータ格納部10のシフトレジスタ112にシフト信号SFT2が与えられる。これにより、シフトレジスタ112に保持されていた過去の第2チャンネルのデータが順次後段にシフトされると共に、初段には最新のデータCH2が格納される。また、制御部60からデータ格納部10のセレクタ13に対して、第2チャンネル(即ち、セレクタ122)側を選択させるための選択信号SELbが出力される。更に、制御部60から累積加算部40にクリア信号CLRが与えられ、累積加算部40のデータラッチ42の内容は、消去されて0になる。
【0034】
この後の動作は、第1チャンネルの場合と同様である。そして、シフトレジスタ112に格納された第2チャンネルのデータに対するフィルタ処理が終了すると、制御部60からデータ出力部52に対して、ラッチ信号LAT2が出力される。これにより、累積加算部40のデータラッチ42に保持されているデータが、データ出力部52に保持されて出力データOUT2として出力される。
【0035】
以上のように、この第1の実施形態のデジタルフィルタは、時分割多重されて入力される入力データDTINのチャンネル毎に、そのデータをシフトして保持する2つのシフトレジスタ111,112を有している。そして、これらのシフトレジスタ111,112に保持されたデータを順次読み出してフィルタ処理を行うための、乗算部20、フィルタ係数格納部30及び累積加算部40を有している。これにより、入力されるチャンネルに応じてフィルタ処理を行うことができるので、サンプリング周波数の異なる複数チャンネルのフィルタ処理が可能になるという利点がある。更に、乗算部20と累積加算部40は、入力されるチャンネル数やシフトレジスタ111等の段数に拘らず、それぞれ1組だけでよいので、回路規模を簡素化することができるという利点がある。
【0036】
(第2の実施形態)
図4は、本発明の第2の実施形態を示すデジタルフィルタの構成図である。
このデジタルフィルタは、入力データDTINの1サンプリング周期の間に、補間データを挿入して出力データを生成する補間処理機能を備えたもので、図1中の要素と共通の要素には共通の符号が付されている。
【0037】
このデジタルフィルタでは、図1中のデータ格納部10に代えて、補間データを生成するための機能が追加されたデータ格納部10Aを設けると共に、これに対応して機能が追加された制御部60Aを設けた構成となっている。
【0038】
データ格納部10Aは、制御部60Aから与えられる制御信号COMに従って、入力データDTINと補間用の“0”データを切り替えて入力するセレクタ14を有している。セレクタ14の出力側には、それぞれ第1チャンネルと第2チャンネルに対応したシフトレジスタ111,112が接続されており、制御部60Aから与えられるシフト信号SFT1,SFT2に従って、セレクタ14から与えられるデータを保持すると共に、今までに保持したデータを順次シフトして過去の複数個のデータを格納するようになっている。
【0039】
シフトレジスタ111,112の各段の出力側は、それぞれセレクタ121,122の入力側に接続されている。セレクタ121,122は、制御部60Aから与えられる選択信号SELaに従って、それぞれシフトレジスタ111,112の出力データを選択して出力するものである。
【0040】
更に、このデータ格納部10Aは、累積加算部40によってフィルタ処理が施されてフィードバックされるデータを、制御部60Aから与えられるシフト信号SFT3,SFT4に従って保持すると共に、今までに保持したデータを順次シフトして過去の複数個のデータを格納する補間処理用のシフトレジスタ151,152を有している。
【0041】
シフトレジスタ151,152の各段の出力側は、それぞれセレクタ161,162の入力側に接続されている。セレクタ161,162は、制御部60Aから与えられる選択信号SELaに従って、それぞれシフトレジスタ151,152の出力データを選択して出力するものである。
【0042】
セレクタ121,122,161,162の出力側は、セレクタ17の入力側に接続されている。セレクタ17は、制御部60Aから与えられる選択信号SELb,SELcに従って、セレクタ121〜162のいずれか1つの出力データを選択して出力するもので、このセレクタ17の出力側が乗算部20の一方の入力側に接続されている。その他の構成は、図1と同様である。
【0043】
図5は、図4の動作を示すタイミングチャートである。以下、この図5を参照しつつ、図4の動作を説明する。
入力データDTINに第1チャンネルのデータCH1が入力されると、制御部60Aからデータ格納部10Aのセレクタ14に、入力データDTIN側を選択するための制御信号COMが与えられ、更に、制御部60Aからデータ格納部10Aのシフトレジスタ111にシフト信号SFT1が与えられる。これにより、シフトレジスタ111に保持されていた過去の第1チャンネルのデータが順次後段にシフトされると共に、初段には最新のデータCH1が格納される。また、制御部60Aからデータ格納部10Aのセレクタ17に対して、セレクタ121側を選択させるための選択信号SELb,SELcが出力される。これと同時に、制御部60Aから累積加算部40にクリア信号CLRが与えられ、累積加算部40のデータラッチ42の内容は、消去されて0になる。
【0044】
次に、制御部60Aからデータ格納部10Aのセレクタ121に対して、1番目のデータを選択させるための選択信号SELaが出力されると共に、フィルタ係数格納部30に対して、1番目のフィルタ係数を選択して出力させるための制御信号FILが出力される。これにより、シフトレジスタ111の1番目のデータと、フィルタ係数格納部30の1番目のフィルタ係数が乗算部20によって掛け合わされ、その乗算結果が累積加算部40に出力される。累積加算部40の加算器41では、乗算部20から与えられた乗算結果とデータラッチ42に保持されている累積結果(この場合は、0)が加算される。この時点で、制御部60Aからデータラッチ42に保持信号HLDが与えられ、加算器41の加算結果が新たな累積結果として、このデータラッチ42に保持される。
【0045】
その後、制御部60Aからセレクタ121に対して、2番目、3番目、…のデータを選択させるための選択信号SELaと共に、フィルタ係数格納部30に対して、2番目、3番目、…のフィルタ係数を選択して出力させるための制御信号FILが、順次出力される。これにより、シフトレジスタ111の2番目、3番目、…のデータと、フィルタ係数格納部30の2番目、3番目、…のフィルタ係数が乗算部20によってそれぞれ掛け合わされる。そして、これらの乗算結果は、制御部60Aから順次与えられる保持信号HLDに従って、累積加算部40で累積加算されて保持される。
【0046】
シフトレジスタ111に格納された第1チャンネルのデータに対するフィルタ処理が終了すると、制御部60Aからデータ格納部10Aのシフトレジスタ151に対するシフト信号SFT3が与えられる。これにより、シフトレジスタ151に保持されていた過去の第1チャンネルのフィルタ処理が施されたデータが順次後段にシフトされると共に、初段にはフィルタ処理が施された最新のデータが格納される。また、制御部60Aからセレクタ17に対して、セレクタ151側を選択させるための選択信号SELb,SELcが出力される。これと同時に、制御部60Aから累積加算部40にクリア信号CLRが与えられ、累積加算部40のデータラッチ42の内容は、消去されて0になる。
【0047】
次に、制御部60Aからデータ格納部10Aのセレクタ161に対して、1番目のデータを選択させるための選択信号SELaが出力されると共に、フィルタ係数格納部30に対して、a番目のフィルタ係数を選択して出力させるための制御信号FILが出力される。これにより、シフトレジスタ151の1番目のデータと、フィルタ係数格納部30のa番目のフィルタ係数が乗算部20によって掛け合わされ、その乗算結果が累積加算部40に出力される。累積加算部40の加算器41では、乗算部20から与えられた乗算結果とデータラッチ42に保持されている累積結果(この場合は、0)が加算される。この時点で、制御部60Aからデータラッチ42に保持信号HLDが与えられ、加算器41の加算結果が新たな累積結果として、このデータラッチ42に保持される。
【0048】
その後、制御部60Aからデータ格納部10Aのセレクタ161に対して、2番目、3番目、…のデータを選択させるための選択信号SELaと共に、フィルタ係数格納部30に対して、b番目、c番目、…のフィルタ係数を選択して出力させるための制御信号FILが、順次出力される。これにより、シフトレジスタ151の2番目、3番目、…のデータと、フィルタ係数格納部30のb番目、c番目、…のフィルタ係数が乗算部20によってそれぞれ掛け合わされる。そして、これらの乗算結果は、制御部60Aから累積加算部40に順次与えられる保持信号HLDに従って、累積加算部40で累積加算されて保持される。
【0049】
シフトレジスタ151に格納された第1チャンネルのデータに対するフィルタ処理が終了すると、制御部60Aからデータ出力部51に対して、ラッチ信号LAT1が出力される。これと同時に、制御部60Aからデータ格納部10Aのシフトレジスタ151に対するシフト信号SFT3が与えられる。これにより、累積加算部40のデータラッチ42に保持されているデータが、データ出力部51に保持されて出力データOUT1として出力される。また、シフトレジスタ151に保持されていた過去の第1チャンネルのフィルタ処理が施されたデータが順次後段にシフトされると共に、初段にはフィルタ処理が施された最新の出力データOUT1が格納される。
【0050】
次に、制御部60Aから累積加算部40にクリア信号CLRが与えられ、累積加算部40のデータラッチ42の内容は、消去されて0になる。
その後、制御部60Aからデータ格納部10Aのセレクタ161に対して、1番目、2番目、…のデータを選択させるための選択信号SELaが出力されると共に、フィルタ係数格納部30に対して、a番目、b番目、…のフィルタ係数を選択して出力させるための制御信号FILが順次出力される。これにより、シフトレジスタ151の1番目、2番目、…のデータと、フィルタ係数格納部30のa番目、b番目、…のフィルタ係数が乗算部20によってそれぞれ掛け合わされる。そして、その乗算結果が、制御部60Aから順次与えられる保持信号HLDに従って、累積加算部40で累積加算されて保持される。
【0051】
シフトレジスタ151に格納された第1チャンネルのデータに対するフィルタ処理が終了すると、制御部60Aからデータ出力部51に対して、ラッチ信号LAT1が出力される。これにより、累積加算部40のデータラッチ42に保持されているデータが、データ出力部51に保持されて出力データOUT1として出力される。
【0052】
次に、制御部60Aからデータ格納部10Aのセレクタ14に、補間用の“0”データを選択するための制御信号COMが与えられる。これにより、シフトレジスタ111に保持されていた過去の第1チャンネルのデータが順次後段にシフトされると共に、初段には補間用の“0”データが格納される。その後の動作は、入力データDTINに対する動作と同様である。
【0053】
そして、次に入力データDTINに第2チャンネルのデータCH2が入力されると、制御部60Aからセレクタ17に対して、セレクタ122,162を選択するための選択信号SELb,SELcが与えられ、第1チャンネルと同様の処理が行われる。
【0054】
以上のように、この第2の実施形態のデジタルフィルタは、補間処理を行うことができる構成のデータ格納部10Aと、これを制御するための制御部60Aを有している。これにより、第1の実施形態の利点に加えて、補間処理によってよりスムーズな出力データOUT1,OUT2を出力することができるという利点がある。
【0055】
(第3の実施形態)
図6は、本発明の第3の実施形態を示すデジタルフィルタの構成図である。
このデジタルフィルタは、第2の実施形態と同様の補間処理機能に加えて、出力レベルを制御するボリューム処理機能と、複数のチャンネルの入力データを所定の割合で混合した出力データを生成するパン処理機能を備えたもので、図4中の要素と共通の要素には共通の符号が付されている。
【0056】
このデジタルフィルタは、図4のデータ格納部10Aに代えて構成の異なるデータ格納部70を設けている。更に、フィルタ係数格納部30に加えて出力係数格納部31及びパン係数格納部32を設けると共に、これらのフィルタ係数格納部30、出力係数格納部31及びパン係数格納部32の各係数を切り替えて乗算部20に与えるためのセレクタ33を有している。そして、これに対応して機能が追加された制御部60Bを設けた構成となっている。
【0057】
データ格納部70は、制御部60Bから与えられる制御信号COMに従って、入力データDTINと補間用の“0”データを切り替えて入力するセレクタ71を有している。セレクタ71の出力側には、第1チャンネルと第2チャンネルに対応したボリューム処理のためのレジスタ(REG)721,722が接続されている。更に、このデータ格納部70は、フィルタ処理のためのシフトレジスタ(SRG)731,732、補間処理のためのシフトレジスタ741,742、及びパン処理のためのレジスタ751,752を有している。
【0058】
シフトレジスタ731,732,741,742は、累積加算部40で処理されてフィードバックされたデータを、それぞれ制御部60Bから与えられるシフト信号SFT1,SFT2,SFT3,SFT4に従って保持すると共に、今までに保持したデータを順次シフトして過去の複数個のデータを格納するものである。また、レジスタ751,752は、累積加算部40で処理されてフィードバックされたデータを保持するものである。
【0059】
シフトレジスタ731,732の各段の出力側は、それぞれセレクタ(SEL)761,762の入力側に接続され、シフトレジスタ741,742の各段の出力側は、それぞれセレクタ771,772の入力側に接続されている。セレクタ761〜772は、制御部60Bから与えられる選択信号SELaに従って、それぞれシフトレジスタ731〜742の各段のデータを選択して出力するものである。
【0060】
セレクタ761〜772とレジスタ721〜752の出力側は、セレクタ78の入力側に接続されている。セレクタ78は、制御部60Bから与えられる選択信号SELb,SELc,SELdに従って、入力側のデータのいずれか一つを選択して出力するものであり、このセレクタ78の出力側が、乗算部20の一方の入力側に接続されている。その他の構成は、図4と同様である。
【0061】
図7は、図6の動作を示すタイミングチャートである。以下、この図7を参照しつつ、図6の動作を説明する。
入力データDTINに第1チャンネルのデータCH1が入力されると、制御部60Bからデータ格納部70のセレクタ71に、入力データDTIN側を選択するための制御信号COMが与えられ、このデータCH1がレジスタ721に保持される。また、制御部60Bから累積加算部40にクリア信号CLRが与えられ、累積加算部40の保持内容は消去されて0になる。
【0062】
次に、制御部60Bからセレクタ78に対して、レジスタ721を選択するための選択信号SELb,SELc,SELdが与えられると共に、セレクタ33に対して、出力係数格納部31を選択するための選択信号SELeが与えられる。これにより、乗算部20において、レジスタ721から出力されたデータCH1に、出力係数格納部31から出力されたボリューム係数が掛け合わされる。乗算部20の乗算結果は累積加算部40に保持され、データ格納部70にフィードバックされる。この時点で、制御部60Bからシフトレジスタ731に対してシフト信号SFT1が与えられ、このシフトレジスタ731に保持されていた過去の第1チャンネルのボリューム処理されたデータが順次後段にシフトされると共に、初段には最新のボリューム処理されたデータが格納される。
【0063】
シフトレジスタ731に最新のデータが格納された後、制御部60Bによってセレクタ78がセレクタ761側に切り替えられると共に、セレクタ33がフィルタ係数格納部30側に切り替えられる。そして、シフトレジスタ731に格納された第1チャンネルのボリューム処理されたデータに基づいて、第2の実施形態と同様のフィルタ処理が行われる。
【0064】
第1チャンネルのフィルタ処理が終了すると、その結果はシフトレジスタ741に格納され、今度はこのシフトレジスタ741に格納されているフィルタ処理が施されたデータに基づいて、第2の実施形態と同様の補間処理が行われる。第1チャンネルの補間処理が終了すると、その補間処理の結果はレジスタ751に格納される。
【0065】
次に、レジスタ751に格納された第1チャンネルのデータと、レジスタ752に格納された第2チャンネルのデータが順次読み出され、乗算部20において、パン係数格納部32から出力されるそれぞれのパン係数と掛け合わされる。それぞれパン係数が乗算された第1チャネルと第2チャンネルのデータは、累積加算部40において加算され、データ出力部51に保持されて出力データOUT1として出力される。
【0066】
同様に、入力データDTINに第2チャンネルのデータCH2が入力された場合には、レジスタ722,752、及びシフトレジスタ732,742等によって第1チャンネルと同様の処理が行われ、データ出力部52に処理結果のデータが保持されて出力データOUT2が出力される。
【0067】
以上のように、この第3の実施形態のデジタルフィルタは、補間処理に加えてボリューム処理とパン処理を行うことができる構成のデータ格納部70と、出力係数格納部31及びパン係数格納部32等と、これを制御するための制御部60Bを有している。これにより、第2の実施形態の利点に加えて、出力レベルを制御したり、複数の入力データを所定の割合で混合した出力データを得ることができるという利点がある。
【0068】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
(a) 図1、図4及び図6中のデータ格納部10,10A,70は、機能を簡潔に説明するための構成例であり、図示した構成に限定されない。例えば、メモリを使用して適切なアドレス制御をすることにより、同様の機能を果たす構成にすることができる。
【0069】
(b) 図6のデジタルフィルタは、補間処理機能、ボリューム処理機能、及びパン処理機能をすべて備えているが、必要に応じて、いずれか1つまたは2つの機能を備えた構成にすることができる。
【0070】
(c) 図6中のパン係数格納部32において、第1チャンネルと第2チャンネルのパン係数を、それぞれ50%に設定することにより、ミキシング処理を行うことができる。
【0071】
(d) 入力データDTINは、第1チャンネルと第2チャンネルのデータが時分割多重されたものとして説明したが、3チャンネル以上のデータに対しても同様に適用可能である。その場合は、例えばデータ格納部10のシフトレジスタ11及びセレクタ12を、チャンネル数分だけ準備すれば良い。
【0072】
【発明の効果】
以上詳細に説明したように、本発明によれば、データ格納部に格納されたデータと、フィルタ係数、ボリューム係数若しくはパン係数との乗算演算を行って乗算結果を生成する乗算部と、乗算部に対してフィルタ係数、ボリューム係数及びパン係数を順次与えることにより、この乗算部と累積加算部によってフィルタ処理、出力レベルの制御及び出力データの生成を行わせる制御部とを備えている。これにより、フィルタ処理、出力レベル制御処理、補間処理及びパン処理を、1つの乗算部で処理することが可能になり、回路規模を増加させず各種のフィルタ処理を行うことができるという効果がある。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示すデジタルフィルタの構成図である。
【図2】従来のデジタルフィルタの一例を示す構成図である。
【図3】図1の動作を示すタイミングチャートである。
【図4】本発明の第2の実施形態を示すデジタルフィルタの構成図である。
【図5】図4の動作を示すタイミングチャートである。
【図6】本発明の第3の実施形態を示すデジタルフィルタの構成図である。
【図7】図6の動作を示すタイミングチャートである。
【符号の説明】
10,10A,70 データ格納部
20 乗算部
30 フィルタ係数格納部
31 出力係数格納部
32 パン係数格納部
40 累積加算部
51,52 データ出力部
60,60A,60B 制御部
Claims (3)
- 複数チャネルの時分割多重された入力データ、該入力データの周期の間を補間する補間データ及び加算結果を格納するデータ格納部と、
フィルタ処理のためのフィルタ係数が格納されたフィルタ係数格納部と、
出力レベルを制御するためのボリューム係数が格納された出力係数格納部と、
前記複数チャネルの処理されたデータを所定の割合で混合して出力データを生成するためのパン係数が格納されたパン係数格納部と、
前記データ格納部に格納されたデータと、前記フィルタ係数、前記ボリューム係数及び前記パン係数との乗算演算を行って乗算結果を生成する乗算部と、
前記フィルタ係数格納部、前記出力係数格納部、前記パン係数格納部及び前記乗算部と接続し、制御信号に基づいて前記フィルタ係数、前記ボリューム係数若しくは前記パン係数のいずれか1つを選択して該乗算部に供給するセレクタと、
前記乗算結果と従前に生成された乗算結果との加算演算を行い前記加算結果を出力する累積加算部と、
前記乗算部に対して前記フィルタ係数、前記ボリューム係数及び前記パン係数を順次与えるために前記制御信号を生成し、該乗算部と前記累積加算部によって前記フィルタ処理、前記出力レベルの制御及び前記出力データの生成を行わせる制御部とを、
備えたことを特徴とするデジタルフィルタ。 - 前記データ格納部は、
前記複数チャネルの時分割多重された入力データ及び該入力データの周期の間を補間する補間データを格納する第1のレジスタと、
前記第1のレジスタに格納されたデータと前記ボリューム係数とに基づいてボリューム処理がされたデータを格納する第2のレジスタと、
前記第2のレジスタに格納されたデータと前記フィルタ係数とに基づいてフィルタ処理されたデータを格納する第3のレジスタと、
前記第3のレジスタに格納されたデータに基づいて補間処理がされたデータを格納する第4のレジスタと、
前記制御部から与えられる選択信号に基づいて前記第1乃至第4のレジスタのいずれか1つに格納されている前記データを選択して出力する第2のセレクタとを有することを特徴とする請求項1記載のデジタルフィルタ。 - 前記第4のレジスタに格納されたデータと前記パン係数との乗算結果を用いて得られた前記加算結果を前記出力データとすることを特徴とする請求項2記載のデジタルフィルタ。
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