JP2003523077A - 専用のオンチッププロセッサを用いる複数のｆｐｇａ構成モードのサポート - Google Patents

専用のオンチッププロセッサを用いる複数のｆｐｇａ構成モードのサポート

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JP2003523077A JP2001558887A JP2001558887A JP2003523077A JP 2003523077 A JP2003523077 A JP 2003523077A JP 2001558887 A JP2001558887 A JP 2001558887A JP 2001558887 A JP2001558887 A JP 2001558887A JP 2003523077 A JP2003523077 A JP 2003523077A
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Abstract

(57)【要約】 ＦＰＧＡは、ＦＰＧＡに構成データを読出し、かつＦＰＧＡの構成メモリセルへのその構成データのロードを制御するオンチッププロセッサを有する。ＦＰＧＡの電力投入後、プロセッサは、ＦＰＧＡの予め定められた端子から構成モードコードを読出す。構成モードコードが第１の値を有するならば、プロセッサは第１の構成プログラムを実行して、構成データが第１の構成モードに従ってＦＰＧＡで受取られる。構成モードコードが第２の値を有するならば、プロセッサは第２の構成プログラムを実行して、構成データが第２の構成モードに従ってＦＰＧＡで受取られる。構成プログラムはメタルマスクＲＯＭにオンチップで記憶することができるので、それらはＦＰＧＡの残りの部分を再配置することなしに変更することができる。複数の構成プログラムを設けることにより、ＦＰＧＡは同じプロセッサハードウェアを用いて複数の構成モードをサポートすることができる。ある構成モードコードによって、プロセッサは構成プログラムをＦＰＧＡの外部ソースからＦＰＧＡにロードするローダプログラムを実行する。構成プログラムがロードされると、プロセッサは構成プログラムを実行し、それによりＦＰＧＡはカスタム構成モードをサポートすることが可能となる。

Description

【発明の詳細な説明】
【０００１】
【技術分野】
この発明は、メモリベースのプログラマブルロジックデバイスを構成すること
に関する。より特定的には、この発明は、メモリベースのフィールドプログラマ
ブルゲートアレイ（ＦＰＧＡ）を構成することに関する。
【０００２】
【背景情報】
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）は、エンドユーザが所望
のユーザ専用回路を実現するためにカスタマイズ可能である汎用のプログラマブ
ルデバイスである。基本的なデバイスアーキテクチャは、構成可能配線構造に埋
込まれかつ構成可能なＩ／Ｃブロック（ＩＯＢ）によって取囲まれるコンフィギ
ュラブルロジックブロック（ＣＬＢ）のアレイを含む。各ＩＯＢは、出力バッフ
ァ、入力バッファまたは双方向バッファとなるよう構成可能である。ＩＯＢは、
入力データを登録し、出力データを登録し、かつ／またはトライステート出力を
与えるよう構成可能である。ＣＬＢは、多くのロジック機能の１つを行なうよう
構成可能である。たとえば、ＣＬＢは、組合せ論理素子、順次論理素子、ルック
アップテーブル、および／または制御マルチプレクサの組合せを実現するよう構
成されてもよい。所望のユーザ専用の回路を実現するために、エンドユーザは、
複数の構成されたＣＬＢおよび複数の構成されたＩＯＢの回路構成を互いに接続
することにより結果としてできた回路が所望のユーザ専用の回路となるよう構成
可能配線構造を構成する。
【０００３】 メモリベースのＦＰＧＡと呼ばれるＦＰＧＡのあるタイプにおいては、ＦＰＧ
ＡのＩＯＢ、ＣＬＢおよびプログラム可能配線構造は、構成データを関連付けら
れた構成メモリセルにロードすることにより構成される。各ＩＯＢおよびＣＬＢ
は、関連付けられた構成メモリセルを有し、その内容が、ＩＯＢまたはＣＬＢが
どのように構成されるかを決定する。同様に、プログラム可能配線構造は、構成
メモリセルを含む。プログラム可能配線構造は、プログラム可能配線構造におい
てワイヤリングセグメントの接続を制御するプログラム可能点を含む。各プログ
ラム可能配線点は、関連付けられた構成メモリセルによって制御されるパストラ
ンジスタであり得る。パストランジスタの各側のワイヤセグメントは、トランジ
スタが関連付けられた構成メモリセルによってオンにされるかどうかに依存して
接続されたり接続されなかったりする。ＦＰＧＡに関するさらなる情報は、９５
１２４ カリフォルニア州、サン・ノゼ、ロジック・ドライブ、２１００（2100
Logic Drive, San Jose, California 95124）のザイリンクス・インコーポレイ
テッド（Xilinx, Inc.）から入手可能であって、ザイリンクス・インコーポレイ
テッドによる著作権１９９９年、「プログラマブルロジックデータブック１９９
９」（“The Programmable Logic Data Book 1999”）に見られる（このデータ
ブックの主題はここに引用により援用される）。
【０００４】 構成は、プログラム可能配線構造、ＩＯＢおよびＣＬＢを制御する構成メモリ
セルに構成データをロードするプロセスである。ザイリンクス・インコーポレイ
テッドから入手可能なＦＰＧＡは、一般的に２つ以上の構成モードをサポートす
る。「マスタシリアルモード」と呼ばれる第１の構成モードにおいて、構成デー
タは典型的には外部ＲＯＭなどの外部メモリに記憶される。ＦＰＧＡは、オンチ
ップの発振器を用いて、構成データの連続ビットが外部メモリのデータ端子に読
出されるようにするクロック信号を放出する。外部メモリのデータ端子は、構成
データの連続ビットが直列の態様で一度に１ビットずつＦＰＧＡに読出されるよ
うに、ＦＰＧＡの入力端子（入力端子となるよう構成されるＩＯＢ）に結合され
る。それぞれの構成データビットの各々が書込まれる構成メモリセルは、構成デ
ータビットの直列ストリームにおける構成データビットの場所によって決定され
る。あるモードでは、構成データは、フレームと呼ばれるデータのパケットに分
割される。各フレームが受けられると、それはフレームレジスタが一杯になるま
でフレームレジスタにシフトされる。フレームレジスタ中の構成データは次に、
構成メモリセルの１行に並列にロードされる。この場合には、構成メモリセルは
、２次元アレイとしてロードする目的で編成される。第１のフレームのロードに
続いて、構成データの後続フレームがＦＰＧＡにシフトされ、構成メモリセルの
別の行がロードされる。このようにして、構成データは、一度に１ビットずつ直
列の態様でＦＰＧＡにロードされるが、構成メモリセルの２次元アレイは並列に
一度に１フレームずつロードされる。
【０００５】 構成データをＦＰＧＡへ直列の態様でロードすることは、時間がかかり望まし
くないことがある。したがって、ザイリンクスのＦＰＧＡは典型的には、「マス
タパラレルモード」と呼ばれる第２の構成モードをサポートする。この第２のモ
ードでは、構成データは、並列の態様で一度に８ビットずつ外部メモリ（たとえ
ばＲＯＭ）からＦＰＧＡにロードされる。ＦＰＧＡは、２２ビットアドレスをＦ
ＰＧＡの２２個のアドレス端子（出力端子として用いられる２２個のＩＯＢ）に
出力する。ＦＰＧＡのこれらの２２個のアドレス端子は、外部ＲＯＭの対応の２
２個のアドレス端子に結合される。ＦＰＧＡがアドレスをインクリメントするこ
とにより、連続した８ビット構成データ値が外部ＲＯＭから８個のデータ入力端
子（入力端子として用いられる８個のＩＯＢ）でＦＰＧＡに読出される。構成デ
ータビットの複数のそのような８ビット値は、構成データのフレームを形成する
よう組立てられる。次に、このフレームの構成データビットは、構成メモリセル
の２次元アレイの行に並列に書込まれる。次に、構成ビットの第２のフレームが
ＦＰＧＡに読出され、構成メモリセルの２次元アレイの第２の行に並列の形で書
込まれる。このように、構成データビットは、一連の８ビット値としてＦＰＧＡ
にロードされ、構成メモリセルの２次元アレイには一度に１フレームずつロード
される。
【０００６】 後方互換性のために、一般的には、連続したＦＰＧＡファミリーの各々が、先
行のファミリーによってサポートされる（「レガシーな構成モード」と呼ばれる
）構成モードをサポートすることが望ましい。新しい構成モードが時々新しいＦ
ＰＧＡファミリーに追加されてもよい。したがって、ますます増えていく「レガ
シーな構成モード」をサポートするためにますます多くのハードウェアが一般的
には必要とされてきている。複数の構成モードをサポートするために必要とされ
るハードウェアの量を低減する解決が所望される。
【０００７】
【概要】
複数の構成モードをサポートするために専用のハードワイヤードロジックを用
いるのではなく、この目的のためにＦＰＧＡ上にプロセッサが設けられる。電力
投入後、プロセッサは、ＦＰＧＡの予め定められた端子上にある構成モードコー
ドを読出す。これらの端子から読出された構成モードコードは、構成データをＦ
ＰＧＡにロードするために用いられる構成モードを決定する。
【０００８】 構成モードコードが第１の値を有するならば、プロセッサは第１のプログラム
を実行する。第１のプログラムの実行により、プロセッサは、第１の構成モード
に従って構成データをＦＰＧＡ上におよび構成メモリセルにロードするようにＦ
ＰＧＡのＩＯＢおよび他のハードウェアを制御する。一方で、構成モードコード
が第２の値を有するならば、プロセッサは第２のプログラムを実行する。第２の
プログラムの実行により、プロセッサは、第２の構成モードに従って構成データ
をＦＰＧＡ上におよび構成メモリセルにロードするようにＦＰＧＡのＩＯＢおよ
び他のハードウェアを制御する。プロセッサによって実行される第１および第２
のプログラムは、オンチップのメタルマスク・リードオンリメモリ（ＲＯＭ）に
記憶され得るので、ＦＰＧＡの残りの部分を再配置することなしに、かつ多くの
コストを招くことなしに、プログラムを変更することができる。同じプロセッサ
上で実行可能な複数の構成プログラムを設けることにより、ＦＰＧＡは同じプロ
セッサのハードウェアを用いて複数の構成モードをサポートすることができる。
【０００９】 ある実施例では、新しくユーザが設けた構成モードがサポートされる。電力投
入後に読出された構成モードコードが特定の値を有するならば、プロセッサはロ
ーダプログラムを実行する。ローダプログラムの実行により、プロセッサは、ユ
ーザ供給構成プログラムがＦＰＧＡに読出され、かつプロセッサによって使用さ
れるプログラムメモリにロードされるように、ＦＰＧＡのＩＯＢを制御する。そ
のようなユーザ供給構成プログラムは、たとえば、一度に８ビットバイトずつＦ
ＰＧＡに読出されてもよい。ユーザ供給構成プログラムがＦＰＧＡに読出された
後、ローダプログラムは終了し、プロセッサは新しくロードされた構成プログラ
ムを実行する。新しくロードされた構成プログラムの実行により、構成データは
ユーザ定義の構成モードに従ってＦＰＧＡにロードされ構成メモリセルにロード
される。このようにして、ＦＰＧＡはユーザ定義の構成モードをサポートするよ
うプログラムされる。
【００１０】 他の構造および方法が以下の詳細な説明に記載される。この概要は、この発明
を定義することを意図するものでない。この発明は、特許請求の範囲によって定
義される。
【００１１】
【詳細な説明】
図１は、この発明の実施例に従うフィールドプログラマブルゲートアレイ（Ｆ
ＰＧＡ）集積回路１の簡素化されたトップダウンの図である。ＦＰＧＡ１は、Ｉ
／Ｏブロック（ＩＯＢ）２のリングと、４個のコーナブロック（ＣＢ）３〜６と
、コンフィギュラブルロジックブロック（ＣＬＢ）７の、内側２次元アレイと、
プログラム可能配線構造８とを含む。ＩＯＢ、ＣＬＢおよびプログラム可能配線
構造は、構成メモリセルを含み、その内容が、ＩＯＢ、ＣＬＢおよびプログラム
可能配線構造がどのように構成されるかを決定する。これらの構成メモリセルは
、概念上のおよびロードする目的のために、２次元のアレイに編成される。
【００１２】 各ＩＯＢは、ＩＯＢが、ＦＰＧＡ集積回路１に接続がなされる場所を提供する
という意味で端子を含む。この場所は、通常はＩＯＢのボンディングパッドであ
り、ボンディングパッドへの接続は、通常は、ボンディングパッドからＦＰＧＡ
集積回路１を含む集積回路パッケージへの電気的接続を形成するボンディングワ
イヤである。ＩＯＢ２、ＣＬＢ７およびプログラム可能配線構造８の構造および
動作を含む、一般的なＦＰＧＡ１の構造に関するさらなる情報については、９５
１２４ カリフォルニア州、サン・ノゼ、ロジック・ドライブ、２１００のザイ
リンクス・インコーポレイテッドから入手可能な、ザイリンクス・インコーポレ
イテッドによる著作権１９９９年の「プログラマブルロジックデータブック１９
９９」、「ＸＣ４０００ＥおよびＸＣ４０００Ｘシリーズフィールドプログラマ
ブルゲートアレイ」（"XC4000E and XC4000X Series Field Programmable Gate
Arrays"）第６−５から６−６８頁、を参照されたい（これらのデータブックの
頁の主題はここに引用により援用される）。
【００１３】 図１の下部の拡大部に示されるように、コーナブロック５は、プロセッサ９と
、オンチップ発振器１０と、いくらかの不揮発性メモリ１１（たとえばＲＯＭま
たはＦＬＡＳＨメモリ）と、いくらかのランダムアクセスメモリ（ＲＡＭ）１２
と、デコーディング回路１３と、構成中に選択されたＩＯＢ端子とインターフェ
イスするためのインターフェイスロジック１４と、残りのＩＯＢ２、ＣＬＢ７お
よびプログラム可能配線構造８の構成メモリセルとの書込および読出のためのイ
ンターフェイスロジック１５とを含む。
【００１４】 図２は、この発明の実施例に従う方法のフローチャートである。電力投入後、
不揮発性メモリ１１に記憶されたプログラムがＲＡＭ１２にロードされる。プロ
セッサ９がＲＡＭ１２の予め定められた場所から第１の命令をフェッチしそこに
記憶されたプログラムの実行を開始するように、プロセッサ９はオンチップ発振
器１０からのクロック信号によってクロック動作する。このプログラムの実行に
より、プロセッサ９はロジック１４を用いてＩＯＢ１６〜１８の端子に３ビット
の「構成モードコード」を読出す（ステップ２００）。これらの端子は、それぞ
れＭ０、Ｍ１およびＭ２と指定される。構成モードコードは、ＦＰＧＡ１の外部
の手段によってユーザにより端子Ｍ０、Ｍ１およびＭ２上に置かれる。
【００１５】 構成モードコードが第１の値であるならば、プロセッサ９はＲＡＭ１２中の第
１の構成モードプログラムを実行し始める（ステップ２０１）。この構成モード
プログラムは、第１の構成モードをサポートするために適切に構成されるよう複
数のＩＯＢを制御する。これらの特定のＩＯＢは、以下に記載するようにインタ
ーフェイスロジック１４を用いてプロセッサ９によってこの態様で構成される。
【００１６】 ある例では、＜Ｍ２：Ｍ１：Ｍ０＞のための第１の構成モードコードは＜０：
０：０＞であり、第１の構成モードは、ザイリンクスの「プログラマブルロジッ
クデータブック１９９９」の第６−６１頁に述べられる「マスタシリアルモード
」である。したがって、ＩＯＢ１９は、入力直列データのための入力端子ＤＩＮ
として用いられ、ＩＯＢ２０は、ＦＰＧＡ１からクロック信号ＣＣＬＫを出力す
るための出力端子として使用される。クロック信号ＣＣＬＫは、オンチップ発振
器１０から生成され、ＩＯＢ２０の端子ＣＣＬＫを介して直列外部ＰＲＯＭ（図
示せず）のクロック入力端子に供給される。ＦＰＧＡによって出力されたＣＣＬ
Ｋ信号の連続したクロックパルスの各々により、別の構成データビットが外部Ｐ
ＲＯＭのデータ出力端子から読出される。このデータ出力端子は、連続した構成
データビットが直列の態様で端子ＤＩＮ上で受けられるようにＦＰＧＡの外部の
接続によりＩＯＢ１９のＤＩＮ端子に結合される。プロセッサ９は、構成データ
のこの入力直列ビットストリームを端子ＤＩＮから読出し、インターフェイスロ
ジック１５を用いて構成データを構成メモリセルに書込む。
【００１７】 代替的に、構成データビットは並列に８個のピンに与えられ、フレームの８連
続ビットに並列にロードされる。別の代替として、構成データビットは１個のピ
ンに直列に与えられるが、フレームレジスタにロードするために８ビットの並列
シーケンスに内部で変換される。
【００１８】 いずれの場合にも、第１のプログラムにより、プロセッサ９は、入力ビットス
トリームのさまざまな構成データビットを構成ビットのフレームに組立てる。次
に、第１のプログラムにより、フレームのビットは、ＦＰＧＡ１の構成メモリセ
ルの第１の行に並列に書込まれる。次に、プロセッサ９は、端子ＤＩＮから次の
構成データビットを読出し、これらの構成データビットを別のフレームに組立て
、そしてこの次のフレームをＦＰＧＡ１の構成メモリセルの第２の行に書込む。
このように、構成データビットは、ソフトウェアの制御下で入力端子ＤＩＮから
直列の態様でＦＰＧＡ１にロードされ、第１の構成モードに従って一度に１フレ
ームずつ並列にＦＰＧＡの構成メモリセルに書込まれる。
【００１９】 一方で、構成モードコードが第２の値であるならば、プロセッサ９は、ＲＡＭ
１２中の第２の構成モードプログラムを実行し始める（ステップ２０２）。この
構成モードプログラムは、第２の構成モードをサポートするよう複数のＩＯＢを
制御する。ある例では、＜Ｍ２：Ｍ１：Ｍ０＞のための第２の構成モードコード
は＜１：０：０＞であり、第２の構成モードは、「プログラマブルロジックデー
タブック１９９９」の第６−６２頁に述べられる「マスタパラレルアップモード
」である。８個のＩＯＢ（ＩＯＢ１９および７個の他のＩＯＢ）が、構成データ
の８ビットバイトを受けるためのデータ入力端子ＤＩ０〜ＤＩ７として用いられ
る。ＩＯＢ２１は、ＦＰＧＡからクロック信号ＲＣＬＫを出力するための出力端
子ＲＣＬＫとして使用される。２２個の他のＩＯＢ（図示せず）が、２２ビット
アドレスＡ０〜Ａ２１を出力するために使用される。
【００２０】 第２のプログラムの実行により、プロセッサ９は２２個のアドレス出力端子Ａ
０〜Ａ２１から２２ビットアドレスを出力する。このアドレスは、ＦＰＧＡのＲ
ＣＬＫ端子から供給されるクロック信号ＲＣＬＫの立上がりエッジにおいて有効
である。２２ビットアドレスおよびクロック信号ＲＣＬＫは、アドレスに供給さ
れ、構成データの第１の８ビットバイトが外部ＰＲＯＭの８個のデータ出力端子
に出力されるように外部ＰＲＯＭ（図示せず）の端子を可能化する。これらの８
個のデータ出力端子は、ＦＰＧＡ１の８個のデータ入力端子ＤＩ０〜ＤＩ７に結
合される。プロセッサ９は、インターフェイスロジック１４を用いて、データ入
力端子ＤＩ０〜ＤＩ７から構成データのこのバイトを読出す。次に、プロセッサ
９は２２ビットアドレスをインクリメントして、外部ＰＲＯＭ中の構成データの
次のバイトをアドレスし、クロック信号ＲＣＬＫのパルスを取り、ＦＰＧＡ１の
データ入力端子ＤＩ０〜ＤＩ７から構成データの次のバイトを読出す。このよう
に、プロセッサ９は、２２ビットアドレスをインクリメントすることにより外部
ＰＲＯＭから構成データの連続８ビットバイトを読出す。プロセッサ９は、構成
データのこれらのバイトを組立てて構成データのフレームを形成し、そしてＦＰ
ＧＡ１の構成メモリセルの第１の行に並列にフレームのビットを書込む。次に、
プロセッサ９は、２２ビットアドレスをインクリメントし、構成データの次のバ
イトを受け、その構成データを第２のフレームに組立て、そしてこの第２のフレ
ームをＦＰＧＡ１の構成メモリセルの第２の行に書込む。このように、構成デー
タビットは、ソフトウェアの制御下で一度に１バイトずつＦＰＧＡ１にロードさ
れ、第２の構成モードに従って一度に１フレームずつ並列にＦＰＧＡの構成メモ
リセルに書込まれる。第１および第２の構成モードのこの例では、構成データは
同じ態様で構成メモリセルに書込まれる。この例では、構成データビットストリ
ームはプロセッサ命令を含まない。
【００２１】 構成メモリセルにロードされた後、構成プログラムが実行されることにより、
いわゆる「スタートアップ」シーケンスが生じ、ＦＰＧＡ動作は構成プロセスか
ら意図されたユーザ動作に遷移する。構成データをロードするために用いられた
いずれのＩＯＢも、ユーザ専用回路での使用が可能となり、すべての構成データ
がこれらのＩＯＢによりロードされてしまった構成プロセスの終わりに、その使
用のために構成され得る。そして、ＩＯＢ２２の端子ＤＯＮＥ上の信号は、ロー
からハイに遷移し、構成プロセスの完了およびスタートアップシーケンスを示す
。スタートアップシーケンスの一例のさらなる情報については、「プログラマブ
ルロジックデータブック１９９９」の第６−５１から６−５４頁を参照されたい
。
【００２２】 図３および図４は、プロセッサ９ならびにその関連付けられたインターフェイ
ス回路１４および１５のある可能な実現化例のさらなる詳細を示す簡素化された
回路図である。破線の長方形１００は、ある構成メモリセルを表わす。この場合
には、構成メモリセルは、プログラム可能配線構造８の構成メモリセルである。
交差結合されたラッチ１０１が、デジタルの１がパストランジスタ１０２のゲー
トに存在するようにロードされるならば、構成メモリセルは、ワイヤセグメント
１０３および１０４が接続されるように構成される。ラッチ１０１が、デジタル
の０がパストランジスタ１０２のゲートに存在するようにロードされるならば、
構成メモリセルは、ワイヤセグメント１０３および１０４が接続されないように
構成される。
【００２３】 １つのみのそのような構成メモリセル１００が図３に示されるが、各々上述の
構成メモリセルの２次元アレイを形成するＹ行×Ｘの構成メモリセルがある。構
成メモリセルのいくつかはＩＯＢのためのものであり、いくつかはＣＬＢのため
のものであり、いくつかはプログラム可能配線構造のためのものである。
【００２４】 構成メモリセルの各行は、関連付けられるＹアドレス線を有する。図３の線１
０５は、構成メモリセル１００の行と関連付けられるＹアドレス線である。各列
は、関連付けられるＸアドレス線を有する。図３の線１０６は、構成メモリセル
１００の列と関連付けられるＸアドレス線である。デジタルハイが構成メモリセ
ルのＸアドレス線上に存在し、かつデジタルハイが構成メモリセルのＹアドレス
線上に存在し、かつグローバルイネーブル線１０７がハイパルスでパルスされる
ならば、構成メモリセルのＡＮＤゲート１０８が、デジタルハイパルスを出力し
、アクセストランジスタ１０９を可能化する。フレームバッファ１１０がデジタ
ル値を構成メモリセルのデータ線１１１に出力するならば、このデジタル値は、
構成メモリセルにロードされ、ラッチにより記憶される。フレームバッファ１１
０が出力可能化されなければ、ラッチ１０１は、記憶された構成データを可能化
されたアクセストランジスタ１０９を介してデータライン１１１に出力する。次
に、このデータは、リードバックバッファ１１２を介してプロセッサ９によって
読出可能となる。
【００２５】 メモリセル１００は、単一のアクセストランジスタ１０９を備える５トランジ
スタメモリセルとして図３に示される。他の実施例では、メモリセル１００の等
価が６個のトランジスタを使用する、すなわちあるアクセストランジスタがビッ
ト線からラッチ１０１の一方の端子に接続し、別のアクセストランジスタが横ビ
ット線からラッチ１０１の相補の端子に接続する。そのような６トランジスタメ
モリセルは周知であるので、ここには説明されない。
【００２６】 プロセッサ９は、Ｙレジスタ１１３に値を書込むことにより構成メモリセルの
特定の行をアドレスする。この値は、Ｙアドレス線に出力される複数ビット値に
デコーダ１１４によりデコードされる。ある実施例では、プロセッサ９は、１行
のみが一度にアドレスされるように、Ｙレジスタに値を書込む。
【００２７】 プロセッサ９は、１つの特定の列、すべての列、または列の任意の組合せを、
適切な値をＸレジスタ１１５に書込むことによりアドレスすることができる。Ｘ
レジスタ１１５中の値が、デコーダ１１６によってデコードされ、Ｘアドレス線
に出力される複数ビット値を生成する。構成メモリセルのフレーム全体（１行）
が書込まれるべきならば、すべてのＸアドレス線がデジタル１で駆動されるよう
にデコードされる値がＸレジスタ１１５に書込まれる。したがって、１行のうち
のすべてのメモリセルがアドレスされる。（「フレームバッファ」は実際には、
１つが連続８列の各々と関連付けられる、複数の８ビットＤＩＮレジスタを含み
得る。同様に、「リードバックバッファ」は実際には、１つが連続８列の各々と
関連付けられる、複数の８ビットＤＯＵＴバッファを含み得る。） Ｙレジスタ１１３、Ｘレジスタ１１５、フレームバッファ１１０およびリード
バックバッファ１１２は、対応するアドレスから読出し対応するアドレスに書込
むことにより、プロセッサ９によりアクセスされる。ＤＯＲＤＢは、データ出力
（リードバック）バッファ読出ストローブバー（アクティブロー）である。ＤＩ
ＷＲＢは、データ入力（フレームバッファ）バッファ書込ストローブバー（アク
ティブロー）である。ＸＷＲＢは、Ｘレジスタ書込ストローブバー（アクティブ
ロー）である。ＹＷＲＢは、Ｙレジスタ書込ストローブバー（アクティブロー）
である。ＧＥは、すべての構成メモリセルに供給されるグローバルイネーブルス
トローブである。プロセッサ９は、メモリ読出ストローブバーＭＲＤＢ（アクテ
ィブロー）およびメモリ書込ストローブバーＭＷＲＢ（アクティブロー）を用い
てＲＡＭ１２にアクセスする。アドレスデコーダ１３は、アドレスバス線Ａ０〜
Ａ１５上のアドレス、プロセッサ９によって出力される書込ストローブＷＲＢ、
プロセッサ９によって出力される読出ストローブＲＤＢ、およびプロセッサ９に
よって出力されるプログラムメモリ読出ストローブＰＳＥＮＢを含むアドレス信
号および制御信号を用いてこれらのストローブ信号を生成する。アドレスラッチ
１１８が、アドレス／データ線ＡＤ０〜ＡＤ７から下位アドレスをラッチするた
めに設けられる。
【００２８】 図４Ａは、プロセッサ９が構成プロセス中にＩＯＢから読出し、かつ／または
ＩＯＢに書込む、インターフェイスロジック１４の簡素化された図である。プロ
セス９は、端子Ｍ０、Ｍ１およびＭ２から入力バッファ１１９および読出ストロ
ーブ信号ＭＰＲＤＢ（アクティブロー）により構成モードコードを読出す。プロ
セッサ９は、レジスタ１２０およびストローブ信号ＣＬＫＣＢ（アクティブロー
）により、端子ＣＣＬＫがクロック信号を出力するかまたはクロック信号を受け
るか、および内部発振器１０が可能化されるかを制御する。プロセッサ９は、出
力バッファ１２２〜１２４ならびにアドレス出力書込ストローブＡ０ＷＲＢ、Ａ
１ＷＲＢおよびＡ２ＷＲＢ（アクティブロー信号）により端子Ａ０〜Ａ２１に２
２ビットアドレスを出力する。プロセッサ９は、入力バッファ１２１およびデー
タ読出バッファストローブＤＲＤＢ（アクティブロー）によりデータ入力端子Ｄ
０〜Ｄ７を読出す。
【００２９】 インターフェイスロジック１４は、専用のハードウェア（小さく高速であるが
それほど柔軟でない）を用いるか、またはプログラマブルハードウェア（柔軟で
あるが遅くなる）を用いて実現することができる。専用ハードウェアの実施例で
は、図４Ａおよび図４Ｂに示すような回路が、ＦＰＧＡに専用ハードウェアとし
て設けられる。
【００３０】 プログラム可能な実施例では、図４ａおよび図４ｂの回路は、例示されるパッ
ドのそれぞれのＩＯＢにメモリセルをロードして、ＦＰＧＡの残りの部分の構成
を管理するためにそれらのＩＯＢを構成することにより実現される。モードが、
図４Ｂのシフトレジスタ４４などのより複雑な特徴を使用するならば、配線およ
びＣＬＢもプログラムする必要があるかもしれない。
【００３１】 （固定ハードウェアまたはＦＰＧＡに構成される構造のいずれかを用いる）直
列入力直列出力インターフェイスについては、図４Ｂに示すように、回路４１は
、データ入力ピンＤＩＮから直列ビットストリームを受け、直列出力信号をライ
ンＤ０に与える。直列入力並列出力インターフェイスについては、第２の回路４
２が、直列ビットストリームを受け、直列ビットストリームはシフトレジスタ４
４を通過し、８個の並列出力信号としてラインＤ０からＤ７に周期的に出力され
る。バイト幅転送インターフェイスについては、第３の回路４３が、ラインＤＩ
Ｎ０からＤＩＮ７の８個の並列入力信号を受け、ラインＤ０からＤ７に８個の並
列出力信号を与える。
【００３２】 図４Ａの回路は、外部装置がＦＰＧＡ内に記憶されたデータをリードバックす
ることを可能にする。図４Ａに示す第２の実施例では、端子Ｍ０〜Ｍ２、ＣＣＬ
Ｋ、Ｄ０〜Ｄ７およびＡ０〜Ａ２１のＩＯＢが適切に初期化される。第２の実施
例では、この初期化は、構成動作中にそのそれぞれの構成メモリセルデータをＦ
ＰＧＡ内の一時記憶装置にロードすることによりソフトウェアの制御下で行なわ
れ、すべての構成データがこれらのＩＯＢによりロードされてしまうと、ＩＯＢ
は、一時記憶装置からＩＯＢ構成メモリセルにデータをロードすることにより、
ＦＰＧＡの動作中に使用されるように構成される。
【００３３】 入力レジスタおよび出力レジスタならびにバッファ１１９〜１２４と、これら
のレジスタおよびバッファからプロセッサ９のデータバスおよびデコーダ１３へ
の接続とは、構成プログラムの開始時にプログラム可能配線構造のある構成メモ
リセルをプログラムすることにより実現される。図３のＸレジスタ１１５、Ｙレ
ジスタ１１３、デコーダ１１４および１１６、フレームバッファ（フレームレジ
スタ）１１０ならびにリードバックバッファ１１２は、専用のハードワイヤード
ロジックを用いて実現されるのに対し、図４Ａのレジスタおよびバッファ１１９
〜１２４は、この実施例においては、適切に構成されたＣＬＢの構成可能回路を
用いて実現される。ＩＯＢ接続のために必要とされる構成ビットを上書きするこ
とを回避するために、プロセッサ９へのＩＯＢ接続のために使用されるすべての
構成ビットは最終フレームにおいて構成されなければならないか、または、ＩＯ
Ｂ接続のための構成ビットは、すべての構成データがこれらのＩＯＢを介してロ
ードされてしまうまで内部ＦＰＧＡメモリに記憶されなければならない。
【００３４】 図５は、別の実施例に従う方法のフローチャートである。電力投入後、プロセ
ッサ９は、端子Ｍ０、Ｍ１およびＭ２から構成モードコードを読出す（ステップ
３００）。構成モードコードが特定の値を有するならば、プロセッサ９はＲＡＭ
１２中のローダプログラムを実行する（ステップ３０１）。このローダプログラ
ムの実行により、プロセッサ９は、構成プログラムがＦＰＧＡ１に読出されＲＡ
Ｍ１２にロードされるようにＩＯＢを構成する。構成プログラムは、いくとおり
の態様でＦＰＧＡにロードされてもよい。ある態様は、上述の「マスタパラレル
モード」においてなされるように、一度に１バイトずつ外部ＰＲＯＭから構成プ
ログラムを読出すことである。
【００３５】 ローダプログラムが構成プログラムをＲＡＭ１２にロードした後、プロセッサ
９は、新しくロードされた構成プログラムを実行する（ステップ３０２）。この
構成プログラムの実行により、プロセッサ９は、ＦＰＧＡに構成データを読出し
、その構成データをＦＰＧＡの構成メモリセルにロードして、所望のユーザ専用
回路として使用されるＦＰＧＡを構成する。したがって、ユーザは、カスタマイ
ズされた構成プログラムをＦＰＧＡにロードし、そしてプロセッサ９にそのカス
タマイズされた構成プログラムを実行させることにより、カスタマイズされた構
成モードを設けることができる。
【００３６】 この発明は、教示の目的のためにある種の特定の実施例と関連付けて記載され
るが、この発明はこれに限られるものでない。プロセッサをＩＯＢおよび構成メ
モリセルにインターフェイスするインターフェイスロジック１４および１５のア
ーキテクチャはある可能な実現化例にすぎない。プロセッサを他のＩＯＢ、ＣＬ
Ｂおよびプログラム可能配線構造のアーキテクチャにインターフェイスするため
に、標準のプロセッサ設計技術を用いて他のタイプのインターフェイスロジック
を提供することができる。ある実施例では、そのようなインターフェイス回路は
、「構成ビットストリームにプログラミング命令を有するフィールドプログラマ
ブルゲートアレイ」（“A Field Programmable Gate Array Having Programming
Instructions in the Configuration Bitstream”）と題する米国特許番号５，
８９２，９６１号にトリムバーガー（Trimberger）によって述べられるものなど
の行ポインタを含む。この行ポインタは、構成メモリセルの行を指す。行ポイン
タはプロセッサ９の制御下でインクリメント可能である。そのような行ポインタ
は、ある実施例では、シフトレジスタの１ビットが構成メモリセルの１行を特定
するためにデジタルの１を含むシフトレジスタとして実現される。行ポインタは
、シフトレジスタを１ビットシフトすることによりインクリメントされる。
【００３７】 構成データをプログラマブルロジックデバイス回路に読出すオンチッププロセ
ッサが、ＳＲＡＭベースのＦＰＧＡアーキテクチャと関連付けて記載されるが、
オンチッププロセッサは、ＦＬＡＳＨベースのＰＬＤおよびＦＰＧＡを含む他の
メモリベースのプログラマブルロジックデバイスにおいて使用可能である。
【００３８】 プロセッサは、上述のような構成プロセスに専用のものとされてもよく、また
は代替的に、プロセッサは、ＦＰＧＡに構成されるユーザ専用回路において使用
可能である。命令が入力構成データビットストリームに含まれてもよい。これら
の命令は、プロセッサ９のための命令であってもよく、代替的に、実際のプロセ
ッサ命令自体ではないが一連のプロセッサ命令としてプロセッサ９によって行な
われる高次の機能を示す高次の命令であってもよい。したがって、特許請求の範
囲に述べられるこの発明の範囲から逸脱することなしに、さまざまな変形、改造
および記載された実施例のさまざまな特徴の組合せを実施することができる。
【図面の簡単な説明】
【図１】 この発明の実施例に従うフィールドプログラマブルゲートアレイ
（ＦＰＧＡ）の簡素化されたトップダウンの図である。
【図２】 この発明の実施例に従う方法の流れ図である。
【図３】 図１のプロセッサおよびインターフェイス回路の可能な実現化例
の簡素化された回路図である。
【図４Ａ】 図１のプロセッサおよびインターフェイス回路の可能な実現化
例の簡素化された回路図である。
【図４Ｂ】 図１のプロセッサおよびインターフェイス回路の可能な実現化
例の簡素化された回路図である。
【図５】 プロセッサが外部ソースからＦＰＧＡに構成プログラムをロード
して構成プログラムを実行する、この発明の別の実施例に従う方法の流れ図であ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トリムバーガー，スティーブン・エム アメリカ合衆国、95120 カリフォルニア 州、サン・ノゼ、シャトー・ドライブ、 1261 Ｆターム(参考） 5F038 DF17 EZ20 5F064 AA08 FF04 FF16 FF36 FF52 5J042 BA09 BA11 CA20 DA01 【要約の続き】 と、プロセッサは構成プログラムを実行し、それにより ＦＰＧＡはカスタム構成モードをサポートすることが可 能となる。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 プログラム可能集積回路のプログラマブルロジック構造を構
    成する方法であって、前記プログラム可能集積回路は、プログラマブルロジック
    構造と、複数個の端子と、プロセッサと、複数個の構成プログラムとを含み、前
    記方法は、 （ａ） プロセッサが複数個の端子から複数個の構成モードコードの１つを読
    出し、構成モードコードが複数個の構成プログラムの１つを示すステップと、 （ｂ） プロセッサ上で、プロセッサによって読出された構成モードコードに
    よって決定される複数個の構成プログラムの前記１つを実行し、複数個の構成プ
    ログラムの前記１つの実行により、構成データがプログラム可能集積回路に読出
    されかつプログラマブルロジック構造を構成するステップとを含む、方法。
  2. 【請求項２】 複数個の構成プログラムの前記１つおよびプロセッサは合わ
    せて、第１のフォーマットの構成データがプログラム可能集積回路に読出される
    ようにするための手段であり、複数個の構成プログラムの別のものおよびプロセ
    ッサは合わせて、第２のフォーマットの構成データがプログラム可能集積回路に
    読出されるようにするための手段である、請求項１に記載の方法。
  3. 【請求項３】 複数個の構成プログラムの前記１つおよびプロセッサは合わ
    せて、構成データがプログラム可能集積回路の単一の端子を介して直列の態様で
    プログラム可能集積回路に読出されるようにするための手段であり、複数個の構
    成プログラムの別のものおよびプロセッサは合わせて、構成データがプログラム
    可能集積回路の複数個の端子を介して並列の態様でプログラム可能集積回路に読
    出されるようにするための手段である、請求項１に記載の方法。
  4. 【請求項４】 複数個の構成プログラムの前記１つおよびプロセッサは合わ
    せて、構成データがプログラム可能集積回路の単一の端子を介して直列の態様で
    プログラム可能集積回路に読出され、かつ構成メモリセルに与えるための直列デ
    ータストリームに変換されるようにするための手段である、請求項１に記載の方
    法。
  5. 【請求項５】 複数個の構成プログラムの前記１つおよびプロセッサは合せ
    て、構成データがシフトレジスタの直列入力端子に与えられかつシフトレジスタ
    の並列出力端子に読出されるようにする、請求項４に記載の方法。
  6. 【請求項６】 複数個の構成プログラムの前記１つの実行中に、プロセッサ
    は、プログラム可能集積回路の端子が入力端子としてまたは出力端子として構成
    されるかを制御する、請求項１に記載の方法。
  7. 【請求項７】 プロセッサによる構成モードコードの前記読出は、プログラ
    ム可能集積回路の電力投入後自動的に起こる、請求項１に記載の方法。
  8. 【請求項８】 プログラム可能集積回路を構成する方法であって、前記プロ
    グラム可能集積回路は、プログラマブルロジック構造と、プロセッサと、第１の
    プログラムおよび第２のプログラムを含むメモリとを含み、前記方法は、 構成モードコードをプログラム可能集積回路で受けるステップと、 構成モードコードが第１の値を有するならば、第１のプログラムをプロセッサ
    上で実行して第１のフォーマットの第１の構成データをプログラム可能集積回路
    に読出すステップと、 構成モードコードが第１の値を有するならば、第１の構成データを用いてプロ
    グラマブルロジック構造を構成するステップと、 構成モードコードが第２の値を有するならば、第２のプログラムをプロセッサ
    上で実行して第２のフォーマットの第２の構成データをプログラム可能集積回路
    に読出すステップと、 構成モードコードが第２の値を有するならば、第２の構成データを用いてプロ
    グラマブルロジック構造を構成するステップとを含む、方法。
  9. 【請求項９】 プログラマブルロジック構造と、 少なくとも１つのコード端子と、 第１の構成プログラムおよび第２の構成プログラムを記憶するメモリと、 プロセッサとを含み、前記プロセッサは、少なくとも１つのコード端子を読出
    し、前記コード端子上の構成モードコードに基づいて、第１の構成プログラムを
    実行すべきかまたは第２の構成プログラムを実行すべきかを判断し、第１の構成
    プログラムの実行により、第１の構成データがプログラム可能集積回路に読出さ
    れプログラマブルロジック構造を構成し得、第２の構成プログラムの実行により
    、第２の構成データがプログラム可能集積回路に読出されプログラマブルロジッ
    ク構造を構成し得る、プログラム可能集積回路。
  10. 【請求項１０】 第１の構成プログラムを用いてプログラム可能集積回路に
    読出される構成データは、プログラム可能集積回路の単一の端子を介して直列の
    態様でプログラム可能集積回路で受取られ得、第２の構成プログラムを用いてプ
    ログラム可能集積回路に読出される構成データは、プログラム可能集積回路の複
    数個の端子を介して並列の態様でプログラム可能集積回路で受取られ得る、請求
    項９に記載のプログラム可能集積回路。
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