JPH11204641A

JPH11204641A - 半導体集積回路装置の製造方法

Info

Publication number: JPH11204641A
Application number: JP10006619A
Authority: JP
Inventors: Jun Takahashi; 順高橋; Koji Hashimoto; 孝司橋本; Takanobu Ihara; 隆伸伊原; Shuji Ikeda; 修二池田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-01-16
Filing date: 1998-01-16
Publication date: 1999-07-30

Abstract

(57)【要約】【課題】接続孔の底部にダメージを生じることなく接
続孔を穿孔する。【解決手段】ゲート電極３ｇを被覆するシリコン酸化
膜からなるキャップ絶縁膜４およびサイドウォール５を
覆うようにシリコン窒化膜からなる絶縁膜６を被覆す
る。続いて、その上に層間絶縁膜７ａを堆積した後、そ
の上にフォトレジストパターン８ａを形成する。その
後、そのフォトレジストパターン８ａをマスクとし、か
つ、下層の絶縁膜６をエッチングストッパとして、フッ
酸を用いたウエットエッチング処理によって層間絶縁膜
７ａに孔を穿孔する。その後、その孔から露出する絶縁
膜６を熱リン酸を用いたウエットエッチング処理によっ
て除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、異層配線間または配線−半
導体基板間を接続するための接続孔を穿孔する技術に適
用して有効な技術に関するものである。

【０００２】

【従来の技術】本発明者が検討した接続孔の穿孔技術
は、例えば互いに隣接するゲート電極間に半導体基板の
一部が露出するような接続孔を穿孔する技術であり、例
えば次のような２つの技術である。

【０００３】第１の技術は、次の通りである。まず、互
いに隣接するゲート電極の上面および側面に、それぞれ
シリコン酸化膜等からなるキャップ絶縁膜およびサイド
ウォールを形成した後、それらを被覆するようにシリコ
ン酸化膜からなる層間絶縁膜を形成する。続いて、その
層間絶縁膜膜上に接続孔形成用のフォトレジストパター
ンを形成した後、それをマスクとして、ドライエッチン
グ処理を施すことにより、互いに隣接するゲート電極間
の半導体基板部分が露出するような接続孔を穿孔する。

【０００４】また、第２の技術は、高選択エッチング処
理を導入することで接続孔を自己整合的に形成する、い
わゆるセルフアラインコンタク（Self-Aligned Contact
hole ：以下、ＳＡＣという）技術であり、次の通りで
ある。

【０００５】まず、互いに隣接するゲート電極の上面お
よび側面に、それぞれシリコン窒化膜等からなるキャッ
プ絶縁膜およびサイドウォールを形成した後、それらを
被覆するようにシリコン酸化膜からなる層間絶縁膜を形
成する。続いて、その層間絶縁膜膜上に接続孔形成用の
フォトレジストパターンを形成した後、それをマスクと
して、ドライエッチング処理を施す。この際、シリコン
酸化膜のエッチング速度の方が、シリコン窒化膜のエッ
チング速度よりも速くなるようにシリコン酸化膜とシリ
コン窒化膜とのエッチング選択比を大きくした状態でド
ライエッチング処理を施す。これにより、その層間絶縁
膜に、互いに隣接するゲート電極間の半導体基板部分が
露出するような接続孔を自己整合的に穿孔する。この場
合、微細な接続孔を位置合わせ良く形成できる。また、
半導体集積回路装置の製造工程の簡略化も可能である。

【０００６】なお、ＳＡＣ技術については、例えば株式
会社培風館、１９９７年６月１０日発行、「アドバン
ストエレクトロニクスＩ−17 ＵＬＳＩプロセス技
術」Ｐ４５〜Ｐ４９に記載がある。

【０００７】

【発明が解決しようとする課題】ところが、上記本発明
者が検討した接続孔の穿孔技術においては、以下の課題
があることを本発明者は見出した。

【０００８】すなわち、ＳＡＣ技術を使用しない場合も
ＳＡＣ技術を使用する場合も接続孔をドライエッチング
によって穿孔する場合、接続孔底部から露出する半導体
基板部分がダメージを受ける結果、接続抵抗の増大等の
ような特性劣化が生じる問題がある。これは、配線が露
出するような接続孔を穿孔する場合も生じる問題であ
る。

【０００９】そこで、当該接続孔をドライエッチング処
理によって形成した場合は、通常、接続孔から露出する
半導体基板部分に形成されたダメージ層をフロン（Ｃ
Ｆ）系のガス等を用いて除去するようにしているが、そ
の場合、半導体集積回路装置の製造工程数が増え、製造
コストが増加する問題がある。

【００１０】また、ＳＡＣ技術を使用しないで接続孔を
ドライエッチング処理によって穿孔する場合、その接続
孔を穿孔する際に、接続孔の周囲の絶縁膜（キャップ絶
縁膜やサイドウォール）も必要以上に削られてしまい、
その絶縁膜の耐圧が劣化する問題やその絶縁膜下層の配
線の一部が接続孔から露出され、その配線（ゲート電極
等）と接続孔内に形成される導体膜とが短絡してしまう
問題がある。

【００１１】さらに、ＳＡＣ技術を使用する場合は、技
術的に高度で、コストのかかる高選択エッチング処理設
備を半導体集積回路装置の製造ラインに新たに導入する
必要が生じるため、半導体集積回路装置の製造コストが
増加する問題がある。

【００１２】本発明の目的は、接続孔の底部にダメージ
を生じさせることなく、接続孔を穿孔することのできる
技術を提供することにある。

【００１３】また、本発明の目的は、接続孔を形成した
後のダメージ層除去工程を省略することのできる技術を
提供することにある。

【００１４】また、本発明の目的は、接続孔周辺の絶縁
膜において耐圧不良を生じさせることなく、接続孔を穿
孔することのできる技術を提供することにある。

【００１５】また、本発明の目的は、半導体集積回路装
置の製造工程数を低減することのできる技術を提供する
ことにある。

【００１６】また、本発明の目的は、半導体集積回路装
置の製造コストを低減することのできる技術を提供する
ことにある。

【００１７】また、本発明の目的は、高選択エッチング
設備を導入することなく、接続孔を穿孔することのでき
る技術を提供することにある。

【００１８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００２０】本発明の半導体集積回路装置の製造方法
は、半導体基板に所定の半導体集積回路素子を設けてい
る半導体集積回路装置の製造方法であって、（ａ）前記
半導体基板上に導体パターンを形成する工程と、（ｂ）
前記導体パターンの表面を被覆し、かつ、前記導体パタ
ーンの下層の接続部が露出するように第１絶縁膜を形成
する工程と、（ｃ）前記第１絶縁膜および前記接続部の
表面を被覆し、かつ、ウエットエッチングによる除去処
理に際して、前記第１絶縁膜に対するエッチング選択比
を大きくとれる材料からなる第２絶縁膜を形成する工程
と、（ｄ）前記第２絶縁膜上に前記接続部が露出するよ
うなマスク膜を形成する工程と、（ｅ）前記マスク膜を
エッチングマスクとして、前記第１絶縁膜と第２絶縁膜
とのエッチング選択比が大きくなるようなウエットエッ
チング処理を施すことにより、前記マスク膜から露出す
る第２絶縁膜を除去し、前記接続部が露出する接続孔を
穿孔する工程とを有するものである。

【００２１】また、本発明の半導体集積回路装置の製造
方法は、半導体基板にＭＩＳトランジスタを設けている
半導体集積回路装置の製造方法であって、（ａ）前記半
導体基板上にゲート絶縁膜を形成する工程と、（ｂ）前
記ゲート絶縁膜上に導体膜および絶縁膜を順に堆積した
後、その導体膜および絶縁膜をパターニングすることに
よりゲート電極を形成するとともに、そのゲート電極上
にキャップ絶縁膜を形成する工程と、（ｃ）前記ゲート
電極およびキャップ絶縁膜の側面を被覆し、かつ、前記
半導体基板の接続部は露出するような側壁絶縁膜を形成
する工程と、（ｄ）前記キャップ絶縁膜、側壁絶縁膜お
よび半導体基板の表面を被覆し、かつ、前記キャップ絶
縁膜、側壁絶縁膜に対してエッチング選択比を大きくと
れる材料からなるエッチングストッパ膜を形成する工程
と、（ｅ）前記ゲート電極および側壁絶縁膜をマスクと
して、所定導電形の不純物を前記接続部上のエッチング
ストッパ膜部分を透過させてその接続部にイオン打ち込
みする工程と、（ｆ）前記イオン打ち込み工程後、前記
エッチングストッパ膜上に、そのエッチングストッパ膜
に対してエッチング選択比を大きくとれる材料からなる
層間絶縁膜を形成する工程と、（ｇ）前記層間絶縁膜上
に前記接続部が露出するようなマスク膜を形成する工程
と、（ｈ）前記マスク膜をエッチングマスクとし、か
つ、前記エッチングストッパ膜をエッチングストッパと
して、前記層間絶縁膜にエッチングストッパ膜が露出す
るような孔を穿孔する工程と、（ｉ）前記マスク膜を除
去した後、残された層間絶縁膜をマスク膜として、前記
キャップ絶縁膜および側壁絶縁膜とエッチングストッパ
膜とのエッチング選択比が大きくなるようなウエットエ
ッチング処理を施すことにより、前記孔から露出するエ
ッチングストッパ膜を除去し、前記接続部が露出する接
続孔を穿孔する工程とを有するものである。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００２３】（実施の形態１）図１は本発明の一実施の
形態である半導体集積回路装置の要部の回路図、図２〜
図８は図１の半導体集積回路装置の製造工程中における
要部断面図、図９は各エッチング処理時における絶縁膜
のエッチングレートを説明するための説明図、図１０は
ドライエッチング処理を用いた場合と本発明を用いた場
合とにおけるダメージ除去処理時間とコンタクト導通抵
抗との関係を示すグラフ図である。

【００２４】本実施の形態１においては、特に限定され
るわけではないが、本発明を、例えばＳＲＡＭ（Static
Random Access Memory ）の製造方法に適用した場合を
例として説明する。

【００２５】このＳＲＡＭのメモリセルの回路図を図１
に示す。ＳＲＡＭのメモリセルＭＣは、一対の相補性の
データ線ＤＬ1 、ＤＬ2 と、ワード線ＷＬとの交差部に
配置されている。なお、一対の相補性のデータ線ＤＬ1,
ＤＬ2 には互いに反転した信号が流れるようになってい
る。

【００２６】メモリセルＭＣを構成する一対の駆動用Ｍ
ＯＳ・ＦＥＴＱｄ1,Ｑｄ2 および転送用ＭＯＳ・ＦＥＴ
Ｑｔ1,Ｑｔ2 は、例えばｎチャネル形で構成されてい
る。また、メモリセルＭＣを構成する一対の負荷用ＭＯ
Ｓ・ＦＥＴＱｐ1,Ｑｐ2 は、例えばｐチャネル形で構成
されている。すなわち、このメモリセルＭＣは、例えば
４個のｎチャネル形ＭＯＳ・ＦＥＴと２個のｐチャネル
形ＭＯＳ・ＦＥＴとを使った完全ＣＭＯＳ（Compliment
ary MOS ）形で構成されている。

【００２７】このメモリセルＭＣを構成する上記６個の
ＭＯＳ・ＦＥＴのうち、一対の駆動用ＭＯＳ・ＦＥＴＱ
ｄ1,Ｑｄ2 と、一対の負荷用ＭＯＳ・ＦＥＴＱｐ1,Ｑｐ
2 とは、１ビットの情報を記憶する情報蓄積部としての
２つのフリップフロップ回路を構成している。

【００２８】その各々のフリップフロップ回路の一方の
入出力端子は、転送用ＭＯＳ・ＦＥＴＱｔ1 のソース領
域に接続され、他方の入出力端子は、転送用ＭＯＳ・Ｆ
ＥＴＱｔ2 のソース領域に接続されている。そして、転
送用ＭＯＳ・ＦＥＴＱｔ1 のドレイン領域はデータ線Ｄ
Ｌ1 に接続され、転送用ＭＯＳ・ＦＥＴＱｔ2 のドレイ
ン領域はデータ線ＤＬ2 に接続されている。すなわち、
２つのフリップフロップ回路は転送用ＭＯＳ・ＦＥＴＱ
ｔ1,Ｑｔ2 を介してデータ線ＤＬ1,ＤＬ2 と回路的に接
続されている。

【００２９】また、２つのフリップフロップ回路の一端
（負荷用ＭＯＳ・ＦＥＴＱｐ1,Ｑｐ2 のソース領域）は
電源電圧（Ｖcc) に接続され、他端（駆動用ＭＯＳ・Ｆ
ＥＴＱｄ1,Ｑｄ2 のソース領域）は基準電圧（Ｖss) に
接続されている。電源電圧（Ｖcc) は、例えば３Ｖ程度
であり、基準電圧（Ｖss) は、例えば０Ｖ程度である。

【００３０】次に、本実施の形態１のＳＲＡＭの製造方
法を図２〜図１０によって説明する。なお、本実施の形
態１においては、上記した転送用ＭＯＳ・ＦＥＴＱｔ1
部分を抜き出してＳＲＡＭの製造方法の一例を説明す
る。

【００３１】図２はそのＳＲＡＭの製造工程中における
要部断面図を示している。半導体基板１は、例えばｎ^-
形シリコン単結晶からなり、その上部にはｐウエル２が
形成されている。このｐウエル２は、例えばｐ形不純物
（ホウ素等）が半導体基板１の上部にイオン注入されて
形成されている。なお、半導体基板１上の分離領域には
分離用のフィールド絶縁膜が選択的に形成されている。
このフィールド絶縁膜は、例えばシリコン酸化膜からな
り、選択酸化法で形成されている。

【００３２】転送用ＭＯＳ・ＦＥＴＱｔ1,Ｑｔ2 は、転
送用ＭＯＳ・ＦＥＴＱｔ1,Ｑｔ2 のソースおよびドレイ
ンを形成する一対の半導体領域（接続部）３ｄと、ゲー
ト絶縁膜３ｉと、ゲート電極（導体パターン）３ｇとを
有している。

【００３３】この個々の半導体領域３ｄは、転送用ＭＯ
Ｓ・ＦＥＴＱｔ1,Ｑｔ2 のチャネルに接するように形成
された低不純物濃度のｎ^-形半導体領域３ｄ1 と、その
チャネルから離間する位置においてｎ^-形半導体領域３
ｄ1 の一部に重なるように形成された高不純物濃度のｎ
⁺形半導体領域３ｄ2 とで構成されている。

【００３４】すなわち、転送用ＭＯＳ・ＦＥＴＱｔ1,Ｑ
ｔ2 のソースおよびドレインを形成する半導体領域３ｄ
は、チャネル側に相対的に低不純物濃度の半導体領域を
有する、いわゆるＬＤＤ（Lightly Doped Drain ）構造
で構成されている。

【００３５】このｎ^-形半導体領域３ｄ1 は、例えばｎ
形不純物のリンまたはヒ素が導入されてなる。なお、こ
のｎ^-形半導体領域３ｄ1 は、ゲート電極３ｇをパター
ニングした後、そのゲート電極３ｇをマスクとして、半
導体基板１に不純物をイオン注入し、熱処理を施すこと
で形成されている。

【００３６】また、ｎ⁺形半導体領域３ｄ2 は、例えば
ｎ形不純物のリンまたはヒ素が導入されてなり、ゲート
電極３ｇ等の側面に後述のサイドウォールを形成した
後、そのゲート電極３ｇおよびサイドウォールをマスク
として半導体基板１に不純物をイオン注入し、熱処理を
施すことで形成されている。

【００３７】なお、図２の中央の半導体領域３ｄはその
左右の転送用ＭＯＳ・ＦＥＴＱｔ1,Ｑｔ2 に共通の半導
体領域となっている。また、図２の右側の半導体領域３
ｄは駆動用ＭＯＳ・ＦＥＴＱｄ2 （図１参照）との共通
の半導体領域となっている。

【００３８】ゲート絶縁膜３ｉは、例えばシリコン酸化
膜からなる。ただし、ゲート絶縁膜３ｉの材料はシリコ
ン酸化膜に限定されるものではなく種々変更可能であ
り、例えば酸窒化膜（ＳｉＯＮ）でも良い。これによ
り、ゲート絶縁膜３ｉの耐圧を向上させることができ、
その厚さをさらに薄くすることが可能となる。

【００３９】ゲート電極３ｇは、ゲート絶縁膜３ｉ上に
２つの導体膜３ｇ1,３ｇ2 が下層から順に積み重ねられ
てなる。下層の導体膜３ｇ1 は、例えばｎ形不純物が導
入された低抵抗ポリシリコンからなる。また、上層の導
体膜３ｇ2 は、例えばタングステンシリサイド等のよう
なシリサイドからなる。この転送用ＭＯＳ・ＦＥＴＱｔ
1,Ｑｔ2 のゲート電極３ｇは、ワード線ＷＬ（図１参
照）と一体に形成されている。

【００４０】ただし、ゲート電極３ｇの構造は、これに
限定されるものではなく、例えば低抵抗ポリシリコンの
単体膜で構成しても良い。また、低抵抗ポリシリコン上
に窒化チタン等のようなバリア金属膜を介してタングス
テン等のような金属膜を積み重ねてなる、いわゆるポリ
メタル構造としても良い。このポリメタル構造の場合
は、ゲート電極３ｇ（ワード線ＷＬ）に流れる信号の速
度を向上させることができるので、ＳＲＡＭの動作速度
の向上させることが可能となる。

【００４１】このようなゲート電極３ｇ上（上層の導体
膜３ｇ2 上）には、キャップ絶縁膜（第１絶縁膜）４が
形成されている。このキャップ絶縁膜４は、例えばシリ
コン酸化膜からなり、例えばゲート電極３ｇのパターニ
ングと同時にパターン形成されている。すなわち、ゲー
ト絶縁膜３ｉを形成した後の半導体基板１上に導体膜３
ｇ1,３ｇ2 およびシリコン酸化膜からなる絶縁膜をＣＶ
Ｄ法等によって堆積した後、その積み重ね膜をフォトリ
ソグラフィ技術およびドライエッチング技術によってパ
ターニングすることで形成されている。

【００４２】また、ゲート電極３ｇおよびキャップ絶縁
膜４の側面には、サイドウォール（第１絶縁膜、側壁絶
縁膜）５が形成されている。このサイドウォール５は、
例えばシリコン酸化膜からなり、例えば次のようにして
形成されている。

【００４３】すなわち、ゲート電極３ｇおよびキャップ
絶縁膜４を形成した後の半導体基板１上に、例えばシリ
コン酸化膜からなる絶縁膜をＣＶＤ法等によって堆積
し、ゲート絶縁膜３ｉ、フィールド絶縁膜、ゲート電極
３ｇおよびキャップ絶縁膜４の表面を被覆した後、その
絶縁膜を異方性のドライエッチング等によって全面エッ
チバックすることにより、ゲート電極３ｇおよびキャッ
プ絶縁膜４の側壁のみにサイドウォール５を形成する。

【００４４】まず、本実施の形態１においては、このよ
うな半導体基板１上に、図３に示すように、後述する接
続孔形成時のエッチングストッパ用の絶縁膜６をＣＶＤ
法等によって堆積する。これにより、半導体基板１の上
面、キャップ絶縁膜４の表面、サイドウォール５の表面
およびフィールド絶縁膜の表面を被覆する。

【００４５】この絶縁膜６は、例えばシリコン窒化膜か
らなり、その厚さは、例えば５０Å〜３００Å、好まし
くは２００Å程度である。ただし、その厚さの下限は当
該接続孔形成時におけるエッチングストッパとして機能
すれば良い。また、その厚さの上限は、絶縁膜６があま
り厚いとその除去の際に、キャップ絶縁膜４上の絶縁膜
６の端部が削られ過ぎてしまいアンダカットが生じるの
で、そのような問題が生じない程度に設定すれば良い。

【００４６】続いて、絶縁膜６上に、例えば厚さ１５０
０Å程度のシリコン酸化膜等からなる層間絶縁膜７ａを
ＣＶＤ法等によって形成した後、図４に示すように、層
間絶縁膜７ａの上面に接続孔形成用のフォトレジストパ
ターン８ａをフォトリソグラフィ技術によって形成す
る。

【００４７】その後、そのフォトレジストパターン８ａ
をマスクとして、半導体基板１に対して、例えばフッ酸
（ＨＦ）を用いたウエットエッチング処理を施すことに
より、そのフォトレジストパターン８ａから露出する層
間絶縁膜７ａ部分を除去する。

【００４８】この際、本実施の形態１においては、図９
に示すように、フッ酸溶液によるシリコン酸化膜のエッ
チングレートが１ｎｍ／ｍｉｎに対して、シリコン窒化
膜のエッチングレートが0.０５ｎｍ／ｍｉｎ程度なの
で、シリコン窒化膜等からなる絶縁膜６がエッチングス
トッパとして機能する。

【００４９】したがって、このようなフッ酸によるウエ
ットエッチング処理後においても、フォトレジストパタ
ーン８ａから露出する領域に絶縁膜６が残されており、
その絶縁膜６により下層のサイドウォール５や半導体基
板１の上面が被覆され保護されている。また、このよう
なウエットエッチング処理では、フォトレジストパター
ン８ａから露出する層間絶縁膜７ａ部分は等方的にエッ
チング除去されるので、残された層間絶縁膜７ａの端部
は、フォトレジストパターン８ａの端部よりも後退し、
かつ、傾斜している。

【００５０】その後、フォトレジストパターン８ａを除
去した後、半導体基板１に対して、例えば熱リン酸（Ｈ
₃ＰＯ₄）を用いたウエットエッチング処理を施すこと
により、図５に示すように、層間絶縁膜（マスク膜）７
ａから露出する絶縁膜６部分を除去し、半導体基板１の
上面（半導体領域３ｄの上面）が露出するような接続孔
９ａを自己整合的に穿孔する。この接続孔９ａの直径
は、例えば0.２〜0.４μｍ程度である。

【００５１】この際、本実施の形態１においては、図９
に示すように、熱リン酸溶液によるシリコン酸化膜のエ
ッチングレートが0.０５ｎｍ／ｍｉｎに対して、シリコ
ン窒化膜のエッチングレートが１ｎｍ／ｍｉｎ程度なの
で、シリコン酸化膜等からなるキャップ絶縁膜４、サイ
ドウォール５および層間絶縁膜７ａはほとんど除去され
ず、シリコン窒化膜等からなる絶縁膜６が除去される。
なお、半導体基板１（半導体領域３ｄ）上の薄いシリコ
ン酸化膜は、熱リン酸等によるウエットエッチング処理
あるいはその後の洗浄処理時等に除去されてしまう。

【００５２】このように本実施の形態１においては、半
導体領域３ｄの上面が露出するような接続孔９をウエッ
トエッチング処理によって自己整合的に穿孔することに
より、半導体領域３ｄ部分にダメージ層を形成すること
なく、微細な接続孔９ａを位置合わせ良く穿孔すること
が可能となっている。したがって、そのダメージ層に起
因する接続抵抗の増大を招くことなく、素子の微細化で
き、素子集積度を向上させることが可能となっている。

【００５３】ここで、図１０は、熱リン酸を用いたウエ
ットエッチング処理で接続孔９ａを形成した場合と、プ
ラズマドライエッチング処理で接続孔９ａを形成した場
合とでダメージ層除去処理時間とコンタクト導通抵抗と
の関係を比較したものである。

【００５４】プラズマドライエッチング処理を用いた場
合は、ダメージ層除去処理時間を長くすることで、コン
タクト導通抵抗を下げることが可能であることが判る。
一方、熱リン酸を用いたウエットエッチング処理を用い
た場合は、ダメージ層除去処理を行わなくてもコンタク
ト導通抵抗がプラズマドライエッチング処理を用いた場
合に比べて小さいことが判る。

【００５５】すなわち、本実施の形態１においては、ダ
メージ層除去処理を施さなくても接続部の抵抗を下げる
ことが可能となっている。したがって、本実施の形態１
においては、ダメージ層除去処理工程を無くすことがで
きる。このため、工程削減による異物付着率の低減を図
ることができるので、ＳＲＡＭの歩留まりおよび信頼性
を向上させることが可能となっている。また、ＳＲＡＭ
の製造時間を短縮することが可能となっている。さら
に、ＳＲＡＭの製造コストを低減することが可能となっ
ている。

【００５６】また、この熱リン酸を用いたウエットエッ
チング処理時には、キャップ絶縁膜４、サイドウォール
５および層間絶縁膜７ａはほとんど除去されないので、
それら絶縁膜の耐圧を確保することが可能となる。した
がって、ＳＲＡＭの歩留まりおよび信頼性を向上させる
ことが可能となっている。

【００５７】また、接続孔９ａの形成に際して、高度で
コストのかかる高選択エッチング処理が不要である。す
なわち、ＳＲＡＭの製造ラインに、高度でコストのかか
る新しい技術を導入することなく、接続孔９ａを穿孔す
ることができる。したがって、ＳＲＡＭの製造コストを
低減することが可能となる。

【００５８】次いで、接続孔９ａを穿孔した後、半導体
基板１上に、例えば低抵抗ポリシリコンからなる導体膜
およびタングステンシリサイド等からなる導体膜を下層
から順にＣＶＤ法等によって堆積した後、これをフォト
リソグラフィ技術およびドライエッチング技術によって
パターニングすることにより、図６に示すように、引き
出し電極１０を形成する。引き出し電極１０の導体膜１
０ａは、例えば低抵抗ポリシリコンからなり、導体膜１
０ｂは、例えばタングステンシリサイドからなる。

【００５９】続いて、半導体基板１上に、例えばシリコ
ン酸化膜からなる層間絶縁膜７ｂをＣＶＤ法等によって
被着することにより引き出し電極１０等を被覆した後、
図７に示すように、層間絶縁膜７ｂに、半導体基板１の
他方の半導体領域３ｄが露出するような接続孔９ｂをフ
ォトリソグラフィ技術およびドライエッチング技術によ
って穿孔する。

【００６０】その後、半導体基板１上に、例えば低抵抗
ポリシリコン等からなる導体膜をＣＶＤ法等によって堆
積した後、その導体膜をフォトリソグラフィ技術および
ドライエッチング技術によってパターニングすることに
より、電極１１を形成する。この電極１１は、転送用Ｍ
ＯＳ・ＦＥＴＱｔ1,Ｑｔ2 の半導体領域３ｄと電気的に
接続されている。

【００６１】次いで、図８に示すように、半導体基板１
上に、例えばシリコン酸化膜等からなる層間絶縁膜７ｃ
をＣＶＤ法等によって堆積した後、層間絶縁膜７ｂ, ７
ｃに引き出し電極１０の一部が露出するような接続孔９
ｃをフォトリソグラフィ技術およびドライエッチング技
術によって穿孔する。

【００６２】続いて、半導体基板１上に、例えば窒化チ
タン等からなる導体膜をスパッタリング法等によって堆
積した後、その上に、例えばタングステン等のような導
体膜をＣＶＤ法等によって堆積し、さらに、それら導体
膜の上部を異方性のドライエッチングまたはＣＭＰ（Ch
emical Mechanical Polishing ）によって除去すること
により、接続孔９ｃ内に埋込導体膜１２を形成する。

【００６３】その後、層間絶縁膜７ｃ上に、例えばチタ
ン、アルミニウム（Ａｌ）、チタンおよび窒化チタンを
下層から順にスパッタリング法等によって堆積した後、
これをフォトリソグラフィ技術およびドライエッチング
技術によってパターニングすることにより、データ線Ｄ
Ｌ1 （ＤＬ2 ）を形成する。

【００６４】その後、データ線ＤＬ1 （ＤＬ2 ）を被覆
するように層間絶縁膜をＣＶＤ法等によって堆積した
後、その層間絶縁膜上に、第２層配線をパターニング
し、さらに、これを被覆するように表面保護膜をＣＶＤ
法等によって堆積することで、ＳＲＡＭを製造する。

【００６５】このように、本実施の形態１によれば、以
下の効果を得ることが可能となる。

【００６６】(1).熱リン酸を用いたウエットエッチング
処理により半導体基板１の上面が露出する接続孔９ａを
自己整合的に形成することにより、半導体基板１（半導
体領域３ｄ）の上部にダメージ層を形成することなく、
微細な接続孔９ａを位置合わせ良く穿孔することが可能
となる。

【００６７】(2).上記(1) により、接続孔９ａから露出
する半導体領域３ｄと引き出し電極１０との接続部の抵
抗を低減することが可能となる。したがって、ＳＲＡＭ
の動作速度を向上させることが可能となる。

【００６８】(3).上記(1) により、接続孔９ａを形成し
た後におけるダメージ層の除去処理を無くすことができ
るので、ＳＲＡＭの歩留まりおよび信頼性を向上でき、
ＳＲＡＭの製造時間を短縮でき、しかもＳＲＡＭの製造
コストを低減することが可能となる。

【００６９】(4).上記(1) により、接続孔９ａを自己整
合的に穿孔するので、素子の微細化でき、素子集積度を
向上させることが可能となる。したがって、ＳＲＡＭの
機能を向上させることが可能となる。

【００７０】(5).熱リン酸を用いたウエットエッチング
処理により接続孔９ａを穿孔することにより、キャップ
絶縁膜４、サイドウォール５および層間絶縁膜７ａをほ
とんど除去することなく接続孔９ａを穿孔することがで
きるので、それら絶縁膜の耐圧を確保することが可能と
なる。したがって、ＳＲＡＭの歩留まりおよび信頼性を
向上させることが可能となる。

【００７１】(6).接続孔９ａの形成に際して、高度でコ
ストのかかる高選択エッチング処理が不要である。すな
わち、ＳＲＡＭの製造ラインに、高度でコストのかかる
新しい技術を導入することなく、接続孔９ａを穿孔する
ことができる。したがって、ＳＲＡＭの製造コストを低
減することが可能となる。

【００７２】（実施の形態２）図１１〜図１４は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。

【００７３】本実施の形態２のＳＲＡＭの製造方法を図
１１〜図１４によって説明する。なお、本実施の形態２
においても、前記実施の形態１で説明した転送用ＭＯＳ
・ＦＥＴＱｔ1 部分を抜き出してＳＲＡＭの製造方法の
一例を説明する。

【００７４】図１１は前記図２に対応するＳＲＡＭの製
造工程中における要部断面図を示している。本実施の形
態２においては、キャップ絶縁膜４およびサイドウォー
ル５が、例えばシリコン窒化膜からなる。図１１におい
てそれ以外は前記実施の形態１と同じである。

【００７５】まず、本実施の形態２においては、このよ
うな半導体基板１上に、図１２に示すように、後述する
接続孔形成時のエッチングストッパ用の絶縁膜６をＣＶ
Ｄ法等によって堆積する。これにより、半導体基板１の
上面、キャップ絶縁膜４の表面、サイドウォール５の表
面およびフィールド絶縁膜の表面を被覆する。

【００７６】本実施の形態２において、この絶縁膜６
は、例えばシリコン酸化膜からなり、その厚さは、例え
ば５０Å〜３００Å、好ましくは２００Å程度である。
ただし、その厚さの下限は当該接続孔形成時におけるエ
ッチングストッパとして機能すれば良い。また、その厚
さの上限は、絶縁膜６があまり厚いとその除去の際に、
キャップ絶縁膜４上の絶縁膜６の端部が削られ過ぎてし
まいアンダカットが生じるので、そのような問題が生じ
ない程度に設定すれば良い。

【００７７】続いて、その絶縁膜６上に、例えば厚さ１
５００Å程度のシリコン窒化膜等からなる層間絶縁膜７
ａをＣＶＤ法等によって形成した後、図１３に示すよう
に、層間絶縁膜７ａの上面に接続孔形成用のフォトレジ
ストパターン８ａをフォトリソグラフィ技術によって形
成する。

【００７８】その後、そのフォトレジストパターン８ａ
をマスクとして、半導体基板１に対して、例えば熱リン
酸（Ｈ₃ＰＯ₄）を用いたウエットエッチング処理を施
すことにより、そのフォトレジストパターン８ａから露
出する層間絶縁膜７ａ部分を除去する。

【００７９】この際、本実施の形態２においては、前記
実施の形態１の説明で用いた図９に示すように、熱リン
酸溶液によるシリコン窒化膜のエッチングレートが１ｎ
ｍ／ｍｉｎに対して、シリコン酸化膜のエッチングレー
トが0.０５ｎｍ／ｍｉｎ程度なので、シリコン酸化膜等
からなる絶縁膜６がエッチングストッパとして機能す
る。

【００８０】したがって、このような熱リン酸によるウ
エットエッチング処理後においても、フォトレジストパ
ターン８ａから露出する領域に絶縁膜６が残されてお
り、その絶縁膜６により下層のサイドウォール５や半導
体基板１の上面が被覆され保護されている。また、この
ようなウエットエッチング処理では、フォトレジストパ
ターン８ａから露出する層間絶縁膜７ａ部分は等方的に
エッチング除去されるので、残された層間絶縁膜７ａの
端部は、フォトレジストパターン８ａの端部よりも後退
し、かつ、傾斜している。

【００８１】その後、フォトレジストパターン８ａを除
去した後、半導体基板１に対して、例えばフッ酸（Ｈ
Ｆ）を用いたウエットエッチング処理を施すことによ
り、図１４に示すように、層間絶縁膜７ａから露出する
絶縁膜６部分を除去し、半導体基板１の上面（半導体領
域３ｄの上面）が露出するような接続孔９ａを自己整合
的に穿孔する。この接続孔９ａの直径は、例えば0.２〜
0.４μｍ程度である。

【００８２】この際、本実施の形態１においては、前記
実施の形態１の説明で用いた図９に示すように、フッ酸
溶液によるシリコン窒化膜のエッチングレートが0.０５
ｎｍ／ｍｉｎに対して、シリコン酸化膜のエッチングレ
ートが１ｎｍ／ｍｉｎ程度なので、シリコン窒化膜等か
らなるキャップ絶縁膜４、サイドウォール５および層間
絶縁膜７ａはほとんど除去されず、シリコン酸化膜等か
らなる絶縁膜６が除去される。なお、半導体基板１（半
導体領域３ｄ上）の薄いシリコン酸化膜は、フッ酸等に
よるウエットエッチング処理時等に除去されてしまう。

【００８３】このように本実施の形態２においても、半
導体領域３ｄの上面が露出するような接続孔９ａをウエ
ットエッチング処理によって自己整合的に穿孔すること
により、半導体領域３ｄ部分にダメージ層を形成するこ
となく、微細な接続孔９ａを位置合わせ良く穿孔するこ
とが可能となっている。したがって、そのダメージ層に
起因する接続抵抗の増大を招くことなく、素子の微細化
でき、素子集積度を向上させることが可能となってい
る。

【００８４】すなわち、本実施の形態２においても、ダ
メージ層除去処理を施さなくても接続部の抵抗を下げる
ことが可能となっている。したがって、本実施の形態２
においても、ダメージ層除去処理工程を無くすことがで
きる。このため、工程削減による異物付着率の低減を図
ることができるので、ＳＲＡＭの歩留まりおよび信頼性
を向上させることが可能となっている。また、ＳＲＡＭ
の製造時間を短縮することが可能となっている。さら
に、ＳＲＡＭの製造コストを低減することが可能となっ
ている。

【００８５】また、このフッ酸を用いたウエットエッチ
ング処理時には、キャップ絶縁膜４、サイドウォール５
および層間絶縁膜７ａはほとんど除去されないので、そ
れら絶縁膜の耐圧を確保することが可能となる。したが
って、半導体集積回路装置の歩留まりおよび信頼性を向
上させることが可能となっている。

【００８６】また、接続孔９ａの形成に際して、高度で
コストのかかる高選択エッチング処理が不要である。す
なわち、半導体集積回路装置の製造ラインに、高度でコ
ストのかかる新しい技術を導入することなく、接続孔９
ａを穿孔することができる。したがって、半導体集積回
路装置の製造コストを低減することが可能となる。

【００８７】これ以降の製造工程は、前記実施の形態１
と同じなので説明を省略する。

【００８８】このような本実施の形態２においても、前
記実施の形態１で得られた効果を得ることが可能とな
る。

【００８９】（実施の形態３）図１５〜図１７は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。

【００９０】本実施の形態３のＳＲＡＭの製造方法を図
１５〜図１７によって説明する。なお、本実施の形態３
においても、上記した転送用ＭＯＳ・ＦＥＴＱｔ1 部分
を抜き出してＳＲＡＭの製造方法の一例を説明する。

【００９１】図１５はそのＳＲＡＭの製造工程中におけ
る要部断面図を示している。半導体基板１は、例えばｎ
^-形シリコン単結晶からなり、その上部にはｐウエル２
が形成されている。このｐウエル２は、例えばｐ形不純
物（ホウ素等）が半導体基板１の上部にイオン注入され
て形成されている。なお、半導体基板１上の分離領域に
は分離用のフィールド絶縁膜が選択的に形成されてい
る。このフィールド絶縁膜は、例えばシリコン酸化膜か
らなり、選択酸化法で形成されている。

【００９２】転送用ＭＯＳ・ＦＥＴＱｔ1,Ｑｔ2 は、転
送用ＭＯＳ・ＦＥＴＱｔ1,Ｑｔ2 のソースおよびドレイ
ンを形成する一対の半導体領域３ｄと、ゲート絶縁膜３
ｉと、ゲート電極３ｇとを有している。

【００９３】この個々の半導体領域３ｄは、転送用ＭＯ
Ｓ・ＦＥＴＱｔ1,Ｑｔ2 のチャネルに接するように形成
された低不純物濃度のｎ^-形半導体領域３ｄ1 と、その
チャネルから離間する位置においてｎ^-形半導体領域３
ｄ1 の一部に重なるように形成された高不純物濃度のｎ
⁺形半導体領域３ｄ2 とで構成されている。

【００９４】すなわち、転送用ＭＯＳ・ＦＥＴＱｔ1,Ｑ
ｔ2 のソースおよびドレインを形成する半導体領域３ｄ
は、チャネル側に相対的に低不純物濃度の半導体領域を
形成している、いわゆるＬＤＤ（Lightly Doped Drain
）構造で構成されている。

【００９５】このｎ^-形半導体領域３ｄ1 は、例えばｎ
形不純物のリンまたはヒ素が導入されてなる。なお、こ
のｎ^-形半導体領域３ｄ1 は、ゲート電極３ｇをパター
ニングした後、そのゲート電極３ｇをマスクとして、半
導体基板１に不純物をイオン注入し、熱処理を施すこと
で形成されている。

【００９６】また、ｎ⁺形半導体領域３ｄ2 は、例えば
ｎ形不純物のリンまたはヒ素が導入されてなり、ゲート
電極３ｇ等の側面に後述のサイドウォールを形成した
後、そのゲート電極３ｇおよびサイドウォールをマスク
として半導体基板１に不純物をイオン注入し、熱処理を
施すことで形成されている。

【００９７】なお、図１５の中央の半導体領域３ｄはそ
の左右の転送用ＭＯＳ・ＦＥＴＱｔ1,Ｑｔ2 に共通の半
導体領域となっている。また、図１５の右側の半導体領
域３ｄは駆動用ＭＯＳ・ＦＥＴＱｄ2 （図１参照）との
共通の半導体領域となっている。

【００９８】ゲート絶縁膜３ｉは、例えばシリコン酸化
膜からなる。ただし、ゲート絶縁膜３ｉの材料はシリコ
ン酸化膜に限定されるものではなく種々変更可能であ
り、例えば酸窒化膜（ＳｉＯＮ）でも良い。これによ
り、ゲート絶縁膜３ｉの耐圧を向上させることができ、
その厚さをさらに薄くすることが可能となる。

【００９９】ゲート電極３ｇは、ゲート絶縁膜３ｉ上に
２つの導体膜３ｇ1,３ｇ2 が下層から順に積み重ねられ
てなる。下層の導体膜３ｇ1 は、例えばｎ形不純物が導
入された低抵抗ポリシリコンからなる。また、上層の導
体膜３ｇ2 は、例えばタングステンシリサイド等のよう
なシリサイドからなる。この転送用ＭＯＳ・ＦＥＴＱｔ
1,Ｑｔ2 のゲート電極３ｇは、ワード線ＷＬ（図１参
照）と一体に形成されている。

【０１００】ただし、ゲート電極３ｇの構造は、これに
限定されるものではなく、例えば低抵抗ポリシリコンの
単体膜で構成しても良い。また、低抵抗ポリシリコン上
に窒化チタン等のようなバリア金属膜を介してタングス
テン等のような金属膜を積み重ねてなる、いわゆるポリ
メタル構造としても良い。これにより、ゲート電極３ｇ
（ワード線ＷＬ）に流れる信号の速度を向上させること
ができるので、ＳＲＡＭの動作速度の向上させることが
可能となる。

【０１０１】このようなゲート電極３ｇ上（上層の導体
膜３ｇ2 上）には、キャップ絶縁膜４が形成されてい
る。このキャップ絶縁膜４は、例えばシリコン酸化膜か
らなり、例えばゲート電極３ｇのパターニングと同時に
パターン形成されている。すなわち、ゲート絶縁膜３ｉ
を形成した後の半導体基板１上に導体膜３ｇ1,３ｇ2 お
よびシリコン酸化膜からなる絶縁膜をＣＶＤ法等によっ
て堆積した後、その積み重ね膜をフォトリソグラフィ技
術およびドライエッチング技術によってパターニングす
ることで形成されている。

【０１０２】また、ゲート電極３ｇおよびキャップ絶縁
膜４の側面には、サイドウォール５が形成されている。
このサイドウォール５は、例えばシリコン酸化膜からな
り、例えば次のようにして形成されている。

【０１０３】すなわち、ゲート電極３ｇおよびキャップ
絶縁膜４を形成した後の半導体基板１上に、例えばシリ
コン酸化膜からなる絶縁膜をＣＶＤ法等によって堆積
し、ゲート絶縁膜３ｉ、フィールド絶縁膜、ゲート電極
３ｇおよびキャップ絶縁膜４の表面を被覆した後、その
絶縁膜を異方性のドライエッチングによって全面エッチ
バックすることにより、ゲート電極３ｇおよびキャップ
絶縁膜４の側壁のみにサイドウォール５を形成する。

【０１０４】まず、本実施の形態３においては、このよ
うな半導体基板１上に、図１６に示すように、例えば厚
さ１５００Å程度のシリコン窒化膜等からなる絶縁膜
（第２絶縁膜）１３をＣＶＤ法等によって堆積する。こ
れにより、半導体基板１の上面、キャップ絶縁膜４の表
面、サイドウォール５の表面およびフィールド絶縁膜の
表面を被覆する。

【０１０５】続いて、図１７に示すように、絶縁膜１３
の上面に接続孔形成用のフォトレジストパターン（マス
ク膜）８ａをフォトリソグラフィ技術によって形成した
後、そのフォトレジストパターン８ａをマスクとして、
半導体基板１に対して、例えば熱リン酸（Ｈ₃ｐＯ₄）
を用いたウエットエッチング処理を施すことにより、そ
のフォトレジストパターン８ａから露出する絶縁膜１３
部分を除去し、半導体基板１（半導体領域１３ｄ）が露
出するような接続孔９ａを位置合わせ良く自己整合的に
穿孔する。なお、このようなウエットエッチング処理で
は、フォトレジストパターン８ａから露出する絶縁膜１
３部分は等方的にエッチング除去されるので、残された
絶縁膜１３の端部は、フォトレジストパターン８ａの端
部から後退し、かつ、傾斜している。

【０１０６】このようなウエットエッチング処理に際し
て、本実施の形態３においては、前記実施の形態１の説
明で用いた図９に示すように、熱リン酸溶液によるシリ
コン窒化膜のエッチングレートが１ｎｍ／ｍｉｎに対し
て、シリコン酸化膜のエッチングレートが0.０５ｎｍ／
ｍｉｎ程度なので、シリコン窒化膜等からなる絶縁膜１
３がエッチング除去され、その下層のシリコン酸化膜か
らなるキャップ絶縁膜４やサイドウォール５は除去され
ない。

【０１０７】このように本実施の形態３においては、半
導体領域３ｄの上面が露出するような接続孔９ａをウエ
ットエッチング処理によって自己整合的に穿孔すること
により、半導体領域３ｄ部分にダメージ層を形成するこ
となく、微細な接続孔９ａを位置合わせ良く穿孔するこ
とが可能となっている。したがって、そのダメージ層に
起因する接続抵抗の増大を招くことなく、素子の微細化
でき、素子集積度を向上させることが可能となってい
る。

【０１０８】また、本実施の形態３においても、ダメー
ジ層除去処理を施さなくても接続部の抵抗を下げること
が可能となっている。したがって、本実施の形態３にお
いても、ダメージ層除去処理工程を無くすことができ
る。このため、工程削減による異物付着率の低減を図る
ことができるので、ＳＲＡＭの歩留まりおよび信頼性を
向上させることが可能となっている。また、ＳＲＡＭの
製造時間を短縮することが可能となっている。さらに、
ＳＲＡＭの製造コストを低減することが可能となってい
る。

【０１０９】また、この熱リン酸を用いたウエットエッ
チング処理時には、キャップ絶縁膜４、サイドウォール
５および層間絶縁膜７ａはほとんど除去されないので、
それら絶縁膜の耐圧を確保することが可能となる。した
がって、半導体集積回路装置の歩留まりおよび信頼性を
向上させることが可能となっている。

【０１１０】また、接続孔９ａの形成に際して、高度で
コストのかかる高選択エッチング処理が不要である。す
なわち、半導体集積回路装置の製造ラインに、高度でコ
ストのかかる新しい技術を導入することなく、接続孔９
ａを穿孔することができる。したがって、半導体集積回
路装置の製造コストを低減することが可能となる。

【０１１１】このようなウエットエッチング処理の後、
フォトレジストパターン８ａを除去し、半導体基板１に
対して、洗浄処理を施す。これ以降は、前記実施の形態
１と同じなので説明を省略する。

【０１１２】このような本実施の形態３においては、前
記実施の形態１で得られた効果の他に、前記実施の形態
１に比べてＳＲＡＭの製造工程数を低減できるという効
果を得ることが可能となる。

【０１１３】すなわち、本実施の形態３においては、前
記実施の形態１においてエッチングストッパ用の絶縁膜
の堆積工程、層間絶縁膜の堆積工程、層間絶縁膜にウエ
ットエッチング処理により孔を形成する工程およびその
孔から露出するエッチングストッパ膜をウエットエッチ
ング処理により除去して接続孔を形成する工程が、前記
層間絶縁膜にあたる絶縁膜１３を堆積する工程およびそ
の絶縁膜１３に接続孔９ａを形成する工程に相当する。
したがって、本実施の形態３においては、成膜工程およ
びエッチング工程を削減できるので、ＳＲＡＭの製造工
程数を低減することが可能となる。

【０１１４】（実施の形態４）図１８〜図２３は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。

【０１１５】本実施の形態４のＳＲＡＭの製造方法を図
１８〜図２２によって説明する。なお、本実施の形態４
においても、前記実施の形態１で説明した転送用ＭＯＳ
・ＦＥＴＱｔ1 部分を抜き出してＳＲＡＭの製造方法の
一例を説明する。

【０１１６】図１８は前記図２に対応するＳＲＡＭの製
造工程中における要部断面図を示している。ただし、本
実施の形態４においては、この段階において半導体領域
３ｄ2 （図２参照）が形成されていない。図１８におい
てそれ以外は前記実施の形態１と同じである。

【０１１７】まず、このような半導体基板１上に、図１
９に示すように、例えばシリコン窒化膜等からなる絶縁
膜６をＣＶＤ法等によって堆積する。この絶縁膜６の厚
さは、例えば１００〜５００Å程度、好ましくは３００
Å程度である。この厚さは、前記実施の形態１で説明し
た範囲を考慮しつつ、後述するイオン打ち込み工程時に
半導体基板１の主面にダメージが生じない程度の厚さに
すれば良い。

【０１１８】続いて、例えばｎ形不純物のリンまたはヒ
素を絶縁膜６を介して半導体基板１にイオン打ち込みし
た後に、半導体基板１に対して熱処理を施すことによ
り、図２０に示すように、半導体基板１に半導体領域３
ｄ2 を形成する。

【０１１９】その後、図２１に示すように、絶縁膜６上
に、例えば厚さ１５００Å程度のシリコン酸化膜等から
なる層間絶縁膜７ａをＣＶＤ法等によって形成した後、
図２２に示すように、層間絶縁膜７ａの上面に接続孔形
成用のフォトレジストパターン８ａをフォトリソグラフ
ィ技術によって形成する。

【０１２０】その後、そのフォトレジストパターン８ａ
をマスクとして、半導体基板１に対して、例えばフッ酸
（ＨＦ）を用いたウエットエッチング処理を施すことに
より、そのフォトレジストパターン８ａから露出する層
間絶縁膜７ａ部分を除去する。

【０１２１】この際、本実施の形態４においても、前記
実施の形態１の説明に用いた図９に示すように、フッ酸
溶液によるシリコン酸化膜のエッチングレートが１ｎｍ
／ｍｉｎに対して、シリコン窒化膜のエッチングレート
が0.０５ｎｍ／ｍｉｎ程度なので、シリコン窒化膜等か
らなる絶縁膜６がエッチングストッパとして機能する。

【０１２２】したがって、このようなフッ酸によるウエ
ットエッチング処理後においても、フォトレジストパタ
ーン８ａから露出する領域に絶縁膜６が残されており、
その絶縁膜６により下層のサイドウォール５や半導体基
板１の上面が被覆され保護されている。また、このよう
なウエットエッチング処理では、フォトレジストパター
ン８ａから露出する層間絶縁膜７ａ部分は等方的にエッ
チング除去されるので、残された層間絶縁膜７ａの端部
は、フォトレジストパターン８ａの端部よりも後退し、
かつ、傾斜している。

【０１２３】その後、フォトレジストパターン８ａを除
去した後、半導体基板１に対して、例えば熱リン酸（Ｈ
₃ＰＯ₄）を用いたウエットエッチング処理を施すこと
により、図２３に示すように、層間絶縁膜７ａから露出
する絶縁膜６部分を除去し、半導体基板１の上面（半導
体領域３ｄの上面）が露出するような接続孔９ａを自己
整合的に穿孔する。この接続孔９ａの直径は、例えば0.
２〜0.４μｍ程度である。

【０１２４】この際、本実施の形態４においても、前記
実施の形態１の説明で用いた図９に示すように、熱リン
酸溶液によるシリコン酸化膜のエッチングレートが0.０
５ｎｍ／ｍｉｎに対して、シリコン窒化膜のエッチング
レートが１ｎｍ／ｍｉｎ程度なので、シリコン酸化膜等
からなるキャップ絶縁膜４、サイドウォール５および層
間絶縁膜７ａはほとんど除去されず、シリコン窒化膜等
からなる絶縁膜６が除去される。なお、半導体基板１
（半導体領域３ｄ）上の薄いシリコン酸化膜は、熱リン
酸等によるウエットエッチング処理あるいはその後の洗
浄処理時等に除去されてしまう。

【０１２５】このように本実施の形態４においても、半
導体領域３ｄの上面が露出するような接続孔９をウエッ
トエッチング処理によって自己整合的に穿孔することに
より、半導体領域３ｄ部分にダメージ層を形成すること
なく、微細な接続孔９ａを位置合わせ良く穿孔すること
が可能となっている。したがって、そのダメージ層に起
因する接続抵抗の増大を招くことなく、素子の微細化で
き、素子集積度を向上させることが可能となっている。

【０１２６】また、本実施の形態４においても、本実施
の形態１と同様に、ダメージ層除去処理を施さなくても
接続部の抵抗を下げることが可能となっている。したが
って、本実施の形態４においても、ダメージ層除去処理
工程を無くすことができる。このため、工程削減による
異物付着率の低減を図ることができるので、ＳＲＡＭの
歩留まりおよび信頼性を向上させることが可能となって
いる。また、ＳＲＡＭの製造時間を短縮することが可能
となっている。さらに、ＳＲＡＭの製造コストを低減す
ることが可能となっている。

【０１２７】また、この熱リン酸を用いたウエットエッ
チング処理時には、キャップ絶縁膜４、サイドウォール
５および層間絶縁膜７ａはほとんど除去されないので、
それら絶縁膜の耐圧を確保することが可能となる。した
がって、ＳＲＡＭの歩留まりおよび信頼性を向上させる
ことが可能となっている。

【０１２８】また、接続孔９ａの形成に際して、高度で
コストのかかる高選択エッチング処理が不要である。す
なわち、ＳＲＡＭの製造ラインに、高度でコストのかか
る新しい技術を導入することなく、接続孔９ａを穿孔す
ることができる。したがって、ＳＲＡＭの製造コストを
低減することが可能となる。

【０１２９】これ以降の工程は前記実施の形態１と同じ
なので説明を省略する。

【０１３０】このような本実施の形態４によれば、前記
実施の形態１で得られた効果の他に、以下の効果を得る
ことが可能となる。

【０１３１】すなわち、半導体領域３ｄを形成するため
のイオン注入工程時にエッチングストッパ用の絶縁膜６
をスルー膜として用いることにより、イオン打ち込みに
起因する半導体基板１のダメージを緩和することができ
る。したがって、半導体領域３ｄと電極との接続抵抗を
さらに低減することが可能となり、ＳＲＡＭの信頼性お
よび動作速度を向上させることが可能となる。

【０１３２】（実施の形態５）図２４〜図３０は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。

【０１３３】本実施の形態５のＳＲＡＭの製造方法を図
２４〜図３０によって説明する。なお、本実施の形態５
においても、前記実施の形態１で説明した転送用ＭＯＳ
・ＦＥＴＱｔ1 部分を抜き出してＳＲＡＭの製造方法の
一例を説明する。

【０１３４】図２４は前記図１９に対応するＳＲＡＭの
製造工程中における要部断面図を示している。したがっ
て、本実施の形態５においても、この段階において半導
体領域３ｄ2 （図２参照）は形成されていない。

【０１３５】ただし、キャップ絶縁膜４、サイドウォー
ル５、半導体基板１およびフィールド絶縁膜の表面を覆
う絶縁膜（第３絶縁膜）１４は、例えばシリコン酸化膜
からなり、その厚さは、例えば１００〜４００Å、好ま
しくは３００Å程度である。この厚さは、後述するイオ
ン打ち込み工程時に半導体基板１の主面にダメージが生
じない程度の厚さにすれば良い。図２４において、それ
以外は前記実施の形態４と同じである。

【０１３６】まず、例えばｎ形不純物のリンまたはヒ素
を絶縁膜１４を介して半導体基板１にイオン打ち込みし
た後に、半導体基板１に対して熱処理を施すことによ
り、図２５に示すように、半導体基板１に半導体領域３
ｄ2 を形成する。したがって、前記実施の形態４と同様
にイオン打ち込みによる半導体基板１のダメージを緩和
できる。

【０１３７】続いて、図２６に示すように、例えばシリ
コン窒化膜等からなる絶縁膜６をＣＶＤ法等によって絶
縁膜１４上に堆積する。この絶縁膜６の厚さは、例えば
５０Å〜３００Å、好ましくは２００Å程度である。た
だし、その厚さの下限は当該接続孔形成時におけるエッ
チングストッパとして機能すれば良い。また、その厚さ
の上限は、絶縁膜６があまり厚いとその除去の際に、キ
ャップ絶縁膜４上の絶縁膜６の端部が削られ過ぎてしま
いアンダカットが生じるので、そのような問題が生じな
い程度に設定すれば良い。

【０１３８】続いて、その絶縁膜６上に、例えば厚さ１
５００Å程度のシリコン酸化膜等からなる層間絶縁膜７
ａをＣＶＤ法等によって形成した後、図２７に示すよう
に、層間絶縁膜７ａの上面に接続孔形成用のフォトレジ
ストパターン８ｂをフォトリソグラフィ技術によって形
成する。この場合のフォトレジストパターン８ｂの開口
部の端部は、ほぼサイドウォール５の端部に合うように
位置合わせされて形成されている。

【０１３９】その後、そのフォトレジストパターン８ｂ
をマスクとして、半導体基板１に対して、例えばフッ酸
（ＨＦ）を用いたウエットエッチング処理を施すことに
より、そのフォトレジストパターン８ａから露出する層
間絶縁膜７ａ部分を除去する。

【０１４０】この際、本実施の形態５においても、前記
実施の形態１の説明で用いた図９に示すように、フッ酸
溶液によるシリコン酸化膜のエッチングレートが１ｎｍ
／ｍｉｎに対して、シリコン窒化膜のエッチングレート
が0.０５ｎｍ／ｍｉｎ程度なので、シリコン窒化膜等か
らなる絶縁膜６がエッチングストッパとして機能する。

【０１４１】したがって、このようなフッ酸によるウエ
ットエッチング処理後においても、フォトレジストパタ
ーン８ｂから露出する領域に絶縁膜６が残されており、
その絶縁膜６により下層のサイドウォール５、絶縁膜１
４および半導体基板１の上面が被覆され保護されてい
る。

【０１４２】また、このようなウエットエッチング処理
では、フォトレジストパターン８ｂから露出する層間絶
縁膜７ａ部分は等方的にエッチング除去されるので、残
された層間絶縁膜７ａの端部はフォトレジストパターン
８ｂの端部よりも後退し、かつ、傾斜している。

【０１４３】次いで、フォトレジストパターン８ｂから
露出する絶縁膜６を、例えばＣＦ₄ガスを用いたケミカ
ル系のドライエッチング処理によって図２８に示すよう
に除去する。この際、絶縁膜６の下層に絶縁膜１４が形
成されているので、当該ドライエッチング処理により半
導体基板１の主面が受けるダメージを緩和することが可
能となっている。

【０１４４】また、本実施の形態５においては、ドライ
エッチング処理によって絶縁膜６を除去するので、残さ
れた絶縁膜６の端部はフォトレジストパターン８ｂの端
部とほぼ一致するように形成されている。このため、絶
縁膜６の端部は、サイドウォール５の上方をも覆うよう
に、層間絶縁膜７ａの端部よりも半導体領域３ｄ2 の中
心方向に延在して形成されている。

【０１４５】続いて、フォトレジストパターン８ｂから
露出する絶縁膜１４を、例えばフッ酸を用いたエッチン
グ処理によって除去することにより、図２９に示すよう
に、半導体領域３ｄが露出するような接続孔９ａを形成
する。なお、フォトレジストパターン８ｂを除去した後
に、例えばフッ酸を用いたエッチング処理によって層間
絶縁膜７ａから露出する絶縁膜１４部分を除去しても良
い。

【０１４６】このように本実施の形態５においても、半
導体領域３ｄの上面が露出するような接続孔９をウエッ
トエッチング処理によって自己整合的に穿孔することに
より、半導体領域３ｄ部分にダメージ層を形成すること
なく、微細な接続孔９ａを位置合わせ良く穿孔すること
が可能となっている。したがって、そのダメージ層に起
因する接続抵抗の増大を招くことなく、素子の微細化で
き、素子集積度を向上させることが可能となっている。

【０１４７】また、本実施の形態５においても、ダメー
ジ層除去処理を施さなくても接続部の抵抗を下げること
が可能となっている。したがって、本実施の形態５にお
いては、ダメージ層除去処理工程を無くすことができ
る。このため、工程削減による異物付着率の低減を図る
ことができるので、ＳＲＡＭの歩留まりおよび信頼性を
向上させることが可能となっている。また、ＳＲＡＭの
製造時間を短縮することが可能となっている。さらに、
ＳＲＡＭの製造コストを低減することが可能となってい
る。

【０１４８】また、このフッ酸を用いたウエットエッチ
ング処理では、露出する絶縁膜１４部分が比較的薄く、
かつ、キャップ絶縁膜４、サイドウォール５等を被覆す
るように絶縁膜６が形成されているので、キャップ絶縁
膜４、サイドウォール５および層間絶縁膜７ａがほとん
ど除去されることなく、フォトレジストパターン８ｂか
ら露出する絶縁膜１４部分を除去することができる。し
たがって、キャップ絶縁膜４、サイドウォール５および
層間絶縁膜７ａ等の耐圧を確保することが可能となる。
したがって、ＳＲＡＭの歩留まりおよび信頼性を向上さ
せることが可能となっている。

【０１４９】また、接続孔９ａの形成に際して、高度で
コストのかかる高選択エッチング処理が不要である。す
なわち、ＳＲＡＭの製造ラインに、高度でコストのかか
る新しい技術を導入することなく、接続孔９ａを穿孔す
ることができる。したがって、ＳＲＡＭの製造コストを
低減することが可能となる。

【０１５０】その後、フォトレジストパターン８ｂを除
去し、洗浄処理を施した後、半導体基板１上に、例えば
低抵抗ポリシリコンからなる導体膜およびタングステン
シリサイド等からなる導体膜を下層から順にＣＶＤ法等
によって堆積した後、これをフォトリソグラフィ技術お
よびドライエッチング技術によってパターニングするこ
とにより、図３０に示すように、引き出し電極１０を形
成する。引き出し電極１０の導体膜１０ａは、例えば低
抵抗ポリシリコンからなり、導体膜１０ｂは、例えばタ
ングステンシリサイドからなる。

【０１５１】この引き出し電極１０のパターニングの
際、引き出し電極１０の端部（図３０の左側）が、サイ
ドウォール５の上方に位置するような場合でも、その位
置にはシリコン窒化膜からなる絶縁膜６が形成されてい
るので、その絶縁膜６がエッチングストッパとなりその
下層の絶縁膜１４やサイドウォール５等がエッチングさ
れるようなこともない。したがって、当該ドライエッチ
ング処理によってサイドウォール５やキャップ絶縁膜４
等に耐圧不良が生じることもない。

【０１５２】これ以降は、前記実施の形態１と同じなの
で説明を省略する。

【０１５３】このような本実施の形態５によれば、前記
実施の形態１で得られた効果と同様の効果を得ることが
可能となる。

【０１５４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【０１５５】例えば前記実施の形態１〜５においては、
ＳＲＡＭのメモリセルを完全ＣＭＯＳ形とした場合につ
いて説明したが、これに限定されるものではなく種々適
用可能であり、例えばＥ／Ｄ形または負荷抵抗形のＳＲ
ＡＭメモリセルとしても本発明を適用できる。

【０１５６】また、前記実施の形態１〜５においては、
半導体基板が露出するような接続孔の形成に本発明を適
用した場合について説明したが、これに限定されるもの
ではなく、例えば隣接配線間の下層に位置する配線の一
部が露出するような接続孔の形成に本発明を適用するこ
とも可能である。

【０１５７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍの製造技術に適用した場合について説明したが、それ
に限定されるものではなく、例えばＤＲＡＭの製造技
術、フラッシュメモリ（ＥＥＰＲＯＭ（Electrically E
rasable Programmable ROM））の製造技術あるいはマイ
クロプロセッサ等のような論理回路の製造技術等にも適
用できる。

【０１５８】例えばＤＲＡＭの製造技術においては、メ
モリセル領域において互いに隣接するメモリセル選択Ｍ
ＯＳ・ＦＥＴの間の半導体領域とデータ線とを接続する
ための接続孔を穿孔する場合やメモリセル選択ＭＯＳ・
ＦＥＴの他方の半導体領域と情報蓄積用のキャパシタと
を接続するための接続孔を穿孔する場合に適用できる。
この場合も前記実施の形態１〜５の各々を適用すること
で各々の効果を得ることが可能となる。

【０１５９】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１６０】(1).本発明によれば、接続部が露出するよ
うな接続孔をウエットエッチング処理によって自己整合
的に穿孔することにより、接続部にダメージ層を形成す
ることなく、微細な接続孔を位置合わせ良く穿孔するこ
とが可能となる。したがって、そのダメージ層に起因す
る接続抵抗の増大を招くことなく、素子の微細化でき、
素子集積度を向上させることが可能となる。

【０１６１】(2).上記(1) により、ダメージ層除去処理
を施さなくても接続部の抵抗を下げることが可能となっ
ている。したがって、工程削減による異物付着率の低減
を図ることができるので、半導体集積回路装置の歩留ま
りおよび信頼性を向上させることが可能となっている。
また、半導体集積回路装置の製造時間を短縮することが
可能となっている。さらに、半導体集積回路装置の製造
コストを低減することが可能となっている。

【０１６２】(3).本発明によれば、第１絶縁膜と第２絶
縁膜とのエッチング選択比を大きくとれるようなウエッ
トエッチング処理により接続孔を穿孔することにより、
そのウエットエッチング処理時に第１絶縁膜はほとんど
除去されないので、その絶縁膜の耐圧を確保することが
可能となる。したがって、半導体集積回路装置の歩留ま
りおよび信頼性を向上させることが可能となる。

【０１６３】(4).上記(1) 〜(3) により、接続孔の形成
に際して、高度でコストのかかる高選択エッチング処理
が不要である。すなわち、半導体集積回路装置の製造ラ
インに、高度でコストのかかる新しい技術を導入するこ
となく、当該接続孔を穿孔することができる。したがっ
て、半導体集積回路装置の製造コストを低減することが
可能となる。

【０１６４】(5).本発明によれば、所定の不純物をエッ
チングストッパ膜部分を透過させて接続部にイオン打ち
込みすることにより、当該イオン打ち込み時に接続部が
ダメージを受けるのを緩和することが可能となる。した
がって、ダメージに起因する接続部の抵抗増大をさらに
抑制できるので、半導体集積回路装置の歩留まり、信頼
性および動作速度を向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の要部の回路図である。

【図２】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図３】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図４】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図５】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図６】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図７】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図８】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図９】各エッチング処理時における絶縁膜のエッチン
グレートを説明するための説明図である。

【図１０】ドライエッチング処理を用いた場合と本発明
を用いた場合とにおけるダメージ除去処理時間とコンタ
クト導通抵抗との関係を示すグラフ図である。

【図１１】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。

【図１２】図１１に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１３】図１１に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１４】図１１に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１５】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。

【図１６】図１５に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１７】図１５に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１８】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。

【図１９】図１８に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図２０】図１８に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図２１】図１８に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図２２】図１８に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図２３】図１８に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図２４】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。

【図２５】図２４に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図２６】図２４に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図２７】図２４に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図２８】図２４に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図２９】図２４に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図３０】図２４に続く半導体集積回路装置の製造工程
中における要部断面図である。

【符号の説明】

１半導体基板２ｐウエル３ｄ半導体領域３ｄ1 ｎ^-形半導体領域３ｄ2 ｎ⁺形半導体領域３ｉゲート絶縁膜３ｇゲート電極３ｇ1 導体膜３ｇ2 導体膜４キャップ絶縁膜５サイドウォール（側壁絶縁膜）６絶縁膜（エッチングストッパ膜）７ａ〜７ｃ層間絶縁膜８ａ, ８ｂフォトレジストパターン９ａ接続孔９ｂ, ９ｃ接続孔１０引き出し電極１０ａ導体膜１０ｂ導体膜１１電極１２埋込導体膜１３絶縁膜１４絶縁膜ＭＣメモリセルＤＬ1,ＤＬ2 データ線ＷＬワード線Ｑｔ1,Ｑｔ2 転送用ＭＯＳ・ＦＥＴＱｄ1,Ｑｄ2 駆動用ＭＯＳ・ＦＥＴＱｐ1,Ｑｐ2 負荷用ＭＯＳ・ＦＥＴＶCC 電源電圧ＶSS 基準電圧

───────────────────────────────────────────────────── フロントページの続き (72)発明者池田修二東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】半導体基板に所定の半導体集積回路素子
を設けている半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板上に導体パターンを形成する工程
と、（ｂ）前記導体パターンの表面を被覆し、かつ、前
記導体パターンの下層の接続部が露出するように第１絶
縁膜を形成する工程と、（ｃ）前記第１絶縁膜および前
記接続部の表面を被覆し、かつ、ウエットエッチングに
よる除去処理に際して、前記第１絶縁膜に対するエッチ
ング選択比を大きくとれる材料からなる第２絶縁膜を形
成する工程と、（ｄ）前記第２絶縁膜上に前記接続部が
露出するようなマスク膜を形成する工程と、（ｅ）前記
マスク膜をエッチングマスクとして、前記第１絶縁膜と
第２絶縁膜とのエッチング選択比が大きくなるようなウ
エットエッチング処理を施すことにより、前記マスク膜
から露出する第２絶縁膜を除去し、前記接続部が露出す
る接続孔を穿孔する工程とを有することを特徴とする半
導体集積回路装置の製造方法。
【請求項２】請求項１記載の半導体集積回路装置の製
造方法において、前記導体パターンがＭＩＳトランジス
タのゲート電極であることを特徴とする半導体集積回路
装置の製造方法。
【請求項３】請求項１記載の半導体集積回路装置の製
造方法において、前記導体パターンが半導体集積回路を
構成する配線であることを特徴とする半導体集積回路装
置の製造方法。
【請求項４】請求項１、２または３記載の半導体集積
回路装置の製造方法において、前記第１絶縁膜が酸化膜
からなり、前記第２絶縁膜が窒化膜からなり、前記ウエ
ットエッチングが熱リン酸を用いたウエットエッチング
処理であることを特徴とする半導体集積回路装置の製造
方法。
【請求項５】請求項１、２または３記載の半導体集積
回路装置の製造方法において、前記第１絶縁膜が窒化膜
からなり、前記第２絶縁膜が酸化膜からなり、前記ウエ
ットエッチングがフッ酸を用いたウエットエッチング処
理であることを特徴とする半導体集積回路装置の製造方
法。
【請求項６】半導体基板にＭＩＳトランジスタを設け
ている半導体集積回路装置の製造方法であって、（ａ）
前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に導体膜および絶縁膜を順に
堆積した後、その導体膜および絶縁膜をパターニングす
ることによりゲート電極を形成するとともに、そのゲー
ト電極上にキャップ絶縁膜を形成する工程と、（ｃ）前
記ゲート電極およびキャップ絶縁膜の側面を被覆し、か
つ、前記半導体基板の接続部は露出するような側壁絶縁
膜を形成する工程と、（ｄ）前記キャップ絶縁膜、側壁
絶縁膜および半導体基板の接続部の表面を被覆し、か
つ、前記キャップ絶縁膜、側壁絶縁膜に対してエッチン
グ選択比を大きくとれる材料からなるエッチングストッ
パ膜を形成する工程と、（ｅ）前記エッチングストッパ
膜上に、そのエッチングストッパ膜に対してエッチング
選択比を大きくとれる材料からなる層間絶縁膜を形成す
る工程と、（ｆ）前記層間絶縁膜上に前記接続部が露出
するようなマスク膜を形成する工程と、（ｇ）前記マス
ク膜をエッチングマスクとし、かつ、前記エッチングス
トッパ膜をエッチングストッパとして、前記層間絶縁膜
にエッチングストッパ膜が露出するような孔を穿孔する
工程と、（ｈ）前記マスク膜を除去した後、残された層
間絶縁膜をマスク膜として、前記キャップ絶縁膜および
側壁絶縁膜とエッチングストッパ膜とのエッチング選択
比が大きくなるようなウエットエッチング処理を施すこ
とにより、前記孔から露出するエッチングストッパ膜を
除去し、前記接続部が露出する接続孔を穿孔する工程と
を有することを特徴とする半導体集積回路装置の製造方
法。
【請求項７】半導体基板にＭＩＳトランジスタを設け
ている半導体集積回路装置の製造方法であって、（ａ）
前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に導体膜および絶縁膜を順に
堆積した後、その導体膜および絶縁膜をパターニングす
ることによりゲート電極を形成するとともに、そのゲー
ト電極上にキャップ絶縁膜を形成する工程と、（ｃ）前
記ゲート電極およびキャップ絶縁膜の側面を被覆し、か
つ、前記半導体基板の接続部は露出するような側壁絶縁
膜を形成する工程と、（ｄ）前記キャップ絶縁膜、側壁
絶縁膜および半導体基板の表面を被覆し、かつ、前記キ
ャップ絶縁膜、側壁絶縁膜に対してエッチング選択比を
大きくとれる材料からなるエッチングストッパ膜を形成
する工程と、（ｅ）前記ゲート電極および側壁絶縁膜を
マスクとして、所定導電形の不純物を前記接続部上のエ
ッチングストッパ膜部分を透過させてその接続部にイオ
ン打ち込みする工程と、（ｆ）前記イオン打ち込み工程
後、前記エッチングストッパ膜上に、そのエッチングス
トッパ膜に対してエッチング選択比を大きくとれる材料
からなる層間絶縁膜を形成する工程と、（ｇ）前記層間
絶縁膜上に前記接続部が露出するようなマスク膜を形成
する工程と、（ｈ）前記マスク膜をエッチングマスクと
し、かつ、前記エッチングストッパ膜をエッチングスト
ッパとして、前記層間絶縁膜にエッチングストッパ膜が
露出するような孔を穿孔する工程と、（ｉ）前記マスク
膜を除去した後、残された層間絶縁膜をマスク膜とし
て、前記キャップ絶縁膜および側壁絶縁膜とエッチング
ストッパ膜とのエッチング選択比が大きくなるようなウ
エットエッチング処理を施すことにより、前記孔から露
出するエッチングストッパ膜を除去し、前記接続部が露
出する接続孔を穿孔する工程とを有することを特徴とす
る半導体集積回路装置の製造方法。
【請求項８】請求項６または７記載の半導体集積回路
装置の製造方法において、前記キャップ絶縁膜および側
壁絶縁膜が酸化膜からなり、前記エッチングストッパ膜
が窒化膜からなり、前記ウエットエッチングが熱リン酸
を用いたウエットエッチング処理であることを特徴とす
る半導体集積回路装置の製造方法。
【請求項９】半導体基板に所定の半導体集積回路素子
を設けている半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板上に導体パターンを形成する工程
と、（ｂ）前記導体パターンの表面を被覆し、かつ、前
記導体パターンの下層の接続部が露出するように第１絶
縁膜を形成する工程と、（ｃ）前記第１絶縁膜および前
記接続部の表面を被覆し、かつ、前記第１絶縁膜と同一
材料からなる第３絶縁膜を形成する工程と、（ｄ）前記
第３絶縁膜上に、前記第１絶縁膜および第３絶縁膜に対
するエッチング選択比を大きくとれる材料からなる第２
絶縁膜を形成する工程と、（ｅ）前記第２絶縁膜上に前
記第２絶縁膜に対するエッチング選択比を大きくとれる
材料からなる層間絶縁膜を形成する工程と、（ｆ）前記
層間絶縁膜上に前記接続部が露出するようなマスク膜を
形成する工程と、（ｇ）前記マスク膜をエッチングマス
クとし、かつ、前記第２絶縁膜をエッチングストッパと
して、前記層間絶縁膜にエッチングストッパ膜が露出す
るような孔を穿孔する工程と、（ｈ）前記マスク膜をエ
ッチングマスクとして、前記第２絶縁膜にその下層の第
３絶縁膜が露出するような孔を穿孔する工程と、（ｉ）
前記第１絶縁膜および第３絶縁膜と第２絶縁膜とのエッ
チング選択比が大きくなるようなウエットエッチング処
理を施すことにより、前記マスク膜から露出する第３絶
縁膜を除去し、前記接続部が露出する接続孔を穿孔する
工程とを有することを特徴とする半導体集積回路装置の
製造方法。