JPH11204641A - Manufacture of semiconductor integrated circuit device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To bore a connection hole without damaging the bottom part of a connection hole. SOLUTION: An insulation film 6 formed of a silicon nitride film is applied to cover a cap insulation film 4 which consists of a silicon oxide film and a sidewall 5 covering a gate electrode 3g. After a layer insulation film 7a has been deposited thereon, a photoresist pattern 8a is formed thereon. Thereafter, a hole is bored in a layer insulation film 7a through set etch treatment, wherein hydrofluoric acid is used with the use of the photoresist pattern 8a as a mask and the insulation film 6 of a lower layer as an etching stopper. Thereafter, an insulation film 6 which is exposed from the hole is removed through wet- etching treatment, wherein thermal phosphoric acid is used.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、異層配線間または配線−半
導体基板間を接続するための接続孔を穿孔する技術に適
用して有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for manufacturing a semiconductor integrated circuit device, and more particularly to a technique effective when applied to a technique for forming a connection hole for connecting between different-layer wirings or between a wiring and a semiconductor substrate. It is about.

【０００２】[0002]

【従来の技術】本発明者が検討した接続孔の穿孔技術
は、例えば互いに隣接するゲート電極間に半導体基板の
一部が露出するような接続孔を穿孔する技術であり、例
えば次のような２つの技術である。2. Description of the Related Art A connection hole drilling technique studied by the present inventors is a technique for drilling a connection hole such that a portion of a semiconductor substrate is exposed between adjacent gate electrodes. Two technologies.

【０００３】第１の技術は、次の通りである。まず、互
いに隣接するゲート電極の上面および側面に、それぞれ
シリコン酸化膜等からなるキャップ絶縁膜およびサイド
ウォールを形成した後、それらを被覆するようにシリコ
ン酸化膜からなる層間絶縁膜を形成する。続いて、その
層間絶縁膜膜上に接続孔形成用のフォトレジストパター
ンを形成した後、それをマスクとして、ドライエッチン
グ処理を施すことにより、互いに隣接するゲート電極間
の半導体基板部分が露出するような接続孔を穿孔する。The first technique is as follows. First, a cap insulating film and a sidewall made of a silicon oxide film or the like are formed on the upper surface and side surfaces of the gate electrodes adjacent to each other, and then an interlayer insulating film made of a silicon oxide film is formed so as to cover them. Subsequently, after a photoresist pattern for forming a connection hole is formed on the interlayer insulating film, a dry etching process is performed using the photoresist pattern as a mask so that a portion of the semiconductor substrate between adjacent gate electrodes is exposed. Drill a new connection hole.

【０００４】また、第２の技術は、高選択エッチング処
理を導入することで接続孔を自己整合的に形成する、い
わゆるセルフアラインコンタク（Self-Aligned Contact
hole ：以下、ＳＡＣという）技術であり、次の通りで
ある。A second technique is to form a connection hole in a self-aligned manner by introducing a high selective etching process, that is, a so-called self-aligned contact (Self-Aligned Contact).
hole: SAC), which is as follows.

【０００５】まず、互いに隣接するゲート電極の上面お
よび側面に、それぞれシリコン窒化膜等からなるキャッ
プ絶縁膜およびサイドウォールを形成した後、それらを
被覆するようにシリコン酸化膜からなる層間絶縁膜を形
成する。続いて、その層間絶縁膜膜上に接続孔形成用の
フォトレジストパターンを形成した後、それをマスクと
して、ドライエッチング処理を施す。この際、シリコン
酸化膜のエッチング速度の方が、シリコン窒化膜のエッ
チング速度よりも速くなるようにシリコン酸化膜とシリ
コン窒化膜とのエッチング選択比を大きくした状態でド
ライエッチング処理を施す。これにより、その層間絶縁
膜に、互いに隣接するゲート電極間の半導体基板部分が
露出するような接続孔を自己整合的に穿孔する。この場
合、微細な接続孔を位置合わせ良く形成できる。また、
半導体集積回路装置の製造工程の簡略化も可能である。First, a cap insulating film and a sidewall made of a silicon nitride film and the like are formed on the upper surface and side surfaces of the gate electrodes adjacent to each other, and then an interlayer insulating film made of a silicon oxide film is formed so as to cover them. I do. Subsequently, after a photoresist pattern for forming a connection hole is formed on the interlayer insulating film, dry etching is performed using the photoresist pattern as a mask. At this time, dry etching is performed in a state where the etching selectivity between the silicon oxide film and the silicon nitride film is increased so that the etching rate of the silicon oxide film is faster than the etching rate of the silicon nitride film. As a result, a connection hole is formed in the interlayer insulating film such that a portion of the semiconductor substrate between adjacent gate electrodes is exposed in a self-aligned manner. In this case, fine connection holes can be formed with good alignment. Also,
The manufacturing process of the semiconductor integrated circuit device can be simplified.

【０００６】なお、ＳＡＣ技術については、例えば株式
会社 培風館、１９９７年６月１０日発行、「アドバン
スト エレクトロニクスＩ−17 ＵＬＳＩプロセス技
術」Ｐ４５〜Ｐ４９に記載がある。The SAC technology is described in, for example, Baifukan Co., Ltd., issued on June 10, 1997, "Advanced Electronics I-17 ULSI Process Technology", pp. 45-49.

【０００７】[0007]

【発明が解決しようとする課題】ところが、上記本発明
者が検討した接続孔の穿孔技術においては、以下の課題
があることを本発明者は見出した。However, the inventor of the present invention has found that the following problems are involved in the connection hole drilling technology studied by the inventor.

【０００８】すなわち、ＳＡＣ技術を使用しない場合も
ＳＡＣ技術を使用する場合も接続孔をドライエッチング
によって穿孔する場合、接続孔底部から露出する半導体
基板部分がダメージを受ける結果、接続抵抗の増大等の
ような特性劣化が生じる問題がある。これは、配線が露
出するような接続孔を穿孔する場合も生じる問題であ
る。That is, when the connection hole is formed by dry etching both when the SAC technology is not used and when the SAC technology is used, the semiconductor substrate portion exposed from the bottom of the connection hole is damaged, and the connection resistance is increased. There is a problem that such characteristic deterioration occurs. This is a problem that occurs when a connection hole is exposed so that the wiring is exposed.

【０００９】そこで、当該接続孔をドライエッチング処
理によって形成した場合は、通常、接続孔から露出する
半導体基板部分に形成されたダメージ層をフロン（Ｃ
Ｆ）系のガス等を用いて除去するようにしているが、そ
の場合、半導体集積回路装置の製造工程数が増え、製造
コストが増加する問題がある。Therefore, when the connection hole is formed by dry etching, the damaged layer formed on the portion of the semiconductor substrate exposed from the connection hole is usually made of Freon (C).
The removal is performed by using F) -based gas or the like, but in this case, there is a problem that the number of manufacturing steps of the semiconductor integrated circuit device increases and the manufacturing cost increases.

【００１０】また、ＳＡＣ技術を使用しないで接続孔を
ドライエッチング処理によって穿孔する場合、その接続
孔を穿孔する際に、接続孔の周囲の絶縁膜（キャップ絶
縁膜やサイドウォール）も必要以上に削られてしまい、
その絶縁膜の耐圧が劣化する問題やその絶縁膜下層の配
線の一部が接続孔から露出され、その配線（ゲート電極
等）と接続孔内に形成される導体膜とが短絡してしまう
問題がある。In the case where a connection hole is formed by dry etching without using the SAC technique, when the connection hole is formed, an insulating film (cap insulating film or side wall) around the connection hole is more than necessary. Has been shaved,
A problem that the breakdown voltage of the insulating film is deteriorated and a problem that a part of the wiring under the insulating film is exposed from the connection hole and the wiring (gate electrode or the like) and the conductive film formed in the connection hole are short-circuited. There is.

【００１１】さらに、ＳＡＣ技術を使用する場合は、技
術的に高度で、コストのかかる高選択エッチング処理設
備を半導体集積回路装置の製造ラインに新たに導入する
必要が生じるため、半導体集積回路装置の製造コストが
増加する問題がある。Further, when the SAC technology is used, it is necessary to newly introduce a technically advanced and costly high selective etching processing equipment into a semiconductor integrated circuit device manufacturing line. There is a problem that the manufacturing cost increases.

【００１２】本発明の目的は、接続孔の底部にダメージ
を生じさせることなく、接続孔を穿孔することのできる
技術を提供することにある。An object of the present invention is to provide a technique capable of drilling a connection hole without causing damage to the bottom of the connection hole.

【００１３】また、本発明の目的は、接続孔を形成した
後のダメージ層除去工程を省略することのできる技術を
提供することにある。Another object of the present invention is to provide a technique capable of omitting a step of removing a damaged layer after forming a connection hole.

【００１４】また、本発明の目的は、接続孔周辺の絶縁
膜において耐圧不良を生じさせることなく、接続孔を穿
孔することのできる技術を提供することにある。Another object of the present invention is to provide a technique capable of drilling a connection hole without causing a breakdown voltage failure in an insulating film around the connection hole.

【００１５】また、本発明の目的は、半導体集積回路装
置の製造工程数を低減することのできる技術を提供する
ことにある。It is another object of the present invention to provide a technique capable of reducing the number of manufacturing steps of a semiconductor integrated circuit device.

【００１６】また、本発明の目的は、半導体集積回路装
置の製造コストを低減することのできる技術を提供する
ことにある。Another object of the present invention is to provide a technique capable of reducing the manufacturing cost of a semiconductor integrated circuit device.

【００１７】また、本発明の目的は、高選択エッチング
設備を導入することなく、接続孔を穿孔することのでき
る技術を提供することにある。Another object of the present invention is to provide a technique capable of drilling a connection hole without introducing a high selective etching facility.

【００１８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【００１９】[0019]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.

【００２０】本発明の半導体集積回路装置の製造方法
は、半導体基板に所定の半導体集積回路素子を設けてい
る半導体集積回路装置の製造方法であって、（ａ）前記
半導体基板上に導体パターンを形成する工程と、（ｂ）
前記導体パターンの表面を被覆し、かつ、前記導体パタ
ーンの下層の接続部が露出するように第１絶縁膜を形成
する工程と、（ｃ）前記第１絶縁膜および前記接続部の
表面を被覆し、かつ、ウエットエッチングによる除去処
理に際して、前記第１絶縁膜に対するエッチング選択比
を大きくとれる材料からなる第２絶縁膜を形成する工程
と、（ｄ）前記第２絶縁膜上に前記接続部が露出するよ
うなマスク膜を形成する工程と、（ｅ）前記マスク膜を
エッチングマスクとして、前記第１絶縁膜と第２絶縁膜
とのエッチング選択比が大きくなるようなウエットエッ
チング処理を施すことにより、前記マスク膜から露出す
る第２絶縁膜を除去し、前記接続部が露出する接続孔を
穿孔する工程とを有するものである。The method of manufacturing a semiconductor integrated circuit device according to the present invention is a method of manufacturing a semiconductor integrated circuit device in which a predetermined semiconductor integrated circuit element is provided on a semiconductor substrate, wherein (a) a conductive pattern is formed on the semiconductor substrate. Forming (b)
Forming a first insulating film so as to cover the surface of the conductor pattern and expose a connection portion below the conductor pattern; and (c) covering the surfaces of the first insulation film and the connection portion. And a step of forming a second insulating film made of a material capable of increasing an etching selectivity to the first insulating film during the removal process by wet etching; and (d) forming the connecting portion on the second insulating film. (E) performing a wet etching process using the mask film as an etching mask to increase an etching selectivity between the first insulating film and the second insulating film. Removing the second insulating film exposed from the mask film and forming a connection hole exposing the connection portion.

【００２１】また、本発明の半導体集積回路装置の製造
方法は、半導体基板にＭＩＳトランジスタを設けている
半導体集積回路装置の製造方法であって、（ａ）前記半
導体基板上にゲート絶縁膜を形成する工程と、（ｂ）前
記ゲート絶縁膜上に導体膜および絶縁膜を順に堆積した
後、その導体膜および絶縁膜をパターニングすることに
よりゲート電極を形成するとともに、そのゲート電極上
にキャップ絶縁膜を形成する工程と、（ｃ）前記ゲート
電極およびキャップ絶縁膜の側面を被覆し、かつ、前記
半導体基板の接続部は露出するような側壁絶縁膜を形成
する工程と、（ｄ）前記キャップ絶縁膜、側壁絶縁膜お
よび半導体基板の表面を被覆し、かつ、前記キャップ絶
縁膜、側壁絶縁膜に対してエッチング選択比を大きくと
れる材料からなるエッチングストッパ膜を形成する工程
と、（ｅ）前記ゲート電極および側壁絶縁膜をマスクと
して、所定導電形の不純物を前記接続部上のエッチング
ストッパ膜部分を透過させてその接続部にイオン打ち込
みする工程と、（ｆ）前記イオン打ち込み工程後、前記
エッチングストッパ膜上に、そのエッチングストッパ膜
に対してエッチング選択比を大きくとれる材料からなる
層間絶縁膜を形成する工程と、（ｇ）前記層間絶縁膜上
に前記接続部が露出するようなマスク膜を形成する工程
と、（ｈ）前記マスク膜をエッチングマスクとし、か
つ、前記エッチングストッパ膜をエッチングストッパと
して、前記層間絶縁膜にエッチングストッパ膜が露出す
るような孔を穿孔する工程と、（ｉ）前記マスク膜を除
去した後、残された層間絶縁膜をマスク膜として、前記
キャップ絶縁膜および側壁絶縁膜とエッチングストッパ
膜とのエッチング選択比が大きくなるようなウエットエ
ッチング処理を施すことにより、前記孔から露出するエ
ッチングストッパ膜を除去し、前記接続部が露出する接
続孔を穿孔する工程とを有するものである。Further, the method of manufacturing a semiconductor integrated circuit device according to the present invention is a method of manufacturing a semiconductor integrated circuit device in which a MIS transistor is provided on a semiconductor substrate, wherein (a) forming a gate insulating film on the semiconductor substrate (B) depositing a conductive film and an insulating film on the gate insulating film in order, forming a gate electrode by patterning the conductive film and the insulating film, and forming a cap insulating film on the gate electrode. (C) forming a sidewall insulating film that covers side surfaces of the gate electrode and the cap insulating film and that exposes a connection portion of the semiconductor substrate; and (d) forming the cap insulating film. It is made of a material that covers the surface of the film, the sidewall insulating film, and the semiconductor substrate, and has a large etching selectivity with respect to the cap insulating film and the sidewall insulating film. Forming a etching stopper film; and (e) ion-implanting an impurity of a predetermined conductivity type through the etching stopper film portion on the connection portion and ion-implanting the connection portion using the gate electrode and the sidewall insulating film as a mask. (F) forming an interlayer insulating film made of a material having a high etching selectivity with respect to the etching stopper film on the etching stopper film after the ion implantation step; and (g) forming an interlayer insulating film on the interlayer insulating film. (H) exposing an etching stopper film to the interlayer insulating film by using the mask film as an etching mask and the etching stopper film as an etching stopper. And (i) removing the mask film and removing the remaining interlayer insulating film. The etching stopper film exposed from the hole is removed by performing a wet etching process to increase an etching selectivity between the cap insulating film and the sidewall insulating film and the etching stopper film as a film, thereby exposing the connection portion. Perforating a connection hole to be formed.

【００２２】[0022]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below in detail with reference to the drawings. (Note that components having the same functions in all drawings for describing the embodiments are denoted by the same reference numerals.) , And the repeated explanation is omitted).

【００２３】（実施の形態１）図１は本発明の一実施の
形態である半導体集積回路装置の要部の回路図、図２〜
図８は図１の半導体集積回路装置の製造工程中における
要部断面図、図９は各エッチング処理時における絶縁膜
のエッチングレートを説明するための説明図、図１０は
ドライエッチング処理を用いた場合と本発明を用いた場
合とにおけるダメージ除去処理時間とコンタクト導通抵
抗との関係を示すグラフ図である。(Embodiment 1) FIG. 1 is a circuit diagram of a main part of a semiconductor integrated circuit device according to an embodiment of the present invention.
8 is a cross-sectional view of a main part during a manufacturing process of the semiconductor integrated circuit device of FIG. 1, FIG. 9 is an explanatory diagram for explaining an etching rate of an insulating film in each etching process, and FIG. 10 uses a dry etching process. FIG. 7 is a graph showing the relationship between the damage removal processing time and the contact conduction resistance in the case and when the present invention is used.

【００２４】本実施の形態１においては、特に限定され
るわけではないが、本発明を、例えばＳＲＡＭ（Static
Random Access Memory ）の製造方法に適用した場合を
例として説明する。In the first embodiment, although not particularly limited, the present invention is applied to, for example, an SRAM (Static
An example in which the present invention is applied to a method of manufacturing a random access memory will be described.

【００２５】このＳＲＡＭのメモリセルの回路図を図１
に示す。ＳＲＡＭのメモリセルＭＣは、一対の相補性の
データ線ＤＬ1 、ＤＬ2 と、ワード線ＷＬとの交差部に
配置されている。なお、一対の相補性のデータ線ＤＬ1,
ＤＬ2 には互いに反転した信号が流れるようになってい
る。FIG. 1 is a circuit diagram of a memory cell of this SRAM.
Shown in The memory cell MC of the SRAM is arranged at the intersection of a pair of complementary data lines DL1, DL2 and a word line WL. Note that a pair of complementary data lines DL1,
The inverted signals flow through DL2.

【００２６】メモリセルＭＣを構成する一対の駆動用Ｍ
ＯＳ・ＦＥＴＱｄ1,Ｑｄ2 および転送用ＭＯＳ・ＦＥＴ
Ｑｔ1,Ｑｔ2 は、例えばｎチャネル形で構成されてい
る。また、メモリセルＭＣを構成する一対の負荷用ＭＯ
Ｓ・ＦＥＴＱｐ1,Ｑｐ2 は、例えばｐチャネル形で構成
されている。すなわち、このメモリセルＭＣは、例えば
４個のｎチャネル形ＭＯＳ・ＦＥＴと２個のｐチャネル
形ＭＯＳ・ＦＥＴとを使った完全ＣＭＯＳ（Compliment
ary MOS ）形で構成されている。A pair of driving Ms constituting a memory cell MC
OS-FET Qd1, Qd2 and transfer MOS-FET
Qt1 and Qt2 are configured, for example, in an n-channel type. Further, a pair of load MOs constituting the memory cell MC are provided.
The S.FETs Qp1 and Qp2 are formed, for example, in a p-channel type. In other words, this memory cell MC is a complete CMOS (Compliment) using, for example, four n-channel MOS-FETs and two p-channel MOS-FETs.
ary MOS).

【００２７】このメモリセルＭＣを構成する上記６個の
ＭＯＳ・ＦＥＴのうち、一対の駆動用ＭＯＳ・ＦＥＴＱ
ｄ1,Ｑｄ2 と、一対の負荷用ＭＯＳ・ＦＥＴＱｐ1,Ｑｐ
2 とは、１ビットの情報を記憶する情報蓄積部としての
２つのフリップフロップ回路を構成している。Of the six MOS FETs constituting the memory cell MC, a pair of driving MOSFETs Q
d1, Qd2 and a pair of load MOS-FETs Qp1, Qp
2 constitutes two flip-flop circuits as information storage units for storing 1-bit information.

【００２８】その各々のフリップフロップ回路の一方の
入出力端子は、転送用ＭＯＳ・ＦＥＴＱｔ1 のソース領
域に接続され、他方の入出力端子は、転送用ＭＯＳ・Ｆ
ＥＴＱｔ2 のソース領域に接続されている。そして、転
送用ＭＯＳ・ＦＥＴＱｔ1 のドレイン領域はデータ線Ｄ
Ｌ1 に接続され、転送用ＭＯＳ・ＦＥＴＱｔ2 のドレイ
ン領域はデータ線ＤＬ2 に接続されている。すなわち、
２つのフリップフロップ回路は転送用ＭＯＳ・ＦＥＴＱ
ｔ1,Ｑｔ2 を介してデータ線ＤＬ1,ＤＬ2 と回路的に接
続されている。One input / output terminal of each flip-flop circuit is connected to the source region of the transfer MOSFET Qt1, and the other input / output terminal is connected to the transfer MOSFET Ft.
It is connected to the source region of ETQt2. The drain region of the transfer MOSFET Qt1 is connected to the data line D
The drain region of the transfer MOSFET Qt2 is connected to the data line DL2. That is,
The two flip-flop circuits are transfer MOSFETs Q
The circuit is connected to the data lines DL1 and DL2 via t1 and Qt2.

【００２９】また、２つのフリップフロップ回路の一端
（負荷用ＭＯＳ・ＦＥＴＱｐ1,Ｑｐ2 のソース領域）は
電源電圧（Ｖcc) に接続され、他端（駆動用ＭＯＳ・Ｆ
ＥＴＱｄ1,Ｑｄ2 のソース領域）は基準電圧（Ｖss) に
接続されている。電源電圧（Ｖcc) は、例えば３Ｖ程度
であり、基準電圧（Ｖss) は、例えば０Ｖ程度である。One end of each of the two flip-flop circuits (the source regions of the load MOS-FETs Qp1 and Qp2) is connected to the power supply voltage (Vcc), and the other end (the drive MOS-F
The source regions of ETQd1 and Qd2) are connected to a reference voltage (Vss). The power supply voltage (Vcc) is, for example, about 3V, and the reference voltage (Vss) is, for example, about 0V.

【００３０】次に、本実施の形態１のＳＲＡＭの製造方
法を図２〜図１０によって説明する。なお、本実施の形
態１においては、上記した転送用ＭＯＳ・ＦＥＴＱｔ1
部分を抜き出してＳＲＡＭの製造方法の一例を説明す
る。Next, a method of manufacturing the SRAM according to the first embodiment will be described with reference to FIGS. In the first embodiment, the transfer MOS-FET Qt1 described above is used.
An example of a method of manufacturing an SRAM by extracting a portion will be described.

【００３１】図２はそのＳＲＡＭの製造工程中における
要部断面図を示している。半導体基板１は、例えばｎ^-
形シリコン単結晶からなり、その上部にはｐウエル２が
形成されている。このｐウエル２は、例えばｐ形不純物
（ホウ素等）が半導体基板１の上部にイオン注入されて
形成されている。なお、半導体基板１上の分離領域には
分離用のフィールド絶縁膜が選択的に形成されている。
このフィールド絶縁膜は、例えばシリコン酸化膜からな
り、選択酸化法で形成されている。FIG. 2 is a sectional view showing a main part of the SRAM during a manufacturing process. The semiconductor substrate 1 is, for example, n ⁻
A p-well 2 is formed on top of the silicon single crystal. The p-well 2 is formed by, for example, ion-implanting a p-type impurity (boron or the like) into the upper portion of the semiconductor substrate 1. Note that an isolation field insulating film is selectively formed in the isolation region on the semiconductor substrate 1.
This field insulating film is made of, for example, a silicon oxide film and is formed by a selective oxidation method.

【００３２】転送用ＭＯＳ・ＦＥＴＱｔ1,Ｑｔ2 は、転
送用ＭＯＳ・ＦＥＴＱｔ1,Ｑｔ2 のソースおよびドレイ
ンを形成する一対の半導体領域（接続部）３ｄと、ゲー
ト絶縁膜３ｉと、ゲート電極（導体パターン）３ｇとを
有している。The transfer MOSFETs Qt1 and Qt2 include a pair of semiconductor regions (connections) 3d forming the source and drain of the transfer MOSFETs Qt1 and Qt2, a gate insulating film 3i, and a gate electrode (conductor pattern) 3g. And

【００３３】この個々の半導体領域３ｄは、転送用ＭＯ
Ｓ・ＦＥＴＱｔ1,Ｑｔ2 のチャネルに接するように形成
された低不純物濃度のｎ^- 形半導体領域３ｄ1 と、その
チャネルから離間する位置においてｎ^- 形半導体領域３
ｄ1 の一部に重なるように形成された高不純物濃度のｎ
⁺ 形半導体領域３ｄ2 とで構成されている。Each of the semiconductor regions 3d is provided with a transfer MO.
N of low impurity concentration is formed in contact with the channel of the S · FETQt1, Qt2 ^- a type semiconductor region 3d1, at a location spaced from the channel the n ^- type semiconductor region 3
high impurity concentration n formed so as to partially overlap d1
⁺ D semiconductor region 3d2.

【００３４】すなわち、転送用ＭＯＳ・ＦＥＴＱｔ1,Ｑ
ｔ2 のソースおよびドレインを形成する半導体領域３ｄ
は、チャネル側に相対的に低不純物濃度の半導体領域を
有する、いわゆるＬＤＤ（Lightly Doped Drain ）構造
で構成されている。That is, the transfer MOS-FETs Qt1, Qt
semiconductor region 3d forming source and drain of t2
Has a so-called LDD (Lightly Doped Drain) structure having a semiconductor region with a relatively low impurity concentration on the channel side.

【００３５】このｎ^- 形半導体領域３ｄ1 は、例えばｎ
形不純物のリンまたはヒ素が導入されてなる。なお、こ
のｎ^- 形半導体領域３ｄ1 は、ゲート電極３ｇをパター
ニングした後、そのゲート電極３ｇをマスクとして、半
導体基板１に不純物をイオン注入し、熱処理を施すこと
で形成されている。[0035] The the n ^- type semiconductor region 3d1, for example n
Form impurities such as phosphorus or arsenic are introduced. The n ⁻ -type semiconductor region 3d1 is formed by patterning the gate electrode 3g, ion-implanting impurities into the semiconductor substrate 1 using the gate electrode 3g as a mask, and performing heat treatment.

【００３６】また、ｎ⁺ 形半導体領域３ｄ2 は、例えば
ｎ形不純物のリンまたはヒ素が導入されてなり、ゲート
電極３ｇ等の側面に後述のサイドウォールを形成した
後、そのゲート電極３ｇおよびサイドウォールをマスク
として半導体基板１に不純物をイオン注入し、熱処理を
施すことで形成されている。The n ^{+ -type} semiconductor region 3d2 is doped with, for example, an n-type impurity such as phosphorus or arsenic. After forming a sidewall described later on the side surface of the gate electrode 3g or the like, the gate electrode 3g and the sidewall are formed. Is formed by ion-implanting impurities into the semiconductor substrate 1 using the mask as a mask and performing a heat treatment.

【００３７】なお、図２の中央の半導体領域３ｄはその
左右の転送用ＭＯＳ・ＦＥＴＱｔ1,Ｑｔ2 に共通の半導
体領域となっている。また、図２の右側の半導体領域３
ｄは駆動用ＭＯＳ・ＦＥＴＱｄ2 （図１参照）との共通
の半導体領域となっている。The central semiconductor region 3d in FIG. 2 is a semiconductor region common to the left and right transfer MOS-FETs Qt1 and Qt2. The semiconductor region 3 on the right side of FIG.
d is a common semiconductor region with the driving MOSFET Qd2 (see FIG. 1).

【００３８】ゲート絶縁膜３ｉは、例えばシリコン酸化
膜からなる。ただし、ゲート絶縁膜３ｉの材料はシリコ
ン酸化膜に限定されるものではなく種々変更可能であ
り、例えば酸窒化膜（ＳｉＯＮ）でも良い。これによ
り、ゲート絶縁膜３ｉの耐圧を向上させることができ、
その厚さをさらに薄くすることが可能となる。The gate insulating film 3i is made of, for example, a silicon oxide film. However, the material of the gate insulating film 3i is not limited to the silicon oxide film, but can be variously changed. For example, an oxynitride film (SiON) may be used. Thereby, the breakdown voltage of the gate insulating film 3i can be improved,
The thickness can be further reduced.

【００３９】ゲート電極３ｇは、ゲート絶縁膜３ｉ上に
２つの導体膜３ｇ1,３ｇ2 が下層から順に積み重ねられ
てなる。下層の導体膜３ｇ1 は、例えばｎ形不純物が導
入された低抵抗ポリシリコンからなる。また、上層の導
体膜３ｇ2 は、例えばタングステンシリサイド等のよう
なシリサイドからなる。この転送用ＭＯＳ・ＦＥＴＱｔ
1,Ｑｔ2 のゲート電極３ｇは、ワード線ＷＬ（図１参
照）と一体に形成されている。The gate electrode 3g is formed by stacking two conductor films 3g1 and 3g2 on a gate insulating film 3i in order from the lower layer. The lower conductive film 3g1 is made of, for example, low-resistance polysilicon doped with an n-type impurity. The upper conductive film 3g2 is made of silicide such as tungsten silicide. This transfer MOSFET Qt
The gate electrode 3g of 1, Qt2 is formed integrally with the word line WL (see FIG. 1).

【００４０】ただし、ゲート電極３ｇの構造は、これに
限定されるものではなく、例えば低抵抗ポリシリコンの
単体膜で構成しても良い。また、低抵抗ポリシリコン上
に窒化チタン等のようなバリア金属膜を介してタングス
テン等のような金属膜を積み重ねてなる、いわゆるポリ
メタル構造としても良い。このポリメタル構造の場合
は、ゲート電極３ｇ（ワード線ＷＬ）に流れる信号の速
度を向上させることができるので、ＳＲＡＭの動作速度
の向上させることが可能となる。However, the structure of the gate electrode 3g is not limited to this, and may be constituted by, for example, a single film of low-resistance polysilicon. Further, a so-called polymetal structure in which a metal film such as tungsten is stacked on a low-resistance polysilicon via a barrier metal film such as titanium nitride or the like may be used. In the case of this polymetal structure, the speed of the signal flowing through the gate electrode 3g (word line WL) can be improved, so that the operation speed of the SRAM can be improved.

【００４１】このようなゲート電極３ｇ上（上層の導体
膜３ｇ2 上）には、キャップ絶縁膜（第１絶縁膜）４が
形成されている。このキャップ絶縁膜４は、例えばシリ
コン酸化膜からなり、例えばゲート電極３ｇのパターニ
ングと同時にパターン形成されている。すなわち、ゲー
ト絶縁膜３ｉを形成した後の半導体基板１上に導体膜３
ｇ1,３ｇ2 およびシリコン酸化膜からなる絶縁膜をＣＶ
Ｄ法等によって堆積した後、その積み重ね膜をフォトリ
ソグラフィ技術およびドライエッチング技術によってパ
ターニングすることで形成されている。On such a gate electrode 3g (on the upper conductive film 3g2), a cap insulating film (first insulating film) 4 is formed. The cap insulating film 4 is made of, for example, a silicon oxide film, and is patterned at the same time as, for example, patterning the gate electrode 3g. That is, the conductor film 3 is formed on the semiconductor substrate 1 after the gate insulating film 3i is formed.
The insulating film consisting of g1, 3g2 and silicon oxide film is CV
After being deposited by the D method or the like, the stacked film is formed by patterning using a photolithography technique and a dry etching technique.

【００４２】また、ゲート電極３ｇおよびキャップ絶縁
膜４の側面には、サイドウォール（第１絶縁膜、側壁絶
縁膜）５が形成されている。このサイドウォール５は、
例えばシリコン酸化膜からなり、例えば次のようにして
形成されている。On the side surfaces of the gate electrode 3g and the cap insulating film 4, a side wall (first insulating film, side wall insulating film) 5 is formed. This sidewall 5
It is made of, for example, a silicon oxide film and is formed, for example, as follows.

【００４３】すなわち、ゲート電極３ｇおよびキャップ
絶縁膜４を形成した後の半導体基板１上に、例えばシリ
コン酸化膜からなる絶縁膜をＣＶＤ法等によって堆積
し、ゲート絶縁膜３ｉ、フィールド絶縁膜、ゲート電極
３ｇおよびキャップ絶縁膜４の表面を被覆した後、その
絶縁膜を異方性のドライエッチング等によって全面エッ
チバックすることにより、ゲート電極３ｇおよびキャッ
プ絶縁膜４の側壁のみにサイドウォール５を形成する。That is, an insulating film made of, for example, a silicon oxide film is deposited on the semiconductor substrate 1 after forming the gate electrode 3g and the cap insulating film 4 by a CVD method or the like, and the gate insulating film 3i, the field insulating film, and the gate insulating film are formed. After covering the surfaces of the electrode 3g and the cap insulating film 4, the insulating film is entirely etched back by anisotropic dry etching or the like, so that the sidewalls 5 are formed only on the side walls of the gate electrode 3g and the cap insulating film 4. I do.

【００４４】まず、本実施の形態１においては、このよ
うな半導体基板１上に、図３に示すように、後述する接
続孔形成時のエッチングストッパ用の絶縁膜６をＣＶＤ
法等によって堆積する。これにより、半導体基板１の上
面、キャップ絶縁膜４の表面、サイドウォール５の表面
およびフィールド絶縁膜の表面を被覆する。First, in the first embodiment, as shown in FIG. 3, an insulating film 6 for an etching stopper at the time of forming a connection hole to be described later is formed on the semiconductor substrate 1 by CVD.
It is deposited by a method or the like. Thus, the upper surface of the semiconductor substrate 1, the surface of the cap insulating film 4, the surface of the sidewall 5, and the surface of the field insulating film are covered.

【００４５】この絶縁膜６は、例えばシリコン窒化膜か
らなり、その厚さは、例えば５０Å〜３００Å、好まし
くは２００Å程度である。ただし、その厚さの下限は当
該接続孔形成時におけるエッチングストッパとして機能
すれば良い。また、その厚さの上限は、絶縁膜６があま
り厚いとその除去の際に、キャップ絶縁膜４上の絶縁膜
６の端部が削られ過ぎてしまいアンダカットが生じるの
で、そのような問題が生じない程度に設定すれば良い。The insulating film 6 is made of, for example, a silicon nitride film, and has a thickness of, for example, 50 ° to 300 °, preferably about 200 °. However, the lower limit of the thickness may function as an etching stopper when the connection hole is formed. Further, the upper limit of the thickness is such that if the insulating film 6 is too thick, the edge of the insulating film 6 on the cap insulating film 4 is excessively shaved during the removal, resulting in undercut. May be set to such an extent that does not occur.

【００４６】続いて、絶縁膜６上に、例えば厚さ１５０
０Å程度のシリコン酸化膜等からなる層間絶縁膜７ａを
ＣＶＤ法等によって形成した後、図４に示すように、層
間絶縁膜７ａの上面に接続孔形成用のフォトレジストパ
ターン８ａをフォトリソグラフィ技術によって形成す
る。Subsequently, a thickness of, for example, 150
After an interlayer insulating film 7a made of a silicon oxide film of about 0 ° is formed by a CVD method or the like, as shown in FIG. 4, a photoresist pattern 8a for forming a connection hole is formed on the upper surface of the interlayer insulating film 7a by a photolithography technique. Form.

【００４７】その後、そのフォトレジストパターン８ａ
をマスクとして、半導体基板１に対して、例えばフッ酸
（ＨＦ）を用いたウエットエッチング処理を施すことに
より、そのフォトレジストパターン８ａから露出する層
間絶縁膜７ａ部分を除去する。Thereafter, the photoresist pattern 8a is formed.
Is used as a mask, the semiconductor substrate 1 is subjected to a wet etching process using, for example, hydrofluoric acid (HF) to remove a portion of the interlayer insulating film 7a exposed from the photoresist pattern 8a.

【００４８】この際、本実施の形態１においては、図９
に示すように、フッ酸溶液によるシリコン酸化膜のエッ
チングレートが１ｎｍ／ｍｉｎに対して、シリコン窒化
膜のエッチングレートが0.０５ｎｍ／ｍｉｎ程度なの
で、シリコン窒化膜等からなる絶縁膜６がエッチングス
トッパとして機能する。At this time, in the first embodiment, FIG.
As shown in the figure, since the etching rate of the silicon oxide film with the hydrofluoric acid solution is about 1 nm / min and the etching rate of the silicon nitride film is about 0.05 nm / min, the insulating film 6 made of a silicon nitride film or the like is an etching stopper. Function as

【００４９】したがって、このようなフッ酸によるウエ
ットエッチング処理後においても、フォトレジストパタ
ーン８ａから露出する領域に絶縁膜６が残されており、
その絶縁膜６により下層のサイドウォール５や半導体基
板１の上面が被覆され保護されている。また、このよう
なウエットエッチング処理では、フォトレジストパター
ン８ａから露出する層間絶縁膜７ａ部分は等方的にエッ
チング除去されるので、残された層間絶縁膜７ａの端部
は、フォトレジストパターン８ａの端部よりも後退し、
かつ、傾斜している。Therefore, even after such wet etching with hydrofluoric acid, the insulating film 6 remains in the region exposed from the photoresist pattern 8a.
The insulating film 6 covers and protects the lower sidewall 5 and the upper surface of the semiconductor substrate 1. Also, in such a wet etching process, the portion of the interlayer insulating film 7a exposed from the photoresist pattern 8a is isotropically etched away, so that the end of the remaining interlayer insulating film 7a is Receding from the end,
And it is inclined.

【００５０】その後、フォトレジストパターン８ａを除
去した後、半導体基板１に対して、例えば熱リン酸（Ｈ
₃ ＰＯ₄ ）を用いたウエットエッチング処理を施すこと
により、図５に示すように、層間絶縁膜（マスク膜）７
ａから露出する絶縁膜６部分を除去し、半導体基板１の
上面（半導体領域３ｄの上面）が露出するような接続孔
９ａを自己整合的に穿孔する。この接続孔９ａの直径
は、例えば0.２〜0.４μｍ程度である。Thereafter, after removing the photoresist pattern 8a, the semiconductor substrate 1 is exposed to, for example, hot phosphoric acid (H
_By performing a wet etching process using ₃ PO ₄ ), an interlayer insulating film (mask film) 7 is formed as shown in FIG.
A portion of the insulating film 6 exposed from a is removed, and a connection hole 9a exposing the upper surface of the semiconductor substrate 1 (the upper surface of the semiconductor region 3d) is formed in a self-aligned manner. The diameter of the connection hole 9a is, for example, about 0.2 to 0.4 μm.

【００５１】この際、本実施の形態１においては、図９
に示すように、熱リン酸溶液によるシリコン酸化膜のエ
ッチングレートが0.０５ｎｍ／ｍｉｎに対して、シリコ
ン窒化膜のエッチングレートが１ｎｍ／ｍｉｎ程度なの
で、シリコン酸化膜等からなるキャップ絶縁膜４、サイ
ドウォール５および層間絶縁膜７ａはほとんど除去され
ず、シリコン窒化膜等からなる絶縁膜６が除去される。
なお、半導体基板１（半導体領域３ｄ）上の薄いシリコ
ン酸化膜は、熱リン酸等によるウエットエッチング処理
あるいはその後の洗浄処理時等に除去されてしまう。At this time, in the first embodiment, FIG.
As shown in FIG. 2, the etching rate of the silicon oxide film by the hot phosphoric acid solution is 0.05 nm / min and the etching rate of the silicon nitride film is about 1 nm / min. The sidewall 5 and the interlayer insulating film 7a are hardly removed, and the insulating film 6 made of a silicon nitride film or the like is removed.
Note that the thin silicon oxide film on the semiconductor substrate 1 (semiconductor region 3d) is removed during a wet etching process using hot phosphoric acid or the like or a subsequent cleaning process.

【００５２】このように本実施の形態１においては、半
導体領域３ｄの上面が露出するような接続孔９をウエッ
トエッチング処理によって自己整合的に穿孔することに
より、半導体領域３ｄ部分にダメージ層を形成すること
なく、微細な接続孔９ａを位置合わせ良く穿孔すること
が可能となっている。したがって、そのダメージ層に起
因する接続抵抗の増大を招くことなく、素子の微細化で
き、素子集積度を向上させることが可能となっている。As described above, in the first embodiment, a damage layer is formed in the semiconductor region 3d by piercing the connection hole 9 such that the upper surface of the semiconductor region 3d is exposed by wet etching. It is possible to pierce the fine connection hole 9a with good alignment without performing the positioning. Therefore, the device can be miniaturized without increasing the connection resistance caused by the damaged layer, and the device integration can be improved.

【００５３】ここで、図１０は、熱リン酸を用いたウエ
ットエッチング処理で接続孔９ａを形成した場合と、プ
ラズマドライエッチング処理で接続孔９ａを形成した場
合とでダメージ層除去処理時間とコンタクト導通抵抗と
の関係を比較したものである。Here, FIG. 10 shows the damage layer removal processing time and contact time when the connection hole 9a is formed by wet etching using hot phosphoric acid and when the connection hole 9a is formed by plasma dry etching. It is a comparison of the relationship with the conduction resistance.

【００５４】プラズマドライエッチング処理を用いた場
合は、ダメージ層除去処理時間を長くすることで、コン
タクト導通抵抗を下げることが可能であることが判る。
一方、熱リン酸を用いたウエットエッチング処理を用い
た場合は、ダメージ層除去処理を行わなくてもコンタク
ト導通抵抗がプラズマドライエッチング処理を用いた場
合に比べて小さいことが判る。When the plasma dry etching process is used, it can be seen that the contact conduction resistance can be reduced by lengthening the damage layer removal processing time.
On the other hand, when the wet etching process using the hot phosphoric acid is used, the contact conduction resistance is smaller than when the plasma dry etching process is used without performing the damage layer removing process.

【００５５】すなわち、本実施の形態１においては、ダ
メージ層除去処理を施さなくても接続部の抵抗を下げる
ことが可能となっている。したがって、本実施の形態１
においては、ダメージ層除去処理工程を無くすことがで
きる。このため、工程削減による異物付着率の低減を図
ることができるので、ＳＲＡＭの歩留まりおよび信頼性
を向上させることが可能となっている。また、ＳＲＡＭ
の製造時間を短縮することが可能となっている。さら
に、ＳＲＡＭの製造コストを低減することが可能となっ
ている。That is, in the first embodiment, it is possible to reduce the resistance of the connection portion without performing the damage layer removal processing. Therefore, the first embodiment
In the above, the damage layer removal processing step can be eliminated. For this reason, the foreign matter adhesion rate can be reduced by reducing the number of steps, so that it is possible to improve the yield and reliability of the SRAM. Also, SRAM
Can be manufactured in a shorter time. Further, the manufacturing cost of the SRAM can be reduced.

【００５６】また、この熱リン酸を用いたウエットエッ
チング処理時には、キャップ絶縁膜４、サイドウォール
５および層間絶縁膜７ａはほとんど除去されないので、
それら絶縁膜の耐圧を確保することが可能となる。した
がって、ＳＲＡＭの歩留まりおよび信頼性を向上させる
ことが可能となっている。In the wet etching process using the hot phosphoric acid, the cap insulating film 4, the side walls 5, and the interlayer insulating film 7a are hardly removed.
It is possible to ensure the withstand voltage of these insulating films. Therefore, it is possible to improve the yield and reliability of the SRAM.

【００５７】また、接続孔９ａの形成に際して、高度で
コストのかかる高選択エッチング処理が不要である。す
なわち、ＳＲＡＭの製造ラインに、高度でコストのかか
る新しい技術を導入することなく、接続孔９ａを穿孔す
ることができる。したがって、ＳＲＡＭの製造コストを
低減することが可能となる。Further, in forming the connection hole 9a, a sophisticated and costly high selective etching process is not required. That is, the connection hole 9a can be formed without introducing a new and expensive technology into the SRAM manufacturing line. Therefore, it is possible to reduce the manufacturing cost of the SRAM.

【００５８】次いで、接続孔９ａを穿孔した後、半導体
基板１上に、例えば低抵抗ポリシリコンからなる導体膜
およびタングステンシリサイド等からなる導体膜を下層
から順にＣＶＤ法等によって堆積した後、これをフォト
リソグラフィ技術およびドライエッチング技術によって
パターニングすることにより、図６に示すように、引き
出し電極１０を形成する。引き出し電極１０の導体膜１
０ａは、例えば低抵抗ポリシリコンからなり、導体膜１
０ｂは、例えばタングステンシリサイドからなる。Next, after piercing the connection hole 9a, a conductor film made of, for example, low-resistance polysilicon and a conductor film made of tungsten silicide are deposited on the semiconductor substrate 1 in order from the lower layer by CVD or the like. By patterning using a photolithography technique and a dry etching technique, an extraction electrode 10 is formed as shown in FIG. Conductor film 1 of extraction electrode 10
0a is made of, for example, low-resistance polysilicon,
Ob is made of, for example, tungsten silicide.

【００５９】続いて、半導体基板１上に、例えばシリコ
ン酸化膜からなる層間絶縁膜７ｂをＣＶＤ法等によって
被着することにより引き出し電極１０等を被覆した後、
図７に示すように、層間絶縁膜７ｂに、半導体基板１の
他方の半導体領域３ｄが露出するような接続孔９ｂをフ
ォトリソグラフィ技術およびドライエッチング技術によ
って穿孔する。Subsequently, the lead electrode 10 and the like are coated on the semiconductor substrate 1 by applying an interlayer insulating film 7b made of, for example, a silicon oxide film by a CVD method or the like.
As shown in FIG. 7, a connection hole 9b through which the other semiconductor region 3d of the semiconductor substrate 1 is exposed is formed in the interlayer insulating film 7b by photolithography and dry etching.

【００６０】その後、半導体基板１上に、例えば低抵抗
ポリシリコン等からなる導体膜をＣＶＤ法等によって堆
積した後、その導体膜をフォトリソグラフィ技術および
ドライエッチング技術によってパターニングすることに
より、電極１１を形成する。この電極１１は、転送用Ｍ
ＯＳ・ＦＥＴＱｔ1,Ｑｔ2 の半導体領域３ｄと電気的に
接続されている。Thereafter, a conductor film made of, for example, low-resistance polysilicon is deposited on the semiconductor substrate 1 by a CVD method or the like, and the conductor film is patterned by a photolithography technique and a dry etching technique to form the electrode 11. Form. This electrode 11 has a transfer M
It is electrically connected to the semiconductor region 3d of the OS.FETs Qt1, Qt2.

【００６１】次いで、図８に示すように、半導体基板１
上に、例えばシリコン酸化膜等からなる層間絶縁膜７ｃ
をＣＶＤ法等によって堆積した後、層間絶縁膜７ｂ, ７
ｃに引き出し電極１０の一部が露出するような接続孔９
ｃをフォトリソグラフィ技術およびドライエッチング技
術によって穿孔する。Next, as shown in FIG.
An interlayer insulating film 7c made of, for example, a silicon oxide film
Is deposited by a CVD method or the like, and then the interlayer insulating films 7b and 7 are formed.
c so that a part of the extraction electrode 10 is exposed in
c is perforated by a photolithography technique and a dry etching technique.

【００６２】続いて、半導体基板１上に、例えば窒化チ
タン等からなる導体膜をスパッタリング法等によって堆
積した後、その上に、例えばタングステン等のような導
体膜をＣＶＤ法等によって堆積し、さらに、それら導体
膜の上部を異方性のドライエッチングまたはＣＭＰ（Ch
emical Mechanical Polishing ）によって除去すること
により、接続孔９ｃ内に埋込導体膜１２を形成する。Subsequently, after a conductive film made of, for example, titanium nitride is deposited on the semiconductor substrate 1 by a sputtering method or the like, a conductive film made of, for example, tungsten is deposited thereon by a CVD method or the like. , Anisotropic dry etching or CMP (Ch
The embedded conductor film 12 is formed in the connection hole 9c by being removed by emical mechanical polishing.

【００６３】その後、層間絶縁膜７ｃ上に、例えばチタ
ン、アルミニウム（Ａｌ）、チタンおよび窒化チタンを
下層から順にスパッタリング法等によって堆積した後、
これをフォトリソグラフィ技術およびドライエッチング
技術によってパターニングすることにより、データ線Ｄ
Ｌ1 （ＤＬ2 ）を形成する。Thereafter, for example, titanium, aluminum (Al), titanium and titanium nitride are sequentially deposited on the interlayer insulating film 7c from the lower layer by sputtering or the like.
This is patterned by a photolithography technique and a dry etching technique to form a data line D.
L1 (DL2) is formed.

【００６４】その後、データ線ＤＬ1 （ＤＬ2 ）を被覆
するように層間絶縁膜をＣＶＤ法等によって堆積した
後、その層間絶縁膜上に、第２層配線をパターニング
し、さらに、これを被覆するように表面保護膜をＣＶＤ
法等によって堆積することで、ＳＲＡＭを製造する。After that, an interlayer insulating film is deposited by a CVD method or the like so as to cover the data line DL1 (DL2), and then a second-layer wiring is patterned on the interlayer insulating film and further covered. CVD surface protection film
The SRAM is manufactured by depositing by a method or the like.

【００６５】このように、本実施の形態１によれば、以
下の効果を得ることが可能となる。As described above, according to the first embodiment, the following effects can be obtained.

【００６６】(1).熱リン酸を用いたウエットエッチング
処理により半導体基板１の上面が露出する接続孔９ａを
自己整合的に形成することにより、半導体基板１（半導
体領域３ｄ）の上部にダメージ層を形成することなく、
微細な接続孔９ａを位置合わせ良く穿孔することが可能
となる。(1) The connection hole 9a exposing the upper surface of the semiconductor substrate 1 is formed in a self-aligned manner by wet etching using hot phosphoric acid, thereby damaging the upper portion of the semiconductor substrate 1 (semiconductor region 3d). Without forming a layer,
Fine connection holes 9a can be formed with good alignment.

【００６７】(2).上記(1) により、接続孔９ａから露出
する半導体領域３ｄと引き出し電極１０との接続部の抵
抗を低減することが可能となる。したがって、ＳＲＡＭ
の動作速度を向上させることが可能となる。(2) According to the above (1), it is possible to reduce the resistance of the connection between the semiconductor region 3d exposed from the connection hole 9a and the extraction electrode 10. Therefore, the SRAM
Operation speed can be improved.

【００６８】(3).上記(1) により、接続孔９ａを形成し
た後におけるダメージ層の除去処理を無くすことができ
るので、ＳＲＡＭの歩留まりおよび信頼性を向上でき、
ＳＲＡＭの製造時間を短縮でき、しかもＳＲＡＭの製造
コストを低減することが可能となる。(3) According to the above (1), the process of removing the damaged layer after the formation of the connection hole 9a can be eliminated, so that the yield and reliability of the SRAM can be improved.
The manufacturing time of the SRAM can be reduced, and the manufacturing cost of the SRAM can be reduced.

【００６９】(4).上記(1) により、接続孔９ａを自己整
合的に穿孔するので、素子の微細化でき、素子集積度を
向上させることが可能となる。したがって、ＳＲＡＭの
機能を向上させることが可能となる。(4) According to the above (1), since the connection hole 9a is formed in a self-aligned manner, the element can be miniaturized and the degree of integration of the element can be improved. Therefore, the function of the SRAM can be improved.

【００７０】(5).熱リン酸を用いたウエットエッチング
処理により接続孔９ａを穿孔することにより、キャップ
絶縁膜４、サイドウォール５および層間絶縁膜７ａをほ
とんど除去することなく接続孔９ａを穿孔することがで
きるので、それら絶縁膜の耐圧を確保することが可能と
なる。したがって、ＳＲＡＭの歩留まりおよび信頼性を
向上させることが可能となる。(5) Drilling the connection hole 9a by wet etching using hot phosphoric acid, thereby drilling the connection hole 9a without substantially removing the cap insulating film 4, the sidewalls 5 and the interlayer insulating film 7a. Therefore, it is possible to ensure the withstand voltage of these insulating films. Therefore, it is possible to improve the yield and reliability of the SRAM.

【００７１】(6).接続孔９ａの形成に際して、高度でコ
ストのかかる高選択エッチング処理が不要である。すな
わち、ＳＲＡＭの製造ラインに、高度でコストのかかる
新しい技術を導入することなく、接続孔９ａを穿孔する
ことができる。したがって、ＳＲＡＭの製造コストを低
減することが可能となる。(6) When forming the connection hole 9a, it is not necessary to perform a sophisticated and costly high selective etching process. That is, the connection hole 9a can be formed without introducing a new and expensive technology into the SRAM manufacturing line. Therefore, it is possible to reduce the manufacturing cost of the SRAM.

【００７２】（実施の形態２）図１１〜図１４は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。(Embodiment 2) FIGS. 11 to 14 are cross-sectional views of essential parts during a manufacturing process of a semiconductor integrated circuit device according to another embodiment of the present invention.

【００７３】本実施の形態２のＳＲＡＭの製造方法を図
１１〜図１４によって説明する。なお、本実施の形態２
においても、前記実施の形態１で説明した転送用ＭＯＳ
・ＦＥＴＱｔ1 部分を抜き出してＳＲＡＭの製造方法の
一例を説明する。A method of manufacturing the SRAM according to the second embodiment will be described with reference to FIGS. In addition, Embodiment 2
Also, in the transfer MOS described in the first embodiment,
An example of a method of manufacturing an SRAM by extracting the FET Qt1 will be described.

【００７４】図１１は前記図２に対応するＳＲＡＭの製
造工程中における要部断面図を示している。本実施の形
態２においては、キャップ絶縁膜４およびサイドウォー
ル５が、例えばシリコン窒化膜からなる。図１１におい
てそれ以外は前記実施の形態１と同じである。FIG. 11 is a cross-sectional view of a main part of the SRAM corresponding to FIG. 2 during a manufacturing process. In the second embodiment, the cap insulating film 4 and the sidewall 5 are made of, for example, a silicon nitride film. In FIG. 11, the rest is the same as the first embodiment.

【００７５】まず、本実施の形態２においては、このよ
うな半導体基板１上に、図１２に示すように、後述する
接続孔形成時のエッチングストッパ用の絶縁膜６をＣＶ
Ｄ法等によって堆積する。これにより、半導体基板１の
上面、キャップ絶縁膜４の表面、サイドウォール５の表
面およびフィールド絶縁膜の表面を被覆する。First, in the second embodiment, as shown in FIG. 12, an insulating film 6 for an etching stopper at the time of forming a connection hole, which will be described later, is formed on the semiconductor substrate 1 by CV.
It is deposited by the D method or the like. Thus, the upper surface of the semiconductor substrate 1, the surface of the cap insulating film 4, the surface of the sidewall 5, and the surface of the field insulating film are covered.

【００７６】本実施の形態２において、この絶縁膜６
は、例えばシリコン酸化膜からなり、その厚さは、例え
ば５０Å〜３００Å、好ましくは２００Å程度である。
ただし、その厚さの下限は当該接続孔形成時におけるエ
ッチングストッパとして機能すれば良い。また、その厚
さの上限は、絶縁膜６があまり厚いとその除去の際に、
キャップ絶縁膜４上の絶縁膜６の端部が削られ過ぎてし
まいアンダカットが生じるので、そのような問題が生じ
ない程度に設定すれば良い。In the second embodiment, the insulating film 6
Is made of, for example, a silicon oxide film, and has a thickness of, for example, 50 ° to 300 °, preferably about 200 °.
However, the lower limit of the thickness may function as an etching stopper when the connection hole is formed. Also, the upper limit of the thickness is that if the insulating film 6 is too thick,
Since the edge of the insulating film 6 on the cap insulating film 4 is excessively shaved and an undercut occurs, it may be set to such an extent that such a problem does not occur.

【００７７】続いて、その絶縁膜６上に、例えば厚さ１
５００Å程度のシリコン窒化膜等からなる層間絶縁膜７
ａをＣＶＤ法等によって形成した後、図１３に示すよう
に、層間絶縁膜７ａの上面に接続孔形成用のフォトレジ
ストパターン８ａをフォトリソグラフィ技術によって形
成する。Subsequently, on the insulating film 6, for example, the thickness 1
Interlayer insulating film 7 made of silicon nitride film of about 500 °
After a is formed by the CVD method or the like, as shown in FIG. 13, a photoresist pattern 8a for forming a connection hole is formed on the upper surface of the interlayer insulating film 7a by photolithography.

【００７８】その後、そのフォトレジストパターン８ａ
をマスクとして、半導体基板１に対して、例えば熱リン
酸（Ｈ₃ ＰＯ₄ ）を用いたウエットエッチング処理を施
すことにより、そのフォトレジストパターン８ａから露
出する層間絶縁膜７ａ部分を除去する。Thereafter, the photoresist pattern 8a is formed.
Is used as a mask, the semiconductor substrate 1 is subjected to wet etching using, for example, hot phosphoric acid (H ₃ PO ₄ ), thereby removing the portion of the interlayer insulating film 7a exposed from the photoresist pattern 8a.

【００７９】この際、本実施の形態２においては、前記
実施の形態１の説明で用いた図９に示すように、熱リン
酸溶液によるシリコン窒化膜のエッチングレートが１ｎ
ｍ／ｍｉｎに対して、シリコン酸化膜のエッチングレー
トが0.０５ｎｍ／ｍｉｎ程度なので、シリコン酸化膜等
からなる絶縁膜６がエッチングストッパとして機能す
る。At this time, in the second embodiment, as shown in FIG. 9 used in the description of the first embodiment, the etching rate of the silicon nitride film by the hot phosphoric acid solution is 1 n.
Since the etching rate of the silicon oxide film is about 0.05 nm / min with respect to m / min, the insulating film 6 made of a silicon oxide film or the like functions as an etching stopper.

【００８０】したがって、このような熱リン酸によるウ
エットエッチング処理後においても、フォトレジストパ
ターン８ａから露出する領域に絶縁膜６が残されてお
り、その絶縁膜６により下層のサイドウォール５や半導
体基板１の上面が被覆され保護されている。また、この
ようなウエットエッチング処理では、フォトレジストパ
ターン８ａから露出する層間絶縁膜７ａ部分は等方的に
エッチング除去されるので、残された層間絶縁膜７ａの
端部は、フォトレジストパターン８ａの端部よりも後退
し、かつ、傾斜している。Therefore, even after the wet etching process using the hot phosphoric acid, the insulating film 6 remains in the region exposed from the photoresist pattern 8a, and the insulating film 6 causes the lower sidewall 5 and the semiconductor substrate 5 to remain. 1 is covered and protected. Also, in such a wet etching process, the portion of the interlayer insulating film 7a exposed from the photoresist pattern 8a is isotropically etched away, so that the end of the remaining interlayer insulating film 7a is It recedes from the end and is inclined.

【００８１】その後、フォトレジストパターン８ａを除
去した後、半導体基板１に対して、例えばフッ酸（Ｈ
Ｆ）を用いたウエットエッチング処理を施すことによ
り、図１４に示すように、層間絶縁膜７ａから露出する
絶縁膜６部分を除去し、半導体基板１の上面（半導体領
域３ｄの上面）が露出するような接続孔９ａを自己整合
的に穿孔する。この接続孔９ａの直径は、例えば0.２〜
0.４μｍ程度である。Thereafter, after removing the photoresist pattern 8a, the semiconductor substrate 1 is subjected to, for example, hydrofluoric acid (H
By performing a wet etching process using F), as shown in FIG. 14, the portion of the insulating film 6 exposed from the interlayer insulating film 7a is removed, and the upper surface of the semiconductor substrate 1 (the upper surface of the semiconductor region 3d) is exposed. Such a connection hole 9a is formed in a self-aligned manner. The diameter of the connection hole 9a is, for example, 0.2 to 0.2.
It is about 0.4 μm.

【００８２】この際、本実施の形態１においては、前記
実施の形態１の説明で用いた図９に示すように、フッ酸
溶液によるシリコン窒化膜のエッチングレートが0.０５
ｎｍ／ｍｉｎに対して、シリコン酸化膜のエッチングレ
ートが１ｎｍ／ｍｉｎ程度なので、シリコン窒化膜等か
らなるキャップ絶縁膜４、サイドウォール５および層間
絶縁膜７ａはほとんど除去されず、シリコン酸化膜等か
らなる絶縁膜６が除去される。なお、半導体基板１（半
導体領域３ｄ上）の薄いシリコン酸化膜は、フッ酸等に
よるウエットエッチング処理時等に除去されてしまう。At this time, in the first embodiment, as shown in FIG. 9 used in the description of the first embodiment, the etching rate of the silicon nitride film by the hydrofluoric acid solution is 0.05.
Since the etching rate of the silicon oxide film is about 1 nm / min with respect to nm / min, the cap insulating film 4, side wall 5, and interlayer insulating film 7a made of a silicon nitride film or the like are hardly removed, and The insulating film 6 is removed. Note that the thin silicon oxide film on the semiconductor substrate 1 (on the semiconductor region 3d) is removed at the time of wet etching with hydrofluoric acid or the like.

【００８３】このように本実施の形態２においても、半
導体領域３ｄの上面が露出するような接続孔９ａをウエ
ットエッチング処理によって自己整合的に穿孔すること
により、半導体領域３ｄ部分にダメージ層を形成するこ
となく、微細な接続孔９ａを位置合わせ良く穿孔するこ
とが可能となっている。したがって、そのダメージ層に
起因する接続抵抗の増大を招くことなく、素子の微細化
でき、素子集積度を向上させることが可能となってい
る。As described above, also in the second embodiment, the connection hole 9a exposing the upper surface of the semiconductor region 3d is self-aligned by wet etching to form a damaged layer in the semiconductor region 3d. It is possible to pierce the fine connection hole 9a with good alignment without performing the positioning. Therefore, the device can be miniaturized without increasing the connection resistance caused by the damaged layer, and the device integration can be improved.

【００８４】すなわち、本実施の形態２においても、ダ
メージ層除去処理を施さなくても接続部の抵抗を下げる
ことが可能となっている。したがって、本実施の形態２
においても、ダメージ層除去処理工程を無くすことがで
きる。このため、工程削減による異物付着率の低減を図
ることができるので、ＳＲＡＭの歩留まりおよび信頼性
を向上させることが可能となっている。また、ＳＲＡＭ
の製造時間を短縮することが可能となっている。さら
に、ＳＲＡＭの製造コストを低減することが可能となっ
ている。That is, also in the second embodiment, the resistance of the connection portion can be reduced without performing the damage layer removing process. Therefore, Embodiment 2
In this case, the damage layer removing step can be omitted. For this reason, the foreign matter adhesion rate can be reduced by reducing the number of steps, so that it is possible to improve the yield and reliability of the SRAM. Also, SRAM
Can be manufactured in a shorter time. Further, the manufacturing cost of the SRAM can be reduced.

【００８５】また、このフッ酸を用いたウエットエッチ
ング処理時には、キャップ絶縁膜４、サイドウォール５
および層間絶縁膜７ａはほとんど除去されないので、そ
れら絶縁膜の耐圧を確保することが可能となる。したが
って、半導体集積回路装置の歩留まりおよび信頼性を向
上させることが可能となっている。In the wet etching process using hydrofluoric acid, the cap insulating film 4 and the side wall 5
Since the interlayer insulating film 7a is hardly removed, it is possible to ensure the withstand voltage of these insulating films. Therefore, it is possible to improve the yield and reliability of the semiconductor integrated circuit device.

【００８６】また、接続孔９ａの形成に際して、高度で
コストのかかる高選択エッチング処理が不要である。す
なわち、半導体集積回路装置の製造ラインに、高度でコ
ストのかかる新しい技術を導入することなく、接続孔９
ａを穿孔することができる。したがって、半導体集積回
路装置の製造コストを低減することが可能となる。In forming the connection hole 9a, it is unnecessary to perform a sophisticated and costly high selective etching process. In other words, the connection hole 9 can be formed without introducing a sophisticated and costly new technology into the manufacturing line of the semiconductor integrated circuit device.
a can be perforated. Therefore, the manufacturing cost of the semiconductor integrated circuit device can be reduced.

【００８７】これ以降の製造工程は、前記実施の形態１
と同じなので説明を省略する。The subsequent manufacturing steps are the same as those in the first embodiment.
Therefore, the description is omitted.

【００８８】このような本実施の形態２においても、前
記実施の形態１で得られた効果を得ることが可能とな
る。In the second embodiment as well, the effects obtained in the first embodiment can be obtained.

【００８９】（実施の形態３）図１５〜図１７は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。(Embodiment 3) FIGS. 15 to 17 are cross-sectional views of essential parts during a manufacturing process of a semiconductor integrated circuit device according to another embodiment of the present invention.

【００９０】本実施の形態３のＳＲＡＭの製造方法を図
１５〜図１７によって説明する。なお、本実施の形態３
においても、上記した転送用ＭＯＳ・ＦＥＴＱｔ1 部分
を抜き出してＳＲＡＭの製造方法の一例を説明する。A method of manufacturing the SRAM according to the third embodiment will be described with reference to FIGS. Embodiment 3
Also, an example of a method of manufacturing an SRAM by extracting the above-described transfer MOSFET Qt1 will be described.

【００９１】図１５はそのＳＲＡＭの製造工程中におけ
る要部断面図を示している。半導体基板１は、例えばｎ
^- 形シリコン単結晶からなり、その上部にはｐウエル２
が形成されている。このｐウエル２は、例えばｐ形不純
物（ホウ素等）が半導体基板１の上部にイオン注入され
て形成されている。なお、半導体基板１上の分離領域に
は分離用のフィールド絶縁膜が選択的に形成されてい
る。このフィールド絶縁膜は、例えばシリコン酸化膜か
らなり、選択酸化法で形成されている。FIG. 15 is a cross-sectional view of a principal part during a manufacturing process of the SRAM. The semiconductor substrate 1 is, for example, n
^- made form silicon single crystal, and its upper p-well 2
Are formed. The p-well 2 is formed by, for example, ion-implanting a p-type impurity (boron or the like) into the upper portion of the semiconductor substrate 1. Note that an isolation field insulating film is selectively formed in the isolation region on the semiconductor substrate 1. This field insulating film is made of, for example, a silicon oxide film and is formed by a selective oxidation method.

【００９２】転送用ＭＯＳ・ＦＥＴＱｔ1,Ｑｔ2 は、転
送用ＭＯＳ・ＦＥＴＱｔ1,Ｑｔ2 のソースおよびドレイ
ンを形成する一対の半導体領域３ｄと、ゲート絶縁膜３
ｉと、ゲート電極３ｇとを有している。The transfer MOSFETs Qt1 and Qt2 are composed of a pair of semiconductor regions 3d forming the source and drain of the transfer MOSFETs Qt1 and Qt2,
i and a gate electrode 3g.

【００９３】この個々の半導体領域３ｄは、転送用ＭＯ
Ｓ・ＦＥＴＱｔ1,Ｑｔ2 のチャネルに接するように形成
された低不純物濃度のｎ^- 形半導体領域３ｄ1 と、その
チャネルから離間する位置においてｎ^- 形半導体領域３
ｄ1 の一部に重なるように形成された高不純物濃度のｎ
⁺ 形半導体領域３ｄ2 とで構成されている。Each of the semiconductor regions 3d is provided with a transfer MO.
N of low impurity concentration is formed in contact with the channel of the S · FETQt1, Qt2 ^- a type semiconductor region 3d1, at a location spaced from the channel the n ^- type semiconductor region 3
high impurity concentration n formed so as to partially overlap d1
⁺ D semiconductor region 3d2.

【００９４】すなわち、転送用ＭＯＳ・ＦＥＴＱｔ1,Ｑ
ｔ2 のソースおよびドレインを形成する半導体領域３ｄ
は、チャネル側に相対的に低不純物濃度の半導体領域を
形成している、いわゆるＬＤＤ（Lightly Doped Drain
）構造で構成されている。That is, the transfer MOSFETs Qt1, Qt
semiconductor region 3d forming source and drain of t2
Is a so-called LDD (Lightly Doped Drain) in which a semiconductor region having a relatively low impurity concentration is formed on the channel side.
) Structure.

【００９５】このｎ^- 形半導体領域３ｄ1 は、例えばｎ
形不純物のリンまたはヒ素が導入されてなる。なお、こ
のｎ^- 形半導体領域３ｄ1 は、ゲート電極３ｇをパター
ニングした後、そのゲート電極３ｇをマスクとして、半
導体基板１に不純物をイオン注入し、熱処理を施すこと
で形成されている。The n ^{− type} semiconductor region 3d1 is formed, for example, by n
Form impurities such as phosphorus or arsenic are introduced. The n ⁻ -type semiconductor region 3d1 is formed by patterning the gate electrode 3g, ion-implanting impurities into the semiconductor substrate 1 using the gate electrode 3g as a mask, and performing heat treatment.

【００９６】また、ｎ⁺ 形半導体領域３ｄ2 は、例えば
ｎ形不純物のリンまたはヒ素が導入されてなり、ゲート
電極３ｇ等の側面に後述のサイドウォールを形成した
後、そのゲート電極３ｇおよびサイドウォールをマスク
として半導体基板１に不純物をイオン注入し、熱処理を
施すことで形成されている。The n ^{+ -type} semiconductor region 3d2 is doped with, for example, an n-type impurity such as phosphorus or arsenic. After forming a sidewall described later on the side surface of the gate electrode 3g, the gate electrode 3g and the sidewall are formed. Is formed by ion-implanting impurities into the semiconductor substrate 1 using the mask as a mask and performing a heat treatment.

【００９７】なお、図１５の中央の半導体領域３ｄはそ
の左右の転送用ＭＯＳ・ＦＥＴＱｔ1,Ｑｔ2 に共通の半
導体領域となっている。また、図１５の右側の半導体領
域３ｄは駆動用ＭＯＳ・ＦＥＴＱｄ2 （図１参照）との
共通の半導体領域となっている。The semiconductor region 3d at the center in FIG. 15 is a semiconductor region common to the left and right transfer MOSFETs Qt1 and Qt2. The semiconductor region 3d on the right side of FIG. 15 is a common semiconductor region with the driving MOSFET Qd2 (see FIG. 1).

【００９８】ゲート絶縁膜３ｉは、例えばシリコン酸化
膜からなる。ただし、ゲート絶縁膜３ｉの材料はシリコ
ン酸化膜に限定されるものではなく種々変更可能であ
り、例えば酸窒化膜（ＳｉＯＮ）でも良い。これによ
り、ゲート絶縁膜３ｉの耐圧を向上させることができ、
その厚さをさらに薄くすることが可能となる。The gate insulating film 3i is made of, for example, a silicon oxide film. However, the material of the gate insulating film 3i is not limited to the silicon oxide film, but can be variously changed. For example, an oxynitride film (SiON) may be used. Thereby, the breakdown voltage of the gate insulating film 3i can be improved,
The thickness can be further reduced.

【００９９】ゲート電極３ｇは、ゲート絶縁膜３ｉ上に
２つの導体膜３ｇ1,３ｇ2 が下層から順に積み重ねられ
てなる。下層の導体膜３ｇ1 は、例えばｎ形不純物が導
入された低抵抗ポリシリコンからなる。また、上層の導
体膜３ｇ2 は、例えばタングステンシリサイド等のよう
なシリサイドからなる。この転送用ＭＯＳ・ＦＥＴＱｔ
1,Ｑｔ2 のゲート電極３ｇは、ワード線ＷＬ（図１参
照）と一体に形成されている。The gate electrode 3g is formed by stacking two conductor films 3g1 and 3g2 on a gate insulating film 3i in order from the lower layer. The lower conductive film 3g1 is made of, for example, low-resistance polysilicon doped with an n-type impurity. The upper conductive film 3g2 is made of silicide such as tungsten silicide. This transfer MOSFET Qt
The gate electrode 3g of 1, Qt2 is formed integrally with the word line WL (see FIG. 1).

【０１００】ただし、ゲート電極３ｇの構造は、これに
限定されるものではなく、例えば低抵抗ポリシリコンの
単体膜で構成しても良い。また、低抵抗ポリシリコン上
に窒化チタン等のようなバリア金属膜を介してタングス
テン等のような金属膜を積み重ねてなる、いわゆるポリ
メタル構造としても良い。これにより、ゲート電極３ｇ
（ワード線ＷＬ）に流れる信号の速度を向上させること
ができるので、ＳＲＡＭの動作速度の向上させることが
可能となる。However, the structure of the gate electrode 3g is not limited to this, and may be constituted by, for example, a single film of low-resistance polysilicon. Further, a so-called polymetal structure in which a metal film such as tungsten is stacked on a low-resistance polysilicon via a barrier metal film such as titanium nitride or the like may be used. Thereby, the gate electrode 3g
Since the speed of the signal flowing through (word line WL) can be improved, the operation speed of the SRAM can be improved.

【０１０１】このようなゲート電極３ｇ上（上層の導体
膜３ｇ2 上）には、キャップ絶縁膜４が形成されてい
る。このキャップ絶縁膜４は、例えばシリコン酸化膜か
らなり、例えばゲート電極３ｇのパターニングと同時に
パターン形成されている。すなわち、ゲート絶縁膜３ｉ
を形成した後の半導体基板１上に導体膜３ｇ1,３ｇ2 お
よびシリコン酸化膜からなる絶縁膜をＣＶＤ法等によっ
て堆積した後、その積み重ね膜をフォトリソグラフィ技
術およびドライエッチング技術によってパターニングす
ることで形成されている。On such a gate electrode 3g (on the upper conductive film 3g2), a cap insulating film 4 is formed. The cap insulating film 4 is made of, for example, a silicon oxide film, and is patterned at the same time as, for example, patterning the gate electrode 3g. That is, the gate insulating film 3i
Is formed by depositing an insulating film composed of conductor films 3g1, 3g2 and a silicon oxide film on the semiconductor substrate 1 after the formation of the insulating film by a CVD method or the like, and then patterning the stacked film by photolithography and dry etching. ing.

【０１０２】また、ゲート電極３ｇおよびキャップ絶縁
膜４の側面には、サイドウォール５が形成されている。
このサイドウォール５は、例えばシリコン酸化膜からな
り、例えば次のようにして形成されている。Further, sidewalls 5 are formed on side surfaces of the gate electrode 3 g and the cap insulating film 4.
The sidewall 5 is made of, for example, a silicon oxide film, and is formed, for example, as follows.

【０１０３】すなわち、ゲート電極３ｇおよびキャップ
絶縁膜４を形成した後の半導体基板１上に、例えばシリ
コン酸化膜からなる絶縁膜をＣＶＤ法等によって堆積
し、ゲート絶縁膜３ｉ、フィールド絶縁膜、ゲート電極
３ｇおよびキャップ絶縁膜４の表面を被覆した後、その
絶縁膜を異方性のドライエッチングによって全面エッチ
バックすることにより、ゲート電極３ｇおよびキャップ
絶縁膜４の側壁のみにサイドウォール５を形成する。That is, an insulating film made of, for example, a silicon oxide film is deposited on the semiconductor substrate 1 after the gate electrode 3g and the cap insulating film 4 are formed by the CVD method or the like, and the gate insulating film 3i, the field insulating film, the gate After covering the surfaces of the electrode 3g and the cap insulating film 4, the insulating film is entirely etched back by anisotropic dry etching, so that the sidewall 5 is formed only on the side wall of the gate electrode 3g and the cap insulating film 4. .

【０１０４】まず、本実施の形態３においては、このよ
うな半導体基板１上に、図１６に示すように、例えば厚
さ１５００Å程度のシリコン窒化膜等からなる絶縁膜
（第２絶縁膜）１３をＣＶＤ法等によって堆積する。こ
れにより、半導体基板１の上面、キャップ絶縁膜４の表
面、サイドウォール５の表面およびフィールド絶縁膜の
表面を被覆する。First, in the third embodiment, as shown in FIG. 16, an insulating film (second insulating film) 13 made of, for example, a silicon nitride film having a thickness of about 1500 ° is formed on such a semiconductor substrate 1. Is deposited by a CVD method or the like. Thus, the upper surface of the semiconductor substrate 1, the surface of the cap insulating film 4, the surface of the sidewall 5, and the surface of the field insulating film are covered.

【０１０５】続いて、図１７に示すように、絶縁膜１３
の上面に接続孔形成用のフォトレジストパターン（マス
ク膜）８ａをフォトリソグラフィ技術によって形成した
後、そのフォトレジストパターン８ａをマスクとして、
半導体基板１に対して、例えば熱リン酸（Ｈ₃ ｐＯ₄ ）
を用いたウエットエッチング処理を施すことにより、そ
のフォトレジストパターン８ａから露出する絶縁膜１３
部分を除去し、半導体基板１（半導体領域１３ｄ）が露
出するような接続孔９ａを位置合わせ良く自己整合的に
穿孔する。なお、このようなウエットエッチング処理で
は、フォトレジストパターン８ａから露出する絶縁膜１
３部分は等方的にエッチング除去されるので、残された
絶縁膜１３の端部は、フォトレジストパターン８ａの端
部から後退し、かつ、傾斜している。Subsequently, as shown in FIG.
After a photoresist pattern (mask film) 8a for forming a connection hole is formed on the upper surface of the substrate by photolithography, the photoresist pattern 8a is used as a mask.
For example, hot phosphoric acid (H ₃ pO ₄ )
Of the insulating film 13 exposed from the photoresist pattern 8a by performing a wet etching process using
Portions are removed and connection holes 9a for exposing the semiconductor substrate 1 (semiconductor region 13d) are formed in a well-aligned and self-aligned manner. In such a wet etching process, the insulating film 1 exposed from the photoresist pattern 8a is formed.
Since the three portions are isotropically removed by etching, the remaining end of the insulating film 13 recedes from the end of the photoresist pattern 8a and is inclined.

【０１０６】このようなウエットエッチング処理に際し
て、本実施の形態３においては、前記実施の形態１の説
明で用いた図９に示すように、熱リン酸溶液によるシリ
コン窒化膜のエッチングレートが１ｎｍ／ｍｉｎに対し
て、シリコン酸化膜のエッチングレートが0.０５ｎｍ／
ｍｉｎ程度なので、シリコン窒化膜等からなる絶縁膜１
３がエッチング除去され、その下層のシリコン酸化膜か
らなるキャップ絶縁膜４やサイドウォール５は除去され
ない。In such a wet etching process, in the third embodiment, as shown in FIG. 9 used in the description of the first embodiment, the etching rate of the silicon nitride film by the hot phosphoric acid solution is 1 nm / min, the etching rate of the silicon oxide film is 0.05 nm /
min, the insulating film 1 made of a silicon nitride film or the like.
3 is removed by etching, and the cap insulating film 4 and the side wall 5 made of the underlying silicon oxide film are not removed.

【０１０７】このように本実施の形態３においては、半
導体領域３ｄの上面が露出するような接続孔９ａをウエ
ットエッチング処理によって自己整合的に穿孔すること
により、半導体領域３ｄ部分にダメージ層を形成するこ
となく、微細な接続孔９ａを位置合わせ良く穿孔するこ
とが可能となっている。したがって、そのダメージ層に
起因する接続抵抗の増大を招くことなく、素子の微細化
でき、素子集積度を向上させることが可能となってい
る。As described above, in the third embodiment, a damaged layer is formed in the semiconductor region 3d by piercing the connection hole 9a such that the upper surface of the semiconductor region 3d is exposed by wet etching. It is possible to pierce the fine connection hole 9a with good alignment without performing the positioning. Therefore, the device can be miniaturized without increasing the connection resistance caused by the damaged layer, and the device integration can be improved.

【０１０８】また、本実施の形態３においても、ダメー
ジ層除去処理を施さなくても接続部の抵抗を下げること
が可能となっている。したがって、本実施の形態３にお
いても、ダメージ層除去処理工程を無くすことができ
る。このため、工程削減による異物付着率の低減を図る
ことができるので、ＳＲＡＭの歩留まりおよび信頼性を
向上させることが可能となっている。また、ＳＲＡＭの
製造時間を短縮することが可能となっている。さらに、
ＳＲＡＭの製造コストを低減することが可能となってい
る。Also in the third embodiment, it is possible to reduce the resistance of the connection portion without performing the damage layer removing process. Therefore, also in the third embodiment, the step of removing the damaged layer can be eliminated. For this reason, the foreign matter adhesion rate can be reduced by reducing the number of steps, so that it is possible to improve the yield and reliability of the SRAM. Further, it is possible to reduce the manufacturing time of the SRAM. further,
It is possible to reduce the manufacturing cost of the SRAM.

【０１０９】また、この熱リン酸を用いたウエットエッ
チング処理時には、キャップ絶縁膜４、サイドウォール
５および層間絶縁膜７ａはほとんど除去されないので、
それら絶縁膜の耐圧を確保することが可能となる。した
がって、半導体集積回路装置の歩留まりおよび信頼性を
向上させることが可能となっている。In the wet etching process using the hot phosphoric acid, the cap insulating film 4, the side wall 5, and the interlayer insulating film 7a are hardly removed.
It is possible to ensure the withstand voltage of these insulating films. Therefore, it is possible to improve the yield and reliability of the semiconductor integrated circuit device.

【０１１０】また、接続孔９ａの形成に際して、高度で
コストのかかる高選択エッチング処理が不要である。す
なわち、半導体集積回路装置の製造ラインに、高度でコ
ストのかかる新しい技術を導入することなく、接続孔９
ａを穿孔することができる。したがって、半導体集積回
路装置の製造コストを低減することが可能となる。In forming the connection hole 9a, it is unnecessary to perform a sophisticated and costly high selective etching process. In other words, the connection hole 9 can be formed without introducing a sophisticated and costly new technology into the manufacturing line of the semiconductor integrated circuit device.
a can be perforated. Therefore, the manufacturing cost of the semiconductor integrated circuit device can be reduced.

【０１１１】このようなウエットエッチング処理の後、
フォトレジストパターン８ａを除去し、半導体基板１に
対して、洗浄処理を施す。これ以降は、前記実施の形態
１と同じなので説明を省略する。After such wet etching,
The photoresist pattern 8a is removed, and the semiconductor substrate 1 is subjected to a cleaning process. Subsequent steps are the same as those in the first embodiment, and a description thereof will be omitted.

【０１１２】このような本実施の形態３においては、前
記実施の形態１で得られた効果の他に、前記実施の形態
１に比べてＳＲＡＭの製造工程数を低減できるという効
果を得ることが可能となる。In the third embodiment, in addition to the effect obtained in the first embodiment, an effect that the number of manufacturing steps of the SRAM can be reduced as compared with the first embodiment can be obtained. It becomes possible.

【０１１３】すなわち、本実施の形態３においては、前
記実施の形態１においてエッチングストッパ用の絶縁膜
の堆積工程、層間絶縁膜の堆積工程、層間絶縁膜にウエ
ットエッチング処理により孔を形成する工程およびその
孔から露出するエッチングストッパ膜をウエットエッチ
ング処理により除去して接続孔を形成する工程が、前記
層間絶縁膜にあたる絶縁膜１３を堆積する工程およびそ
の絶縁膜１３に接続孔９ａを形成する工程に相当する。
したがって、本実施の形態３においては、成膜工程およ
びエッチング工程を削減できるので、ＳＲＡＭの製造工
程数を低減することが可能となる。That is, in the third embodiment, a step of depositing an insulating film for an etching stopper, a step of depositing an interlayer insulating film, a step of forming a hole in the interlayer insulating film by wet etching in the first embodiment, and The step of forming the connection hole by removing the etching stopper film exposed from the hole by wet etching is the step of depositing the insulating film 13 corresponding to the interlayer insulating film and the step of forming the connection hole 9a in the insulating film 13. Equivalent to.
Therefore, in the third embodiment, the number of film forming steps and etching steps can be reduced, so that the number of SRAM manufacturing steps can be reduced.

【０１１４】（実施の形態４）図１８〜図２３は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。(Embodiment 4) FIGS. 18 to 23 are fragmentary cross-sectional views of a semiconductor integrated circuit device according to another embodiment of the present invention during a manufacturing step.

【０１１５】本実施の形態４のＳＲＡＭの製造方法を図
１８〜図２２によって説明する。なお、本実施の形態４
においても、前記実施の形態１で説明した転送用ＭＯＳ
・ＦＥＴＱｔ1 部分を抜き出してＳＲＡＭの製造方法の
一例を説明する。The method of manufacturing the SRAM according to the fourth embodiment will be described with reference to FIGS. Embodiment 4
Also, in the transfer MOS described in the first embodiment,
An example of a method of manufacturing an SRAM by extracting the FET Qt1 will be described.

【０１１６】図１８は前記図２に対応するＳＲＡＭの製
造工程中における要部断面図を示している。ただし、本
実施の形態４においては、この段階において半導体領域
３ｄ2 （図２参照）が形成されていない。図１８におい
てそれ以外は前記実施の形態１と同じである。FIG. 18 is a cross-sectional view of a main part of the SRAM corresponding to FIG. 2 during a manufacturing step. However, in the fourth embodiment, the semiconductor region 3d2 (see FIG. 2) is not formed at this stage. In other respects, FIG. 18 is the same as the first embodiment.

【０１１７】まず、このような半導体基板１上に、図１
９に示すように、例えばシリコン窒化膜等からなる絶縁
膜６をＣＶＤ法等によって堆積する。この絶縁膜６の厚
さは、例えば１００〜５００Å程度、好ましくは３００
Å程度である。この厚さは、前記実施の形態１で説明し
た範囲を考慮しつつ、後述するイオン打ち込み工程時に
半導体基板１の主面にダメージが生じない程度の厚さに
すれば良い。First, on such a semiconductor substrate 1, FIG.
As shown in FIG. 9, an insulating film 6 made of, for example, a silicon nitride film or the like is deposited by a CVD method or the like. The thickness of the insulating film 6 is, for example, about 100 to 500 °, preferably 300 to 500 °.
About Å. This thickness may be set to a thickness that does not cause damage to the main surface of the semiconductor substrate 1 during the ion implantation step described later, while taking into account the range described in the first embodiment.

【０１１８】続いて、例えばｎ形不純物のリンまたはヒ
素を絶縁膜６を介して半導体基板１にイオン打ち込みし
た後に、半導体基板１に対して熱処理を施すことによ
り、図２０に示すように、半導体基板１に半導体領域３
ｄ2 を形成する。Subsequently, after the semiconductor substrate 1 is ion-implanted with an n-type impurity such as phosphorus or arsenic via the insulating film 6, the semiconductor substrate 1 is subjected to a heat treatment, as shown in FIG. Semiconductor region 3 on substrate 1
forming d2.

【０１１９】その後、図２１に示すように、絶縁膜６上
に、例えば厚さ１５００Å程度のシリコン酸化膜等から
なる層間絶縁膜７ａをＣＶＤ法等によって形成した後、
図２２に示すように、層間絶縁膜７ａの上面に接続孔形
成用のフォトレジストパターン８ａをフォトリソグラフ
ィ技術によって形成する。Thereafter, as shown in FIG. 21, an interlayer insulating film 7a made of, for example, a silicon oxide film having a thickness of about 1500 ° is formed on the insulating film 6 by a CVD method or the like.
As shown in FIG. 22, a photoresist pattern 8a for forming a connection hole is formed on the upper surface of the interlayer insulating film 7a by photolithography.

【０１２０】その後、そのフォトレジストパターン８ａ
をマスクとして、半導体基板１に対して、例えばフッ酸
（ＨＦ）を用いたウエットエッチング処理を施すことに
より、そのフォトレジストパターン８ａから露出する層
間絶縁膜７ａ部分を除去する。Thereafter, the photoresist pattern 8a
Is used as a mask, the semiconductor substrate 1 is subjected to a wet etching process using, for example, hydrofluoric acid (HF) to remove a portion of the interlayer insulating film 7a exposed from the photoresist pattern 8a.

【０１２１】この際、本実施の形態４においても、前記
実施の形態１の説明に用いた図９に示すように、フッ酸
溶液によるシリコン酸化膜のエッチングレートが１ｎｍ
／ｍｉｎに対して、シリコン窒化膜のエッチングレート
が0.０５ｎｍ／ｍｉｎ程度なので、シリコン窒化膜等か
らなる絶縁膜６がエッチングストッパとして機能する。At this time, also in the fourth embodiment, as shown in FIG. 9 used in the description of the first embodiment, the etching rate of the silicon oxide film by the hydrofluoric acid solution is 1 nm.
Since the etching rate of the silicon nitride film is about 0.05 nm / min with respect to / min, the insulating film 6 made of a silicon nitride film or the like functions as an etching stopper.

【０１２２】したがって、このようなフッ酸によるウエ
ットエッチング処理後においても、フォトレジストパタ
ーン８ａから露出する領域に絶縁膜６が残されており、
その絶縁膜６により下層のサイドウォール５や半導体基
板１の上面が被覆され保護されている。また、このよう
なウエットエッチング処理では、フォトレジストパター
ン８ａから露出する層間絶縁膜７ａ部分は等方的にエッ
チング除去されるので、残された層間絶縁膜７ａの端部
は、フォトレジストパターン８ａの端部よりも後退し、
かつ、傾斜している。Therefore, even after such wet etching with hydrofluoric acid, the insulating film 6 remains in the region exposed from the photoresist pattern 8a.
The insulating film 6 covers and protects the lower sidewall 5 and the upper surface of the semiconductor substrate 1. Also, in such a wet etching process, the portion of the interlayer insulating film 7a exposed from the photoresist pattern 8a is isotropically etched away, so that the end of the remaining interlayer insulating film 7a is Receding from the end,
And it is inclined.

【０１２３】その後、フォトレジストパターン８ａを除
去した後、半導体基板１に対して、例えば熱リン酸（Ｈ
₃ ＰＯ₄ ）を用いたウエットエッチング処理を施すこと
により、図２３に示すように、層間絶縁膜７ａから露出
する絶縁膜６部分を除去し、半導体基板１の上面（半導
体領域３ｄの上面）が露出するような接続孔９ａを自己
整合的に穿孔する。この接続孔９ａの直径は、例えば0.
２〜0.４μｍ程度である。After removing the photoresist pattern 8a, the semiconductor substrate 1 is exposed to, for example, hot phosphoric acid (H
_By performing a wet etching process using (3PO ₄ ), as shown in FIG. 23, the portion of the insulating film 6 exposed from the interlayer insulating film 7a is removed, and the upper surface of the semiconductor substrate 1 (the upper surface of the semiconductor region 3d) is removed. The exposed connection holes 9a are formed in a self-aligned manner. The diameter of the connection hole 9a is, for example, 0.
It is about 2 to 0.4 μm.

【０１２４】この際、本実施の形態４においても、前記
実施の形態１の説明で用いた図９に示すように、熱リン
酸溶液によるシリコン酸化膜のエッチングレートが0.０
５ｎｍ／ｍｉｎに対して、シリコン窒化膜のエッチング
レートが１ｎｍ／ｍｉｎ程度なので、シリコン酸化膜等
からなるキャップ絶縁膜４、サイドウォール５および層
間絶縁膜７ａはほとんど除去されず、シリコン窒化膜等
からなる絶縁膜６が除去される。なお、半導体基板１
（半導体領域３ｄ）上の薄いシリコン酸化膜は、熱リン
酸等によるウエットエッチング処理あるいはその後の洗
浄処理時等に除去されてしまう。At this time, also in the fourth embodiment, as shown in FIG. 9 used in the description of the first embodiment, the etching rate of the silicon oxide film by the hot phosphoric acid solution is set to 0.0.
Since the etching rate of the silicon nitride film is about 1 nm / min with respect to 5 nm / min, the cap insulating film 4, the side wall 5, and the interlayer insulating film 7a made of a silicon oxide film or the like are hardly removed, and the silicon nitride film or the like is not removed. The insulating film 6 is removed. The semiconductor substrate 1
The thin silicon oxide film on the (semiconductor region 3d) is removed during a wet etching process using hot phosphoric acid or the like or a subsequent cleaning process.

【０１２５】このように本実施の形態４においても、半
導体領域３ｄの上面が露出するような接続孔９をウエッ
トエッチング処理によって自己整合的に穿孔することに
より、半導体領域３ｄ部分にダメージ層を形成すること
なく、微細な接続孔９ａを位置合わせ良く穿孔すること
が可能となっている。したがって、そのダメージ層に起
因する接続抵抗の増大を招くことなく、素子の微細化で
き、素子集積度を向上させることが可能となっている。Thus, also in the fourth embodiment, a damaged layer is formed in the semiconductor region 3d by self-aligningly drilling the connection hole 9 exposing the upper surface of the semiconductor region 3d by wet etching. It is possible to pierce the fine connection hole 9a with good alignment without performing the positioning. Therefore, the device can be miniaturized without increasing the connection resistance caused by the damaged layer, and the device integration can be improved.

【０１２６】また、本実施の形態４においても、本実施
の形態１と同様に、ダメージ層除去処理を施さなくても
接続部の抵抗を下げることが可能となっている。したが
って、本実施の形態４においても、ダメージ層除去処理
工程を無くすことができる。このため、工程削減による
異物付着率の低減を図ることができるので、ＳＲＡＭの
歩留まりおよび信頼性を向上させることが可能となって
いる。また、ＳＲＡＭの製造時間を短縮することが可能
となっている。さらに、ＳＲＡＭの製造コストを低減す
ることが可能となっている。Also in the fourth embodiment, similarly to the first embodiment, the resistance of the connection portion can be reduced without performing the damage layer removing process. Therefore, also in the fourth embodiment, the step of removing the damaged layer can be eliminated. For this reason, the foreign matter adhesion rate can be reduced by reducing the number of steps, so that it is possible to improve the yield and reliability of the SRAM. Further, it is possible to reduce the manufacturing time of the SRAM. Further, the manufacturing cost of the SRAM can be reduced.

【０１２７】また、この熱リン酸を用いたウエットエッ
チング処理時には、キャップ絶縁膜４、サイドウォール
５および層間絶縁膜７ａはほとんど除去されないので、
それら絶縁膜の耐圧を確保することが可能となる。した
がって、ＳＲＡＭの歩留まりおよび信頼性を向上させる
ことが可能となっている。In the wet etching process using the hot phosphoric acid, the cap insulating film 4, the side wall 5, and the interlayer insulating film 7a are hardly removed.
It is possible to ensure the withstand voltage of these insulating films. Therefore, it is possible to improve the yield and reliability of the SRAM.

【０１２８】また、接続孔９ａの形成に際して、高度で
コストのかかる高選択エッチング処理が不要である。す
なわち、ＳＲＡＭの製造ラインに、高度でコストのかか
る新しい技術を導入することなく、接続孔９ａを穿孔す
ることができる。したがって、ＳＲＡＭの製造コストを
低減することが可能となる。In forming the connection hole 9a, it is not necessary to perform a sophisticated and costly high selective etching process. That is, the connection hole 9a can be formed without introducing a new and expensive technology into the SRAM manufacturing line. Therefore, it is possible to reduce the manufacturing cost of the SRAM.

【０１２９】これ以降の工程は前記実施の形態１と同じ
なので説明を省略する。The subsequent steps are the same as those in the first embodiment, and the description is omitted.

【０１３０】このような本実施の形態４によれば、前記
実施の形態１で得られた効果の他に、以下の効果を得る
ことが可能となる。According to the fourth embodiment, in addition to the effects obtained in the first embodiment, the following effects can be obtained.

【０１３１】すなわち、半導体領域３ｄを形成するため
のイオン注入工程時にエッチングストッパ用の絶縁膜６
をスルー膜として用いることにより、イオン打ち込みに
起因する半導体基板１のダメージを緩和することができ
る。したがって、半導体領域３ｄと電極との接続抵抗を
さらに低減することが可能となり、ＳＲＡＭの信頼性お
よび動作速度を向上させることが可能となる。That is, the insulating film 6 for the etching stopper is used in the ion implantation process for forming the semiconductor region 3d.
By using as a through film, damage to the semiconductor substrate 1 due to ion implantation can be reduced. Therefore, the connection resistance between the semiconductor region 3d and the electrode can be further reduced, and the reliability and operation speed of the SRAM can be improved.

【０１３２】（実施の形態５）図２４〜図３０は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。(Fifth Embodiment) FIGS. 24 to 30 are fragmentary cross-sectional views of a semiconductor integrated circuit device according to another embodiment of the present invention during a manufacturing step.

【０１３３】本実施の形態５のＳＲＡＭの製造方法を図
２４〜図３０によって説明する。なお、本実施の形態５
においても、前記実施の形態１で説明した転送用ＭＯＳ
・ＦＥＴＱｔ1 部分を抜き出してＳＲＡＭの製造方法の
一例を説明する。A method of manufacturing the SRAM according to the fifth embodiment will be described with reference to FIGS. Embodiment 5
Also, in the transfer MOS described in the first embodiment,
An example of a method of manufacturing an SRAM by extracting the FET Qt1 will be described.

【０１３４】図２４は前記図１９に対応するＳＲＡＭの
製造工程中における要部断面図を示している。したがっ
て、本実施の形態５においても、この段階において半導
体領域３ｄ2 （図２参照）は形成されていない。FIG. 24 is a cross-sectional view of a main part of the SRAM corresponding to FIG. 19 during a manufacturing step. Therefore, also in the fifth embodiment, the semiconductor region 3d2 (see FIG. 2) is not formed at this stage.

【０１３５】ただし、キャップ絶縁膜４、サイドウォー
ル５、半導体基板１およびフィールド絶縁膜の表面を覆
う絶縁膜（第３絶縁膜）１４は、例えばシリコン酸化膜
からなり、その厚さは、例えば１００〜４００Å、好ま
しくは３００Å程度である。この厚さは、後述するイオ
ン打ち込み工程時に半導体基板１の主面にダメージが生
じない程度の厚さにすれば良い。図２４において、それ
以外は前記実施の形態４と同じである。However, the insulating film (third insulating film) 14 covering the cap insulating film 4, the sidewalls 5, the semiconductor substrate 1, and the surface of the field insulating film is made of, for example, a silicon oxide film, and has a thickness of, for example, 100. Å400 °, preferably about 300 °. This thickness may be set to a thickness that does not cause damage to the main surface of the semiconductor substrate 1 during the ion implantation step described later. In FIG. 24, the rest is the same as the fourth embodiment.

【０１３６】まず、例えばｎ形不純物のリンまたはヒ素
を絶縁膜１４を介して半導体基板１にイオン打ち込みし
た後に、半導体基板１に対して熱処理を施すことによ
り、図２５に示すように、半導体基板１に半導体領域３
ｄ2 を形成する。したがって、前記実施の形態４と同様
にイオン打ち込みによる半導体基板１のダメージを緩和
できる。First, for example, an n-type impurity such as phosphorus or arsenic is ion-implanted into the semiconductor substrate 1 through the insulating film 14, and then the semiconductor substrate 1 is subjected to a heat treatment, as shown in FIG. 1 semiconductor region 3
forming d2. Therefore, similarly to the fourth embodiment, damage to the semiconductor substrate 1 due to ion implantation can be reduced.

【０１３７】続いて、図２６に示すように、例えばシリ
コン窒化膜等からなる絶縁膜６をＣＶＤ法等によって絶
縁膜１４上に堆積する。この絶縁膜６の厚さは、例えば
５０Å〜３００Å、好ましくは２００Å程度である。た
だし、その厚さの下限は当該接続孔形成時におけるエッ
チングストッパとして機能すれば良い。また、その厚さ
の上限は、絶縁膜６があまり厚いとその除去の際に、キ
ャップ絶縁膜４上の絶縁膜６の端部が削られ過ぎてしま
いアンダカットが生じるので、そのような問題が生じな
い程度に設定すれば良い。Subsequently, as shown in FIG. 26, an insulating film 6 made of, for example, a silicon nitride film or the like is deposited on the insulating film 14 by a CVD method or the like. The thickness of the insulating film 6 is, for example, 50 ° to 300 °, preferably about 200 °. However, the lower limit of the thickness may function as an etching stopper when the connection hole is formed. Further, the upper limit of the thickness is such that if the insulating film 6 is too thick, the edge of the insulating film 6 on the cap insulating film 4 is excessively shaved during the removal, resulting in undercut. May be set to such an extent that does not occur.

【０１３８】続いて、その絶縁膜６上に、例えば厚さ１
５００Å程度のシリコン酸化膜等からなる層間絶縁膜７
ａをＣＶＤ法等によって形成した後、図２７に示すよう
に、層間絶縁膜７ａの上面に接続孔形成用のフォトレジ
ストパターン８ｂをフォトリソグラフィ技術によって形
成する。この場合のフォトレジストパターン８ｂの開口
部の端部は、ほぼサイドウォール５の端部に合うように
位置合わせされて形成されている。Subsequently, on the insulating film 6, for example,
Interlayer insulating film 7 made of a silicon oxide film of about 500 °
After a is formed by a CVD method or the like, as shown in FIG. 27, a photoresist pattern 8b for forming a connection hole is formed on the upper surface of the interlayer insulating film 7a by a photolithography technique. In this case, the end of the opening of the photoresist pattern 8 b is aligned and formed so as to substantially match the end of the sidewall 5.

【０１３９】その後、そのフォトレジストパターン８ｂ
をマスクとして、半導体基板１に対して、例えばフッ酸
（ＨＦ）を用いたウエットエッチング処理を施すことに
より、そのフォトレジストパターン８ａから露出する層
間絶縁膜７ａ部分を除去する。After that, the photoresist pattern 8b
Is used as a mask, the semiconductor substrate 1 is subjected to a wet etching process using, for example, hydrofluoric acid (HF) to remove a portion of the interlayer insulating film 7a exposed from the photoresist pattern 8a.

【０１４０】この際、本実施の形態５においても、前記
実施の形態１の説明で用いた図９に示すように、フッ酸
溶液によるシリコン酸化膜のエッチングレートが１ｎｍ
／ｍｉｎに対して、シリコン窒化膜のエッチングレート
が0.０５ｎｍ／ｍｉｎ程度なので、シリコン窒化膜等か
らなる絶縁膜６がエッチングストッパとして機能する。At this time, also in the fifth embodiment, as shown in FIG. 9 used in the description of the first embodiment, the etching rate of the silicon oxide film by the hydrofluoric acid solution is 1 nm.
Since the etching rate of the silicon nitride film is about 0.05 nm / min with respect to / min, the insulating film 6 made of a silicon nitride film or the like functions as an etching stopper.

【０１４１】したがって、このようなフッ酸によるウエ
ットエッチング処理後においても、フォトレジストパタ
ーン８ｂから露出する領域に絶縁膜６が残されており、
その絶縁膜６により下層のサイドウォール５、絶縁膜１
４および半導体基板１の上面が被覆され保護されてい
る。Therefore, even after such wet etching with hydrofluoric acid, the insulating film 6 remains in the region exposed from the photoresist pattern 8b.
The insulating film 6 lowers the side wall 5 and the insulating film 1.
4 and the upper surface of the semiconductor substrate 1 are covered and protected.

【０１４２】また、このようなウエットエッチング処理
では、フォトレジストパターン８ｂから露出する層間絶
縁膜７ａ部分は等方的にエッチング除去されるので、残
された層間絶縁膜７ａの端部はフォトレジストパターン
８ｂの端部よりも後退し、かつ、傾斜している。In such a wet etching process, the portion of the interlayer insulating film 7a exposed from the photoresist pattern 8b is isotropically removed by etching. It recedes from the end of 8b and is inclined.

【０１４３】次いで、フォトレジストパターン８ｂから
露出する絶縁膜６を、例えばＣＦ₄ガスを用いたケミカ
ル系のドライエッチング処理によって図２８に示すよう
に除去する。この際、絶縁膜６の下層に絶縁膜１４が形
成されているので、当該ドライエッチング処理により半
導体基板１の主面が受けるダメージを緩和することが可
能となっている。Next, as shown in FIG. 28, the insulating film 6 exposed from the photoresist pattern 8b is removed by, for example, a chemical dry etching process using CF ₄ gas. At this time, since the insulating film 14 is formed below the insulating film 6, damage to the main surface of the semiconductor substrate 1 due to the dry etching can be reduced.

【０１４４】また、本実施の形態５においては、ドライ
エッチング処理によって絶縁膜６を除去するので、残さ
れた絶縁膜６の端部はフォトレジストパターン８ｂの端
部とほぼ一致するように形成されている。このため、絶
縁膜６の端部は、サイドウォール５の上方をも覆うよう
に、層間絶縁膜７ａの端部よりも半導体領域３ｄ2 の中
心方向に延在して形成されている。In the fifth embodiment, since the insulating film 6 is removed by dry etching, the remaining end of the insulating film 6 is formed so as to substantially coincide with the end of the photoresist pattern 8b. ing. Therefore, the end of the insulating film 6 is formed so as to extend toward the center of the semiconductor region 3d2 from the end of the interlayer insulating film 7a so as to cover the upper part of the sidewall 5 as well.

【０１４５】続いて、フォトレジストパターン８ｂから
露出する絶縁膜１４を、例えばフッ酸を用いたエッチン
グ処理によって除去することにより、図２９に示すよう
に、半導体領域３ｄが露出するような接続孔９ａを形成
する。なお、フォトレジストパターン８ｂを除去した後
に、例えばフッ酸を用いたエッチング処理によって層間
絶縁膜７ａから露出する絶縁膜１４部分を除去しても良
い。Subsequently, by removing the insulating film 14 exposed from the photoresist pattern 8b by, for example, etching using hydrofluoric acid, as shown in FIG. 29, the connection hole 9a exposing the semiconductor region 3d is exposed. To form After removing the photoresist pattern 8b, the portion of the insulating film 14 exposed from the interlayer insulating film 7a may be removed by, for example, etching using hydrofluoric acid.

【０１４６】このように本実施の形態５においても、半
導体領域３ｄの上面が露出するような接続孔９をウエッ
トエッチング処理によって自己整合的に穿孔することに
より、半導体領域３ｄ部分にダメージ層を形成すること
なく、微細な接続孔９ａを位置合わせ良く穿孔すること
が可能となっている。したがって、そのダメージ層に起
因する接続抵抗の増大を招くことなく、素子の微細化で
き、素子集積度を向上させることが可能となっている。As described above, also in the fifth embodiment, the connection layer 9 exposing the upper surface of the semiconductor region 3d is formed in a self-aligned manner by wet etching to form a damaged layer in the semiconductor region 3d. It is possible to pierce the fine connection hole 9a with good alignment without performing the positioning. Therefore, the device can be miniaturized without increasing the connection resistance caused by the damaged layer, and the device integration can be improved.

【０１４７】また、本実施の形態５においても、ダメー
ジ層除去処理を施さなくても接続部の抵抗を下げること
が可能となっている。したがって、本実施の形態５にお
いては、ダメージ層除去処理工程を無くすことができ
る。このため、工程削減による異物付着率の低減を図る
ことができるので、ＳＲＡＭの歩留まりおよび信頼性を
向上させることが可能となっている。また、ＳＲＡＭの
製造時間を短縮することが可能となっている。さらに、
ＳＲＡＭの製造コストを低減することが可能となってい
る。Also in the fifth embodiment, the resistance of the connection portion can be reduced without performing the damage layer removing process. Therefore, in the fifth embodiment, the step of removing the damaged layer can be eliminated. For this reason, the foreign matter adhesion rate can be reduced by reducing the number of steps, so that it is possible to improve the yield and reliability of the SRAM. Further, it is possible to reduce the manufacturing time of the SRAM. further,
It is possible to reduce the manufacturing cost of the SRAM.

【０１４８】また、このフッ酸を用いたウエットエッチ
ング処理では、露出する絶縁膜１４部分が比較的薄く、
かつ、キャップ絶縁膜４、サイドウォール５等を被覆す
るように絶縁膜６が形成されているので、キャップ絶縁
膜４、サイドウォール５および層間絶縁膜７ａがほとん
ど除去されることなく、フォトレジストパターン８ｂか
ら露出する絶縁膜１４部分を除去することができる。し
たがって、キャップ絶縁膜４、サイドウォール５および
層間絶縁膜７ａ等の耐圧を確保することが可能となる。
したがって、ＳＲＡＭの歩留まりおよび信頼性を向上さ
せることが可能となっている。In the wet etching process using hydrofluoric acid, the exposed insulating film 14 is relatively thin.
Further, since the insulating film 6 is formed so as to cover the cap insulating film 4, the side wall 5, and the like, the cap insulating film 4, the side wall 5, and the interlayer insulating film 7a are hardly removed, and the photoresist pattern is removed. The portion of the insulating film 14 exposed from 8b can be removed. Therefore, it is possible to ensure the withstand voltage of the cap insulating film 4, the sidewalls 5, the interlayer insulating film 7a, and the like.
Therefore, it is possible to improve the yield and reliability of the SRAM.

【０１４９】また、接続孔９ａの形成に際して、高度で
コストのかかる高選択エッチング処理が不要である。す
なわち、ＳＲＡＭの製造ラインに、高度でコストのかか
る新しい技術を導入することなく、接続孔９ａを穿孔す
ることができる。したがって、ＳＲＡＭの製造コストを
低減することが可能となる。In forming the connection hole 9a, it is not necessary to perform a sophisticated and costly high selective etching process. That is, the connection hole 9a can be formed without introducing a new and expensive technology into the SRAM manufacturing line. Therefore, it is possible to reduce the manufacturing cost of the SRAM.

【０１５０】その後、フォトレジストパターン８ｂを除
去し、洗浄処理を施した後、半導体基板１上に、例えば
低抵抗ポリシリコンからなる導体膜およびタングステン
シリサイド等からなる導体膜を下層から順にＣＶＤ法等
によって堆積した後、これをフォトリソグラフィ技術お
よびドライエッチング技術によってパターニングするこ
とにより、図３０に示すように、引き出し電極１０を形
成する。引き出し電極１０の導体膜１０ａは、例えば低
抵抗ポリシリコンからなり、導体膜１０ｂは、例えばタ
ングステンシリサイドからなる。Thereafter, after removing the photoresist pattern 8b and performing a cleaning process, a conductor film made of, for example, low-resistance polysilicon and a conductor film made of tungsten silicide are formed on the semiconductor substrate 1 in order from the bottom by a CVD method or the like. After being deposited by the photolithography technique and the dry etching technique, the extraction electrode 10 is formed as shown in FIG. The conductor film 10a of the lead electrode 10 is made of, for example, low-resistance polysilicon, and the conductor film 10b is made of, for example, tungsten silicide.

【０１５１】この引き出し電極１０のパターニングの
際、引き出し電極１０の端部（図３０の左側）が、サイ
ドウォール５の上方に位置するような場合でも、その位
置にはシリコン窒化膜からなる絶縁膜６が形成されてい
るので、その絶縁膜６がエッチングストッパとなりその
下層の絶縁膜１４やサイドウォール５等がエッチングさ
れるようなこともない。したがって、当該ドライエッチ
ング処理によってサイドウォール５やキャップ絶縁膜４
等に耐圧不良が生じることもない。At the time of patterning the extraction electrode 10, even if the end portion (left side in FIG. 30) of the extraction electrode 10 is located above the sidewall 5, an insulating film made of a silicon nitride film is located at that position. Since the insulating film 6 is formed, the insulating film 6 serves as an etching stopper, so that the insulating film 14 and the side walls 5 thereunder are not etched. Therefore, the side walls 5 and the cap insulating film 4 are
Also, there is no occurrence of a breakdown voltage failure.

【０１５２】これ以降は、前記実施の形態１と同じなの
で説明を省略する。Since the subsequent steps are the same as in the first embodiment, the description is omitted.

【０１５３】このような本実施の形態５によれば、前記
実施の形態１で得られた効果と同様の効果を得ることが
可能となる。According to the fifth embodiment, it is possible to obtain the same effects as those obtained in the first embodiment.

【０１５４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。As described above, the invention made by the inventor has been specifically described based on the embodiments. However, the present invention is not limited to the above-described embodiments, and can be variously modified without departing from the gist thereof. Needless to say,

【０１５５】例えば前記実施の形態１〜５においては、
ＳＲＡＭのメモリセルを完全ＣＭＯＳ形とした場合につ
いて説明したが、これに限定されるものではなく種々適
用可能であり、例えばＥ／Ｄ形または負荷抵抗形のＳＲ
ＡＭメモリセルとしても本発明を適用できる。For example, in Embodiments 1 to 5,
The case where the SRAM memory cell is of a complete CMOS type has been described. However, the present invention is not limited to this. For example, an E / D type or load resistance type SR
The present invention can be applied to an AM memory cell.

【０１５６】また、前記実施の形態１〜５においては、
半導体基板が露出するような接続孔の形成に本発明を適
用した場合について説明したが、これに限定されるもの
ではなく、例えば隣接配線間の下層に位置する配線の一
部が露出するような接続孔の形成に本発明を適用するこ
とも可能である。In the first to fifth embodiments,
The case where the present invention is applied to the formation of the connection hole in which the semiconductor substrate is exposed has been described. However, the present invention is not limited to this. For example, a part of a wiring located in a lower layer between adjacent wirings is exposed. The present invention can be applied to the formation of the connection hole.

【０１５７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍの製造技術に適用した場合について説明したが、それ
に限定されるものではなく、例えばＤＲＡＭの製造技
術、フラッシュメモリ（ＥＥＰＲＯＭ（Electrically E
rasable Programmable ROM））の製造技術あるいはマイ
クロプロセッサ等のような論理回路の製造技術等にも適
用できる。In the above description, the invention made mainly by the present inventor has been described in the field of application of SRA
Although the description has been given of the case where the present invention is applied to the M manufacturing technology, the present invention is not limited to this. For example, a DRAM manufacturing technology, a flash memory (EEPROM (Electrically
The present invention can also be applied to a manufacturing technique of rasable programmable ROM)) or a logic circuit such as a microprocessor.

【０１５８】例えばＤＲＡＭの製造技術においては、メ
モリセル領域において互いに隣接するメモリセル選択Ｍ
ＯＳ・ＦＥＴの間の半導体領域とデータ線とを接続する
ための接続孔を穿孔する場合やメモリセル選択ＭＯＳ・
ＦＥＴの他方の半導体領域と情報蓄積用のキャパシタと
を接続するための接続孔を穿孔する場合に適用できる。
この場合も前記実施の形態１〜５の各々を適用すること
で各々の効果を得ることが可能となる。For example, in the DRAM manufacturing technique, memory cell selection M adjacent to each other in a memory cell region is selected.
In the case where a connection hole for connecting a semiconductor region between the OS / FET and the data line is formed, or when a memory cell selection MOS / FET is used.
The present invention can be applied to a case where a connection hole for connecting the other semiconductor region of the FET and the capacitor for storing information is formed.
Also in this case, each effect can be obtained by applying each of the first to fifth embodiments.

【０１５９】[0159]

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。Advantageous effects obtained by typical ones of the inventions disclosed by the present application will be briefly described as follows.
It is as follows.

【０１６０】(1).本発明によれば、接続部が露出するよ
うな接続孔をウエットエッチング処理によって自己整合
的に穿孔することにより、接続部にダメージ層を形成す
ることなく、微細な接続孔を位置合わせ良く穿孔するこ
とが可能となる。したがって、そのダメージ層に起因す
る接続抵抗の増大を招くことなく、素子の微細化でき、
素子集積度を向上させることが可能となる。(1) According to the present invention, a connection hole that exposes a connection portion is formed in a self-aligned manner by wet etching to form a fine connection without forming a damage layer at the connection portion. The holes can be drilled with good alignment. Therefore, the device can be miniaturized without increasing the connection resistance caused by the damaged layer,
It is possible to improve the degree of element integration.

【０１６１】(2).上記(1) により、ダメージ層除去処理
を施さなくても接続部の抵抗を下げることが可能となっ
ている。したがって、工程削減による異物付着率の低減
を図ることができるので、半導体集積回路装置の歩留ま
りおよび信頼性を向上させることが可能となっている。
また、半導体集積回路装置の製造時間を短縮することが
可能となっている。さらに、半導体集積回路装置の製造
コストを低減することが可能となっている。(2) According to the above (1), the resistance of the connection portion can be reduced without performing the damage layer removal processing. Therefore, the foreign matter adhesion rate can be reduced by reducing the number of steps, so that the yield and reliability of the semiconductor integrated circuit device can be improved.
Further, it is possible to reduce the manufacturing time of the semiconductor integrated circuit device. Further, the manufacturing cost of the semiconductor integrated circuit device can be reduced.

【０１６２】(3).本発明によれば、第１絶縁膜と第２絶
縁膜とのエッチング選択比を大きくとれるようなウエッ
トエッチング処理により接続孔を穿孔することにより、
そのウエットエッチング処理時に第１絶縁膜はほとんど
除去されないので、その絶縁膜の耐圧を確保することが
可能となる。したがって、半導体集積回路装置の歩留ま
りおよび信頼性を向上させることが可能となる。(3) According to the present invention, the connection holes are formed by wet etching so that the etching selectivity between the first insulating film and the second insulating film can be increased.
Since the first insulating film is hardly removed during the wet etching process, it is possible to ensure the withstand voltage of the insulating film. Therefore, it is possible to improve the yield and reliability of the semiconductor integrated circuit device.

【０１６３】(4).上記(1) 〜(3) により、接続孔の形成
に際して、高度でコストのかかる高選択エッチング処理
が不要である。すなわち、半導体集積回路装置の製造ラ
インに、高度でコストのかかる新しい技術を導入するこ
となく、当該接続孔を穿孔することができる。したがっ
て、半導体集積回路装置の製造コストを低減することが
可能となる。(4) According to the above (1) to (3), an advanced and costly high selective etching process is not required when forming the connection hole. In other words, the connection hole can be formed without introducing a new, sophisticated and costly technology into the manufacturing line of the semiconductor integrated circuit device. Therefore, the manufacturing cost of the semiconductor integrated circuit device can be reduced.

【０１６４】(5).本発明によれば、所定の不純物をエッ
チングストッパ膜部分を透過させて接続部にイオン打ち
込みすることにより、当該イオン打ち込み時に接続部が
ダメージを受けるのを緩和することが可能となる。した
がって、ダメージに起因する接続部の抵抗増大をさらに
抑制できるので、半導体集積回路装置の歩留まり、信頼
性および動作速度を向上させることが可能となる。(5) According to the present invention, it is possible to reduce damage to the connection portion at the time of the ion implantation by implanting ions into the connection portion by passing predetermined impurities through the etching stopper film portion. It becomes possible. Therefore, the increase in the resistance of the connection portion due to the damage can be further suppressed, so that the yield, reliability, and operation speed of the semiconductor integrated circuit device can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施の形態である半導体集積回路装
置の要部の回路図である。FIG. 1 is a circuit diagram of a main part of a semiconductor integrated circuit device according to an embodiment of the present invention.

【図２】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。2 is a fragmentary cross-sectional view of the semiconductor integrated circuit device of FIG. 1 during a manufacturing step thereof;

【図３】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。3 is a fragmentary cross-sectional view of the semiconductor integrated circuit device of FIG. 1 during a manufacturing step thereof;

【図４】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。4 is a fragmentary cross-sectional view of the semiconductor integrated circuit device of FIG. 1 during a manufacturing step thereof;

【図５】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。5 is a fragmentary cross-sectional view of the semiconductor integrated circuit device of FIG. 1 during a manufacturing step thereof;

【図６】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。6 is a fragmentary cross-sectional view of the semiconductor integrated circuit device of FIG. 1 during a manufacturing step thereof;

【図７】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。7 is a fragmentary cross-sectional view of the semiconductor integrated circuit device of FIG. 1 during a manufacturing step thereof;

【図８】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。8 is a fragmentary cross-sectional view of the semiconductor integrated circuit device of FIG. 1 during a manufacturing step thereof;

【図９】各エッチング処理時における絶縁膜のエッチン
グレートを説明するための説明図である。FIG. 9 is an explanatory diagram for explaining an etching rate of an insulating film during each etching process.

【図１０】ドライエッチング処理を用いた場合と本発明
を用いた場合とにおけるダメージ除去処理時間とコンタ
クト導通抵抗との関係を示すグラフ図である。FIG. 10 is a graph showing a relationship between a damage removal processing time and a contact conduction resistance when a dry etching process is used and when the present invention is used.

【図１１】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。FIG. 11 is a fragmentary cross-sectional view of a semiconductor integrated circuit device according to another embodiment of the present invention during a manufacturing step;

【図１２】図１１に続く半導体集積回路装置の製造工程
中における要部断面図である。12 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 11;

【図１３】図１１に続く半導体集積回路装置の製造工程
中における要部断面図である。13 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 11;

【図１４】図１１に続く半導体集積回路装置の製造工程
中における要部断面図である。14 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 11;

【図１５】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。FIG. 15 is a fragmentary cross-sectional view of a semiconductor integrated circuit device according to another embodiment of the present invention during a manufacturing step thereof;

【図１６】図１５に続く半導体集積回路装置の製造工程
中における要部断面図である。16 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 15;

【図１７】図１５に続く半導体集積回路装置の製造工程
中における要部断面図である。17 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 15;

【図１８】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。FIG. 18 is a fragmentary cross-sectional view of a semiconductor integrated circuit device according to another embodiment of the present invention during a manufacturing step thereof;

【図１９】図１８に続く半導体集積回路装置の製造工程
中における要部断面図である。19 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 18;

【図２０】図１８に続く半導体集積回路装置の製造工程
中における要部断面図である。20 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 18;

【図２１】図１８に続く半導体集積回路装置の製造工程
中における要部断面図である。21 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 18;

【図２２】図１８に続く半導体集積回路装置の製造工程
中における要部断面図である。FIG. 22 is an essential part cross sectional view of the semiconductor integrated circuit device during a manufacturing step following FIG. 18;

【図２３】図１８に続く半導体集積回路装置の製造工程
中における要部断面図である。23 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 18;

【図２４】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。FIG. 24 is an essential part cross sectional view of the semiconductor integrated circuit device of another embodiment of the present invention during a manufacturing step;

【図２５】図２４に続く半導体集積回路装置の製造工程
中における要部断面図である。25 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 24;

【図２６】図２４に続く半導体集積回路装置の製造工程
中における要部断面図である。26 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 24;

【図２７】図２４に続く半導体集積回路装置の製造工程
中における要部断面図である。27 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 24;

【図２８】図２４に続く半導体集積回路装置の製造工程
中における要部断面図である。FIG. 28 is an essential part cross sectional view of the semiconductor integrated circuit device during a manufacturing step following FIG. 24;

【図２９】図２４に続く半導体集積回路装置の製造工程
中における要部断面図である。FIG. 29 is an essential part cross sectional view of the semiconductor integrated circuit device during a manufacturing step following FIG. 24;

【図３０】図２４に続く半導体集積回路装置の製造工程
中における要部断面図である。30 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 24;

【符号の説明】[Explanation of symbols]

１ 半導体基板 ２ ｐウエル ３ｄ 半導体領域 ３ｄ1 ｎ^- 形半導体領域 ３ｄ2 ｎ⁺ 形半導体領域 ３ｉ ゲート絶縁膜 ３ｇ ゲート電極 ３ｇ1 導体膜 ３ｇ2 導体膜 ４ キャップ絶縁膜 ５ サイドウォール（側壁絶縁膜） ６ 絶縁膜（エッチングストッパ膜） ７ａ〜７ｃ 層間絶縁膜 ８ａ, ８ｂ フォトレジストパターン ９ａ 接続孔 ９ｂ, ９ｃ 接続孔 １０ 引き出し電極 １０ａ 導体膜 １０ｂ 導体膜 １１ 電極 １２ 埋込導体膜 １３ 絶縁膜 １４ 絶縁膜 ＭＣ メモリセル ＤＬ1,ＤＬ2 データ線 ＷＬ ワード線 Ｑｔ1,Ｑｔ2 転送用ＭＯＳ・ＦＥＴ Ｑｄ1,Ｑｄ2 駆動用ＭＯＳ・ＦＥＴ Ｑｐ1,Ｑｐ2 負荷用ＭＯＳ・ＦＥＴ ＶCC 電源電圧 ＶSS 基準電圧1 semiconductor substrate 2 p-well 3d semiconductor region 3d1 n ^- type semiconductor region 3d2 n ⁺ type semiconductor region 3i gate insulating film 3g gate electrode 3g1 conductive film 3g2 conductive film 4 cap insulating film 5 sidewall (sidewall insulation film) 6 insulating film ( Etching stopper film) 7a to 7c Interlayer insulating film 8a, 8b Photoresist pattern 9a Connection hole 9b, 9c Connection hole 10 Lead electrode 10a Conductive film 10b Conductive film 11 Electrode 12 Embedded conductive film 13 Insulating film 14 Insulating film MC memory cell DL1 , DL2 Data line WL Word line Qt1, Qt2 Transfer MOS / FET Qd1, Qd2 Driving MOS / FET Qp1, Qp2 Load MOS / FET VCC Power supply voltage VSS Reference voltage

───────────────────────────────────────────────────── フロントページの続き (72)発明者 池田 修二 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 ──────────────────────────────────────────────────の Continuing on the front page (72) Inventor Shuji Ikeda 5-2-1, Josuihonmachi, Kodaira-shi, Tokyo In the semiconductor division of Hitachi, Ltd.

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】 半導体基板に所定の半導体集積回路素子
を設けている半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板上に導体パターンを形成する工程
と、（ｂ）前記導体パターンの表面を被覆し、かつ、前
記導体パターンの下層の接続部が露出するように第１絶
縁膜を形成する工程と、（ｃ）前記第１絶縁膜および前
記接続部の表面を被覆し、かつ、ウエットエッチングに
よる除去処理に際して、前記第１絶縁膜に対するエッチ
ング選択比を大きくとれる材料からなる第２絶縁膜を形
成する工程と、（ｄ）前記第２絶縁膜上に前記接続部が
露出するようなマスク膜を形成する工程と、（ｅ）前記
マスク膜をエッチングマスクとして、前記第１絶縁膜と
第２絶縁膜とのエッチング選択比が大きくなるようなウ
エットエッチング処理を施すことにより、前記マスク膜
から露出する第２絶縁膜を除去し、前記接続部が露出す
る接続孔を穿孔する工程とを有することを特徴とする半
導体集積回路装置の製造方法。1. A method of manufacturing a semiconductor integrated circuit device comprising a semiconductor substrate provided with a predetermined semiconductor integrated circuit element,
(A) forming a conductor pattern on the semiconductor substrate; and (b) forming a first insulating film so as to cover a surface of the conductor pattern and expose a connection portion below the conductor pattern. And (c) forming a second insulating film made of a material capable of covering the surfaces of the first insulating film and the connection portion and having a large etching selectivity with respect to the first insulating film during the removal process by wet etching. Forming; (d) forming a mask film on the second insulating film such that the connection portion is exposed; and (e) using the mask film as an etching mask to form the first insulating film and the second insulating film. The second insulating film exposed from the mask film is removed by performing a wet etching process to increase an etching selectivity with the insulating film, and a connection hole exposing the connection portion is formed. The method of manufacturing a semiconductor integrated circuit device characterized by a step. 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法において、前記導体パターンがＭＩＳトランジス
タのゲート電極であることを特徴とする半導体集積回路
装置の製造方法。2. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein said conductor pattern is a gate electrode of a MIS transistor. 【請求項３】 請求項１記載の半導体集積回路装置の製
造方法において、前記導体パターンが半導体集積回路を
構成する配線であることを特徴とする半導体集積回路装
置の製造方法。3. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein said conductor pattern is a wiring forming a semiconductor integrated circuit. 【請求項４】 請求項１、２または３記載の半導体集積
回路装置の製造方法において、前記第１絶縁膜が酸化膜
からなり、前記第２絶縁膜が窒化膜からなり、前記ウエ
ットエッチングが熱リン酸を用いたウエットエッチング
処理であることを特徴とする半導体集積回路装置の製造
方法。4. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein said first insulating film comprises an oxide film, said second insulating film comprises a nitride film, and said wet etching comprises heat. A method for manufacturing a semiconductor integrated circuit device, which is a wet etching process using phosphoric acid. 【請求項５】 請求項１、２または３記載の半導体集積
回路装置の製造方法において、前記第１絶縁膜が窒化膜
からなり、前記第２絶縁膜が酸化膜からなり、前記ウエ
ットエッチングがフッ酸を用いたウエットエッチング処
理であることを特徴とする半導体集積回路装置の製造方
法。5. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein said first insulating film is made of a nitride film, said second insulating film is made of an oxide film, and said wet etching is performed by a wet etching process. A method for manufacturing a semiconductor integrated circuit device, comprising a wet etching process using an acid. 【請求項６】 半導体基板にＭＩＳトランジスタを設け
ている半導体集積回路装置の製造方法であって、（ａ）
前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に導体膜および絶縁膜を順に
堆積した後、その導体膜および絶縁膜をパターニングす
ることによりゲート電極を形成するとともに、そのゲー
ト電極上にキャップ絶縁膜を形成する工程と、（ｃ）前
記ゲート電極およびキャップ絶縁膜の側面を被覆し、か
つ、前記半導体基板の接続部は露出するような側壁絶縁
膜を形成する工程と、（ｄ）前記キャップ絶縁膜、側壁
絶縁膜および半導体基板の接続部の表面を被覆し、か
つ、前記キャップ絶縁膜、側壁絶縁膜に対してエッチン
グ選択比を大きくとれる材料からなるエッチングストッ
パ膜を形成する工程と、（ｅ）前記エッチングストッパ
膜上に、そのエッチングストッパ膜に対してエッチング
選択比を大きくとれる材料からなる層間絶縁膜を形成す
る工程と、（ｆ）前記層間絶縁膜上に前記接続部が露出
するようなマスク膜を形成する工程と、（ｇ）前記マス
ク膜をエッチングマスクとし、かつ、前記エッチングス
トッパ膜をエッチングストッパとして、前記層間絶縁膜
にエッチングストッパ膜が露出するような孔を穿孔する
工程と、（ｈ）前記マスク膜を除去した後、残された層
間絶縁膜をマスク膜として、前記キャップ絶縁膜および
側壁絶縁膜とエッチングストッパ膜とのエッチング選択
比が大きくなるようなウエットエッチング処理を施すこ
とにより、前記孔から露出するエッチングストッパ膜を
除去し、前記接続部が露出する接続孔を穿孔する工程と
を有することを特徴とする半導体集積回路装置の製造方
法。6. A method of manufacturing a semiconductor integrated circuit device having a MIS transistor provided on a semiconductor substrate, comprising:
Forming a gate insulating film on the semiconductor substrate;
(B) forming a gate electrode by patterning the conductive film and the insulating film after sequentially depositing a conductive film and an insulating film on the gate insulating film, and forming a cap insulating film on the gate electrode; (C) forming a side wall insulating film that covers side surfaces of the gate electrode and the cap insulating film and that exposes a connection portion of the semiconductor substrate; and (d) the cap insulating film and the side wall insulating film. Forming an etching stopper film made of a material capable of covering the surface of the connection portion between the film and the semiconductor substrate and having a large etching selectivity with respect to the cap insulating film and the sidewall insulating film; and (e) the etching stopper. Forming, on the film, an interlayer insulating film made of a material capable of increasing the etching selectivity with respect to the etching stopper film; Forming a mask film on the interlayer insulating film such that the connection portion is exposed; and (g) etching the interlayer insulating film using the mask film as an etching mask and the etching stopper film as an etching stopper. And (h) etching the cap insulating film, the sidewall insulating film, and the etching stopper film using the remaining interlayer insulating film as a mask film after removing the mask film. Performing a wet etching process so as to increase the selectivity, thereby removing an etching stopper film exposed from the hole, and drilling a connection hole exposing the connection portion. Device manufacturing method. 【請求項７】 半導体基板にＭＩＳトランジスタを設け
ている半導体集積回路装置の製造方法であって、（ａ）
前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に導体膜および絶縁膜を順に
堆積した後、その導体膜および絶縁膜をパターニングす
ることによりゲート電極を形成するとともに、そのゲー
ト電極上にキャップ絶縁膜を形成する工程と、（ｃ）前
記ゲート電極およびキャップ絶縁膜の側面を被覆し、か
つ、前記半導体基板の接続部は露出するような側壁絶縁
膜を形成する工程と、（ｄ）前記キャップ絶縁膜、側壁
絶縁膜および半導体基板の表面を被覆し、かつ、前記キ
ャップ絶縁膜、側壁絶縁膜に対してエッチング選択比を
大きくとれる材料からなるエッチングストッパ膜を形成
する工程と、（ｅ）前記ゲート電極および側壁絶縁膜を
マスクとして、所定導電形の不純物を前記接続部上のエ
ッチングストッパ膜部分を透過させてその接続部にイオ
ン打ち込みする工程と、（ｆ）前記イオン打ち込み工程
後、前記エッチングストッパ膜上に、そのエッチングス
トッパ膜に対してエッチング選択比を大きくとれる材料
からなる層間絶縁膜を形成する工程と、（ｇ）前記層間
絶縁膜上に前記接続部が露出するようなマスク膜を形成
する工程と、（ｈ）前記マスク膜をエッチングマスクと
し、かつ、前記エッチングストッパ膜をエッチングスト
ッパとして、前記層間絶縁膜にエッチングストッパ膜が
露出するような孔を穿孔する工程と、（ｉ）前記マスク
膜を除去した後、残された層間絶縁膜をマスク膜とし
て、前記キャップ絶縁膜および側壁絶縁膜とエッチング
ストッパ膜とのエッチング選択比が大きくなるようなウ
エットエッチング処理を施すことにより、前記孔から露
出するエッチングストッパ膜を除去し、前記接続部が露
出する接続孔を穿孔する工程とを有することを特徴とす
る半導体集積回路装置の製造方法。7. A method of manufacturing a semiconductor integrated circuit device having a MIS transistor provided on a semiconductor substrate, comprising:
Forming a gate insulating film on the semiconductor substrate;
(B) forming a gate electrode by patterning the conductive film and the insulating film after sequentially depositing a conductive film and an insulating film on the gate insulating film, and forming a cap insulating film on the gate electrode; (C) forming a side wall insulating film that covers side surfaces of the gate electrode and the cap insulating film and that exposes a connection portion of the semiconductor substrate; and (d) the cap insulating film and the side wall insulating film. Forming an etching stopper film made of a material capable of covering the surface of the film and the semiconductor substrate and having a high etching selectivity with respect to the cap insulating film and the sidewall insulating film; and (e) forming the gate electrode and the sidewall insulating film. Using the film as a mask, a step of ion-implanting impurities of a predetermined conductivity type into the connection portion through the etching stopper film portion on the connection portion. (F) forming an interlayer insulating film made of a material having a high etching selectivity with respect to the etching stopper film on the etching stopper film after the ion implantation step; and (g) forming the interlayer insulating film. And (h) exposing an etching stopper film on the interlayer insulating film using the mask film as an etching mask and the etching stopper film as an etching stopper. And (i) using the remaining interlayer insulating film as a mask film after the removal of the mask film, to obtain an etching selectivity between the cap insulating film and the sidewall insulating film and the etching stopper film. By performing a wet etching process to increase the size, the etching stopper film exposed from the hole is removed. The method of manufacturing a semiconductor integrated circuit device characterized by a step of drilling a connection hole through which the connecting portion is exposed. 【請求項８】 請求項６または７記載の半導体集積回路
装置の製造方法において、前記キャップ絶縁膜および側
壁絶縁膜が酸化膜からなり、前記エッチングストッパ膜
が窒化膜からなり、前記ウエットエッチングが熱リン酸
を用いたウエットエッチング処理であることを特徴とす
る半導体集積回路装置の製造方法。8. The method for manufacturing a semiconductor integrated circuit device according to claim 6, wherein said cap insulating film and said sidewall insulating film are made of an oxide film, said etching stopper film is made of a nitride film, and said wet etching is performed by heat. A method for manufacturing a semiconductor integrated circuit device, which is a wet etching process using phosphoric acid. 【請求項９】 半導体基板に所定の半導体集積回路素子
を設けている半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板上に導体パターンを形成する工程
と、（ｂ）前記導体パターンの表面を被覆し、かつ、前
記導体パターンの下層の接続部が露出するように第１絶
縁膜を形成する工程と、（ｃ）前記第１絶縁膜および前
記接続部の表面を被覆し、かつ、前記第１絶縁膜と同一
材料からなる第３絶縁膜を形成する工程と、（ｄ）前記
第３絶縁膜上に、前記第１絶縁膜および第３絶縁膜に対
するエッチング選択比を大きくとれる材料からなる第２
絶縁膜を形成する工程と、（ｅ）前記第２絶縁膜上に前
記第２絶縁膜に対するエッチング選択比を大きくとれる
材料からなる層間絶縁膜を形成する工程と、（ｆ）前記
層間絶縁膜上に前記接続部が露出するようなマスク膜を
形成する工程と、（ｇ）前記マスク膜をエッチングマス
クとし、かつ、前記第２絶縁膜をエッチングストッパと
して、前記層間絶縁膜にエッチングストッパ膜が露出す
るような孔を穿孔する工程と、（ｈ）前記マスク膜をエ
ッチングマスクとして、前記第２絶縁膜にその下層の第
３絶縁膜が露出するような孔を穿孔する工程と、（ｉ）
前記第１絶縁膜および第３絶縁膜と第２絶縁膜とのエッ
チング選択比が大きくなるようなウエットエッチング処
理を施すことにより、前記マスク膜から露出する第３絶
縁膜を除去し、前記接続部が露出する接続孔を穿孔する
工程とを有することを特徴とする半導体集積回路装置の
製造方法。9. A method for manufacturing a semiconductor integrated circuit device having a predetermined semiconductor integrated circuit element provided on a semiconductor substrate, the method comprising:
(A) forming a conductor pattern on the semiconductor substrate; and (b) forming a first insulating film so as to cover a surface of the conductor pattern and expose a connection portion below the conductor pattern. (C) forming a third insulating film covering the surfaces of the first insulating film and the connecting portion and made of the same material as the first insulating film; and (d) forming the third insulating film. On the film, a second material made of a material capable of increasing an etching selectivity with respect to the first insulating film and the third insulating film.
Forming an insulating film; (e) forming an interlayer insulating film made of a material capable of increasing an etching selectivity with respect to the second insulating film on the second insulating film; and (f) forming an interlayer insulating film on the second insulating film. Forming a mask film such that the connection portion is exposed, and (g) exposing an etching stopper film to the interlayer insulating film using the mask film as an etching mask and using the second insulating film as an etching stopper. (H) using the mask film as an etching mask to form a hole in the second insulating film so that a third insulating film thereunder is exposed; and (i)
The third insulating film exposed from the mask film is removed by performing a wet etching process to increase an etching selectivity between the first insulating film and the third insulating film and the second insulating film. Perforating a connection hole in which a hole is exposed.