KR100930403B1 - 모드 레지스터 세트 신호 생성 회로 - Google Patents

모드 레지스터 세트 신호 생성 회로 Download PDF

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Abstract

본 발명의 모드 레지스터 세트 신호 생성 회로는 모드 설정 신호가 인에이블됨에 따라 입력되는 뱅크 어드레스에 무관하게 하이 레벨의 지연 뱅크 어드레스 신호를 출력하고, 상기 모드 설정 신호가 디스에이블됨에 따라 뱅크 어드레스가 제1 클럭에 동기되어 전송된 지연 뱅크 어드레스 신호를 출력하는 전송부; 및 지연 뱅크 어드레스 신호를 코딩하여 복수의 모드 레지스터 세트 신호를 출력하는 로직부를 포함한다.
Figure R1020070126684
MRS(Mode Register Set), EMRS(Extended Mode Register Set),마진

Description

모드 레지스터 세트 신호 생성 회로 {Mode Register Setting Signal Generation Circuit}
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 모드 레지스터 세트 신호 생성 회로에 관한 것이다.
도 1은 종래 기술에 따른 모드 레지스터 세트 신호 생성 회로의 일 실시예를 나타낸 회로도이다.
도 1에 도시된 모드 레지스터 세트 신호 생성 회로는 지연부(1), 제1 인버터(IV1) 내지 제10 인버터(IV10), 제1 낸드 게이트(ND1) 내지 제3 낸드 게이트(ND3) 및 제1 노아 게이트(NOR1) 내지 제3 노아 게이트(NOR3)를 포함한다.
상기 지연부(1)는 상기 모드 설정 신호(MRS)를 소정 시간 지연시킨다.
상기 모드 레지스터 세트 신호 생성 회로는 복수의 지연 뱅크 어드레스 신호(LAA<14:16>)를 입력받아 복수의 인버터(IV1~IV10) 및 복수의 낸드 게이트(ND1~ND3) 및 복수의 노아 게이트(NOR1~NOR3)의 조합에 의해 제1 확장 모드 레지스터 세트 신호(EMRS), 제2 확장 모드 레지스터 세트 신호(EMRS2) 및 노멀 모드 레지스터 세트 신호(NMRS)를 출력한다. 상기 지연 뱅크 어드레스 신호(LAA<14:16>)는 뱅크 어드레스(예를 들면, BA<0:2>)가 소정 시간 지연된 신호이다. 모드 레지스터 셋팅 명령에서, 상기 지연 뱅크 어드레스 신호(LAA<14:16>)의 조합에 의해 상기 제1 확장 모드 레지스터 세트 신호(EMRS), 상기 제2 확장 모드 레지스터 세트 신호(EMRS2) 또는 상기 노멀 모드 레지스터 세트 신호(NMRS)가 인에이블된다.
도 2의 타이밍도를 참조하면, 상기 제2 확장 모드 레지스터 세트 신호(EMRS2)가 인에이블되려면 상기 지연 뱅크 어드레스 신호(LAA<14:16>)는 로우, 하이, 로우 레벨로 천이되고, 상기 제2 낸드 게이트(ND2)의 출력(LAA15D)은 로우 레벨이 된다. 상기 지연부(1)는 상기 모드 설정 신호(MRS)를 소정 시간 지연시키고, 상기 제14 인버터(IV14)는 상기 지연부(1)의 출력을 반전시켜 로우 레벨의 지연 모드 설정 신호(MRSDD)를 생성한다. 따라서, 상기 제2 노아 게이트(NOR2)는 상기 지연 모드 설정 신호(MRSDD) 및 상기 제2 낸드 게이트(ND2)의 출력(LAA15D)을 입력받아 상기 모드 설정 신호(MRS)가 하이 레벨인 구간에서만 하이 레벨이고, 그 외에는 로우 레벨인 상기 제2 확장 모드 레지스터 세트 신호(EMRS2)를 출력한다.
상기 모드 설정 신호(MRS)가 만약 상기 지연부(1)에 의해 지연되지 않고, 직접 상기 제2 노아 게이트(NOR2)에 입력되는 경우, 상기 모드 설정 신호(MRS) 및 상기 제2 낸드 게이트(ND2)의 출력(LAA15D)간의 마진 부족으로 상기 모드 설정 신호(MRS)에 비해 펄스폭이 작은 상기 제2 확장 모드 레지스터 세트 신호(EMRS2)가 생성된다. 고주파수로 갈수록 상기 모드 설정 신호(MRS) 및 상기 지연 뱅크 어드레스 신호(LAA<14:16>)의 펄스 폭이 감소하게 되어, 상기 지연부(1)의 지연 시간의 설계가 어려워지고 상기 모드 레지스터 세트 신호(EMRS,EMRS2,NMRS)의 마진이 부족 하게 된다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 주파수에 관계없이 모드 레지스터 세트 신호의 마진 개선이 가능한 모드 레지스터 세트 신호 생성 회로를 제공하는데 목적이 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 모드 레지스터 세트 신호 생성 회로는 모드 설정 신호가 인에이블됨에 따라 입력되는 뱅크 어드레스가 제1 클럭에 동기되어 전송된 상기 지연 뱅크 어드레스 신호를 출력하고, 상기 모드 설정 신호가 디스에이블됨에 따라 상기 뱅크 어드레스에 무관하게 하이 레벨의 지연 뱅크 어드레스 신호를 출력하는 전송부; 및 상기 지연 뱅크 어드레스 신호를 코딩하여 복수의 모드 레지스터 세트 신호를 출력하는 로직부를 포함한다.
본 발명에 따른 모드 레지스터 세트 신호 생성 회로는 주파수에 관계없이 모드 레지스터 세트 신호의 마진을 개선한 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 모드 레지스터 세트 신호 생성 회로의 블록도이다.
도 3에 도시된 모드 레지스터 세트 신호 생성 회로는 모드 설정 신호 생성 부(100), 제1 클럭 신호 생성부(200), 전송부(300) 및 로직부(400)를 포함한다.
상기 모드 설정 신호 생성부(100)는 클럭(CLK) 및 명령 신호(CMD)를 입력받아 모드 설정 신호(MRS)를 생성한다. 상기 명령 신호(CMD)는 리드 명령, 라이트 명령 및 모드 레지스터 셋팅 명령 등을 수행하기 위한 신호이다. 상기 명령 신호(CMD)가 모드 레지스터 셋팅 명령을 위한 코드가 될 때, 상기 클럭(CLK)에 동기되어 상기 모드 설정 신호(MRS)는 하이 펄스가 된다. 예를 들면, 도 8에 도시된 바와 같이, 모드 레지스터 셋팅 명령시(MRS), 외부 신호(CSB,RASB,CASB,WEB)는 각각 로우,로우,로우,로우가 되고, 모드 레지스터 셋팅을 위한 동작이 수행된다.
상기 제1 클럭 신호 생성부(200)는 상기 모드 설정 신호(MRS) 및 상기 클럭 (CLK)에 동기되어 상기 제1 클럭(ACK)을 출력한다.
상기 제1 클럭(ACK)은 상기 클럭(CLK)과 같은 주기를 갖고 토글링하는 신호이며 다만, 상기 모드 설정 신호(MRS)에 따라 고정된 전압 레벨이 되거나, 상기 클럭(CLK)과 같이 토글링하는 신호이다. 예를 들면, 상기 제1 클럭 신호 생성부(200)는 상기 모드 설정 신호(MRS)가 하이 레벨일 때 고정된 하이 레벨의 신호이고, 상기 모드 설정 신호(MRS)가 로우 레벨일 때 상기 클럭(CLK)에 따라 토글하는 상기 제1 클럭(ACK)을 출력한다.
상기 전송부(300)는 모드 설정 신호(MRS)가 디스에이블됨에 따라 입력되는 뱅크 어드레스(BA<0:2>)에 무관하게 하이 레벨의 지연 뱅크 어드레스 신호(LAA<14:16>)를 출력하고, 상기 모드 설정 신호(MRS)가 인에이블됨에 따라 상기 뱅크 어드레스(BA<0:2>)가 상기 제1 클럭(ACK)에 동기되어 전송된 상기 지연 뱅크 어드레스 신호(LAA<14:16>)를 출력한다.
상기 로직부(400)는 상기 지연 뱅크 어드레스 신호(LAA<14:16>)를 코딩하여 복수의 모드 레지스터 세트 신호(EMRS,EMRS2,NMRS)를 생성한다. 상기 모드 레지스터 세트 신호는 제1 확장 모드 레지스터 세트 신호(EMRS), 제2 확장 모드 레지스터 세트 신호(EMRS2) 및 노멀 모드 레지스터 세트 신호(NMRS) 등이 있다.
도 4는 도 3에 도시된 상기 모드 설정 신호 생성부(100)의 일 실시예를 나타낸 상세 회로도이다.
상기 모드 설정 신호 생성부(100)는 클럭 버퍼(110), 제1 드라이버(120) 내지 제3 드라이버(140), 제1 입력 버퍼(150), 제1 셋업/홀드 시간 지연부(160), 제어부(170) 및 신호 조합부(180)를 포함한다.
상기 클럭 버퍼(110)는 상기 클럭(CLK) 및 상기 클럭의 상보 신호(CLKB)를 입력받아 버퍼링한다. 상기 제1 드라이버(120)는 상기 클럭 버퍼(110)의 출력을 드라이빙하여 제2 클럭의 반전 신호(CCKB)를 출력한다. 상기 제3 드라이버(140)는 상기 제2 클럭의 반전 신호(CCKB)를 드라이빙하여 제2 클럭(CCK)을 출력한다. 상기 제2 드라이버(130)는 상기 클럭 버퍼(110)의 출력을 드라이빙하여 제4 클럭(CK0)를 출력한다.
상기 제1 입력 버퍼(150)는 명령 신호(CMD)를 입력받아 버퍼링한다. 상기 제1 셋업/홀드 시간 지연부(160)는 상기 제1 입력 버퍼(150)의 출력을 소정 시간 지연시킨다. 상기 제어부(170)는 상기 제1 셋업/홀드 시간 지연부(160)의 출력을 제어하여 피엠알에스 신호(PMRS)를 출력한다. 상기 신호 조합부(180)는 제1 낸드 게 이트(ND1) 및 제1 인버터(IV1)를 포함한다. 상기 제1 낸드 게이트(ND1)는 상기 제2 클럭(CCK) 및 상기 피엠알에스 신호(PMRS)를 입력받아 연산한다. 상기 제1 인버터(IV1)는 상기 제1 낸드 게이트(ND1)의 출력을 반전시켜 상기 모드 설정 신호(MRS)를 출력한다.
따라서, 상기 모드 설정 신호(MRS)는 상기 클럭(CLK) 및 상기 명령 신호(CMD)에 의해 생성된다. 도 8을 참조하면, 상기 클럭(CLK)이 토글링하며 동작하고, 상기 제4 클럭(CK0)는 상기 클럭(CLK)으로부터 지연된 클럭이며, 상기 제2 클럭의 반전 신호(CCKB)는 상기 클럭(CLK)으로부터 소정 시간 지연되고 위상이 180도 반전된 클럭이다. 또한, 상기 제2 클럭(CCK)은 상기 제2 클럭의 반전 신호(CCKB)로부터 위상이 180도 반전된 클럭이다. 상기 모드 설정 신호(MRS)는 상기 명령 신호(CMD)가 모드 레지스터 셋팅에 해당하는 명령 코드일 때, 상기 제2 클럭(CCK)이 하이 레벨인 구간에서 하이 레벨인 펄스가 된다.
도 5는 도 3에 도시된 상기 제1 클럭 신호 생성부(200)의 일 실시예를 나타낸 회로도이다.
상기 제1 클럭 신호 생성부(200)는 제3 클럭 신호 생성부(210) 및 제1 클럭 출력부(220)로 구성된다.
상기 제3 클럭 신호 생성부(210)는 제2 인버터(IV2) 내지 제7 인버터(IV7), 제1 패스 게이트(PG1) 및 제2 낸드 게이트(ND2)를 포함한다. 상기 제3 클럭 신호 생성부(210)는 상기 제4 클럭 신호(CK0)가 하이 레벨이 됨에 따라 상기 모드 설정 신호(MRS)를 전송한다. 상기 제3 클럭 신호 생성부(210)는 상기 모드 설정 신 호(MRS)가 로우 레벨일때, 상기 제6 인버터(IV6)의 출력이 하이 레벨이므로, 상기 제2 클럭의 반전 신호(CCKB)와 같은 전압 레벨의 상기 제3 클럭 신호(ENACKB)를 생성한다. 또한, 상기 제3 클럭 신호 생성부(210)는 상기 모드 설정 신호(MRS)가 하이 레벨이 됨에 따라 상기 제6 인버터(IV6)의 출력은 로우 레벨이므로, 상기 제2 클럭의 반전 신호(CCKB)에 무관하게 고정된 로우 레벨의 상기 제3 클럭 신호(ENACKB)를 출력한다.
도 8의 타이밍도를 참조하면, 상기 모드 설정 신호(MRS)가 하이 레벨일 때, 상기 제3 클럭 신호(ENACKB)가 로우 레벨이 되며, 상기 모드 설정 신호(MRS)가 로우 레벨일 때, 상기 제3 클럭 신호(ENACKB)는 상기 제2 클럭(CCK)의 반전 신호(CCKB)로부터 지연된 클럭임을 알 수 있다.
상기 제1 클럭 출력부(220)는 제1 피모스 트랜지스터(P1), 제2 피모스 트랜지스터(P2), 제2 엔모스 트랜지스터(N2) 및 제3 엔모스 트랜지스터(N3)를 포함한다. 상기 제1 클럭 출력부(220)는 상기 제3 클럭 신호(ENACKB)가 로우 레벨일 때 상기 제2 피모스 트랜지스터(P2)가 턴온되므로 하이 레벨의 상기 제1 클럭(ACK)을 출력한다. 상기 제3 클럭 신호(ENACKB)가 하이 레벨일 때 상기 제3 엔모스 트랜지스터(N3)가 턴온되고, 상기 제2 피모스 트랜지스터(P2)가 턴오프되므로 상기 제2 클럭(CCK)의 반전 신호(CCKB)를 입력받아 반전시킨 신호가 상기 제1 클럭(ACK)으로 출력된다.
도 8의 타이밍도를 참조하면, 상기 제3 클럭 신호(ENACKB)가 로우 레벨일 때 상기 제1 클럭(ACK)은 하이 레벨이고, 상기 제3 클럭 신호(ENACKB)가 하이 레벨일 때, 상기 제1 클럭(ACK)은 상기 제2 클럭의 반전 신호(CCKB)와 같이 토글링한다.
도 6은 도 3에 도시된 상기 전송부(300)의 일 실시예를 나타낸 상세 회로도이다.
상기 전송부(300)는 버퍼링부(360), 제1 클럭 동기부(330), 모드 설정 신호 동기부(340) 및 래치부(350)를 포함한다.
상기 버퍼링부(360)는 제2 입력 버퍼(310), 제2 셋업/홀드 시간 지연부(320)를 포함한다.
상기 제2 입력 버퍼(310)는 상기 뱅크 어드레스 신호(BA<0:2>)를 입력받아 버퍼링한다.
상기 제2 셋업/홀드 시간 지연부(320)는 상기 제2 입력 버퍼(310)의 출력을 지연시킨다.
상기 제1 클럭 동기부(330)는 상기 제1 클럭(ACK)에 동기되어, 상기 제2 셋업/홀드 시간 지연부(320)의 출력을 전송한다. 상기 제1 클럭 동기부(330)는 제1 동기부(331) 및 제2 동기부(332)를 포함한다.
상기 제1 동기부(331)는 상기 제1 클럭(ACK)이 로우 레벨이 됨에 따라 상기 버퍼링부(360)의 출력을 입력받아 저장한다.
상기 제2 동기부(332)는 상기 제1 클럭(ACK)이 하이 레벨이 됨에 따라 상기 제1 동기부(331)의 출력을 입력받아 저장 및 출력한다.
상기 제1 클럭 동기부(330)는 제8 인버터(IV8) 내지 제14 인버터(IV14) 및 제2 패스 게이트(PG2)를 포함한다. 상기 제10 인버터(IV10)는 상기 제1 클럭(ACK) 이 하이 레벨이 될 때, 상기 제2 셋업/홀드 시간 지연부(320)의 출력을 차단하고, 상기 제1 클럭(ACK)이 로우 레벨일 때, 상기 제2 셋업/홀드 시간 지연부(320)의 출력을 전송한다. 상기 제2 패스 게이트(PG2)는 그와 반대로, 상기 제1 클럭(ACK)이 하이 레벨일 때, 상기 제11 인버터(IV11)의 출력을 전송하고, 상기 제1 클럭(ACK)이 로우 레벨일 때, 상기 제11 인버터(IV11)의 출력을 차단한다. 따라서, 상기 제1 클럭 전송부(300)는 상기 제1 클럭(ACK)이 한 클럭 동기될 때마다 상기 제2 셋업/홀드 시간 지연부(320)의 출력을 상기 래치부(350)로 전송한다. 상기 제12 인버터(IV12) 및 상기 제11 인버터(IV11)는 상기 제11 인버터(IV11)의 출력을 래치하는 기능을 한다.
상기 모드 설정 신호 동기부(340)는 상기 모드 설정 신호(MRS)가 하이 레벨일 때 상기 제1 클럭 동기부(330)의 출력을 상기 래치부(350)로 전송하고, 상기 모드 설정 신호(MRS)가 로우 레벨일 때 하이 레벨의 신호를 상기 래치부(350)로 전송한다. 상기 모드 설정 신호 동기부(340)는 제3 피모스 트랜지스터(P3)로 구현할 수 있다. 상기 제3 피모스 트랜지스터(P3)의 게이트에 상기 모드 설정 신호(MRS)를 입력받고, 드레인에 공급 전압을 입력받고, 소스에 상기 제14 인버터(IV14)의 출력이 연결된다.
상기 모드 설정 신호(MRS)가 하이 레벨일 때, 상기 제3 피모스 트랜지스터(P3)는 턴오프되므로, 상기 제1 클럭 동기부(330)의 출력(TLA<14:16>)은 상기 래치부(350)로 전송된다. 상기 모드 설정 신호(MRS)가 로우 레벨일 때, 상기 제3 피모스 트랜지스터(P3)는 턴온되므로, 상기 제1 클럭 동기부(330)의 출 력(TLA<14:16>)에 상관없이, 상기 제14 인버터(IV14)의 출력단의 전압은 하이 레벨이 되고, 하이 레벨의 상기 제14 인버터(IV14)의 출력은 신호가 상기 래치부(350)로 전송된다.
상기 래치부(350)는 상기 제1 클럭 동기부(330)의 출력(TLA<14:16>)을 래치하여 지연 뱅크 어드레스 신호(LAA<14:16>)를 출력한다.
상기 래치부(350)는 제15 인버터(IV15), 제16 인버터(IV16) 및 제17 인버터(IV17)를 포함한다.
도 7은 도 3에 도시된 상기 로직부(400)의 일 실시예를 나타낸 회로도이다.
상기 로직부(400)는 상기 지연 뱅크 어드레스 신호(LAA<14:16>)를 각각 조합하여 제1 확장 모드 레지스터 세트 신호(EMRS), 제2 확장 모드 레지스터 세트 신호(EMRS2) 및 노멀 모드 레지스터 세트 신호(NMRS)를 출력한다.
상기 지연 뱅크 어드레스 신호(LAA<14:16>)는 제1 지연 뱅크 어드레스 신호(LAA<14>) 내지 제3 지연 뱅크 어드레스 신호(LAA<16>)로 구성된다.
상기 로직부(400)는 제1 디코딩부(410) 내지 제3 디코딩부(430)로 구성된다.
상기 제1 디코딩부(410)는 상기 제1 지연 뱅크 어드레스 신호(LAA<14>), 상기 제2 지연 뱅크 어드레스 신호(LAA<15>)의 반전 신호 및 상기 제3 지연 뱅크 어드레스 신호(LAA<16>)의 반전 신호를 입력받아 연산한다. 상기 제1 디코딩부(410)는 제3 낸드 게이트(ND3) 및 제21 인버터(IV21)를 포함한다.
상기 제2 디코딩부(420)는 상기 제1 지연 뱅크 어드레스 신호(LAA<14>)의 반전 신호, 상기 제2 지연 뱅크 어드레스 신호(LAA<15>) 및 상기 제3 지연 뱅크 어드 레스 신호(LAA<16>)의 반전 신호를 입력받아 연산한다. 상기 제2 디코딩부(420)는 제4 낸드 게이트(ND4) 및 제22 인버터(IV22)를 포함한다.
상기 제3 디코딩부(430)는 상기 제1 지연 뱅크 어드레스 신호(LAA<14>)의 반전 신호, 상기 제2 지연 뱅크 어드레스 신호(LAA<15>)의 반전 신호 및 상기 제3 지연 뱅크 어드레스 신호(LAA<16>)의 반전 신호를 입력받아 연산한다. 상기 제3 디코딩부(430)는 제5 낸드 게이트(ND5) 및 제23 인버터(IV23)를 포함한다.
도 9는 본 발명에 따른 모드 레지스터 세트 신호의 타이밍도이다.
도 9에 도시된 상기 제1 클럭(ACK) 내지 제3 클럭(ENACKB)의 타이밍도는 도 8에 도시된 타이밍도와 같다. 상기 전송 뱅크 어드레스 신호(TLA<14:16>)는 도 6에 도시된 상기 제1 동기부(331)의 출력으로, 상기 제1 클럭(ACK)이 로우 레벨이 될 때, 로우,하이,로우 레벨의 상기 뱅크 어드레스(BA<0:2>)가 전송된 신호이다. 상기 전송 뱅크 어드레스 신호(TLA<14:16>)는 상기 제10 인버터(IV10) 내지 제12 인버터(IV12)에 의해 상기 제1 클럭(ACK)의 로우 레벨의 시점부터 소정 시간동안 지연 후에 로우, 하이, 로우 레벨이 된다. 그 후, 상기 제1 클럭(ACK)이 하이 레벨이 될 때, 상기 로우, 하이, 로우 레벨의 전송 뱅크 어드레스 신호(TLA<14:16>)를 상기 제2 패스 게이트(PG2)는 전송하므로, 상기 제13 인버터(IV13) 및 상기 제14 인버터(IV14)의 경로로 전송된다. 상기 제1 클럭(ACK)이 하이 레벨인 시점에서, 상기 모드 설정 신호(MRS) 또한 하이 레벨의 펄스가 되므로, 상기 제3 피모스 트랜지스터(P3)는 턴오프된다. 따라서, 이 시점에서, 상기 지연 뱅크 어드레스(LAA<14:16>)는 로우, 하이, 로우 레벨이 되고, 상기 모드 설정 신호(MRS)가 로우 레벨이 되고, 상기 뱅크 어드레스(BA<0:2>)에 무관하게 하이 레벨의 상기 지연 뱅크 어드레스(LAA<14:16>)를 출력한다. 로우, 하이, 로우 레벨의 상기 지연 뱅크 어드레스(LAA<14:16>)를 조합하여, 도 7에 도시된 상기 제2 디코딩부(420)는 하이 레벨의 상기 제2 확장 모드 레지스터 세트 신호(EMRS2)를 출력한다. 상기 제2 확장 모드 레지스터 세트 신호(EMRS2)는 상기 클럭(CLK)의 속도에 무관하게 항상 일정한 폭의 상기 제2 확장 모드 레지스터 세트 신호(EMRS2)를 출력한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 모드 레지스터 세트 신호 생성 회로의 블록도,
도 2는 도 1에 도시된 모드 레지스터 세트 신호의 타이밍도,
도 3은 본 발명에 따른 모드 레지스터 세트 신호 생성 회로의 블록도,
도 4는 도 3에 도시된 상기 모드 설정 신호 생성부의 일 실시예를 나타낸 회로도,
도 5는 도 3에 도시된 상기 제1 클럭 신호 생성부의 일 실시예를 나타낸 회로도,
도 6은 도 3에 도시된 상기 전송부의 일 실시예를 나타낸 회로도,
도 7은 도 3에 도시된 상기 로직부의 일 실시예를 나타낸 회로도,
도 8은 도 4 및 도 5에 도시된 신호들의 타이밍도,
도 9는 본 발명에 따른 모드 레지스터 세트 신호의 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
1 : 지연부 100 : 모드 설정 신호 생성부
110 : 클럭 버퍼 120~140 : 제1 내지 제3 드라이버
150 : 제1 입력 버퍼 160 : 제1 셋업/홀드 시간 지연부
170 : 제어부 180 : 신호 조합부
200 : 제1 클럭 신호 생성부 210 : 제3 클럭 신호 생성부
220 : 제1 클럭 출력부 300 : 전송부
310 :제2 입력 버퍼 320 : 제2 셋업/홀드 시간 지연부
330 : 제1 클럭 동기부 340 : 모드 설정 신호 동기부
350 : 래치부 400 : 로직부

Claims (13)

  1. 모드 설정 신호가 인에이블됨에 따라 입력되는 뱅크 어드레스가 제1 클럭에 동기되어 전송된 지연 뱅크 어드레스 신호를 출력하고, 상기 모드 설정 신호가 디스에이블됨에 따라 상기 뱅크 어드레스에 무관하게 하이 레벨의 상기 지연 뱅크 어드레스 신호를 출력하는 전송부; 및
    상기 지연 뱅크 어드레스 신호를 코딩하여 복수의 모드 레지스터 세트 신호를 출력하는 로직부를 포함하는 모드 레지스터 세트 신호 생성 회로.
  2. 제 1 항에 있어서,
    상기 모드 설정 신호 및 상기 제1 클럭은 클럭에 동기되어 출력되는 신호인 것을 특징으로 하는 모드 레지스터 세트 신호 생성 회로.
  3. 제 2 항에 있어서,
    상기 제1 클럭은 상기 모드 설정 신호가 디스에이블되면 상기 클럭에 따라 토글링하는 신호인 것을 특징으로 하는 모드 레지스터 세트 신호 생성 회로.
  4. 제 1 항에 있어서,
    상기 전송부는,
    상기 뱅크 어드레스를 버퍼링하는 버퍼링부;
    상기 제1 클럭에 동기되어 상기 버퍼링부의 출력을 전송하는 제1 클럭 동기부; 및
    상기 모드 설정 신호가 디스에이블됨에 따라 하이 레벨의 신호를 출력하고, 상기 모드 설정 신호가 인에이블됨에 따라 상기 제1 클럭 동기부의 출력을 전송하는 모드 설정 신호 동기부를 포함하는 모드 레지스터 세트 신호 생성 회로.
  5. 제 4 항에 있어서,
    상기 전송부는,
    상기 모드 설정 신호 동기부의 출력을 래치하여 상기 지연 뱅크 어드레스 신호를 출력하는 래치부를 추가로 포함하는 것을 특징으로 하는 모드 레지스터 세트 신호 생성 회로.
  6. 제 4 항에 있어서,
    상기 버퍼링부는,
    상기 뱅크 어드레스를 입력받아 버퍼링하는 입력 버퍼; 및
    상기 입력 버퍼의 출력을 소정 시간 지연시키는 셋업/홀드 시간 지연부를 포함하는 모드 레지스터 세트 신호 생성 회로.
  7. 제 4 항에 있어서,
    상기 제1 클럭 동기부는,
    상기 제1 클럭이 로우 레벨이 됨에 따라 상기 버퍼링부의 출력을 입력받아 저장하는 제1 동기부; 및
    상기 제1 클럭이 하이 레벨이 됨에 따라 상기 제1 동기부의 출력을 입력받아 저장 및 출력하는 제2 동기부를 포함하는 모드 레지스터 세트 신호 생성 회로.
  8. 제 4 항에 있어서,
    상기 모드 설정 신호 동기부는,
    상기 모드 설정 신호를 게이트에 입력받고, 공급 전압을 소스에 입력받고, 상기 제1 클럭 동기부의 출력이 드레인에 연결된 피모스 트랜지스터로 구성된 것을 특징으로 하는 모드 레지스터 세트 신호 생성 회로.
  9. 제 1 항에 있어서,
    상기 로직부는,
    상기 지연 뱅크 어드레스 신호는 제1 지연 뱅크 어드레스 신호 내지 제3 지연 뱅크 어드레스 신호로 구성되며,
    상기 제1 지연 뱅크 어드레스 신호, 상기 제2 지연 뱅크 어드레스 신호의 반전 신호 및 상기 제3 지연 뱅크 어드레스 신호의 반전 신호를 입력받아 연산하는 제1 디코딩부;
    상기 제1 지연 뱅크 어드레스 신호의 반전 신호, 상기 제2 지연 뱅크 어드레스 신호 및 상기 제3 지연 뱅크 어드레스 신호의 반전 신호를 입력받아 연산하는 제2 디코딩부; 및
    상기 제1 지연 뱅크 어드레스 신호의 반전 신호, 상기 제2 지연 뱅크 어드레스 신호의 반전 신호 및 상기 제3 지연 뱅크 어드레스 신호의 반전 신호를 입력받아 연산하는 제3 디코딩부를 포함하는 모드 레지스터 세트 신호 생성 회로.
  10. 제 1 항에 있어서,
    명령 신호 및 클럭을 입력받아 상기 모드 설정 신호를 출력하는 모드 설정 신호 생성부를 추가로 포함하는 것을 특징으로 하는 모드 레지스터 세트 신호 생성 회로.
  11. 제 1 항에 있어서,
    상기 모드 설정 신호 및 클럭에 동기되어 상기 제1 클럭을 출력하는 제1 클럭 신호 생성부를 추가로 포함하는 것을 특징으로 하는 모드 레지스터 세트 신호 생성 회로.
  12. 제 10 항에 있어서,
    상기 모드 설정 신호 생성부는,
    상기 클럭을 입력받아 버퍼링 및 드라이빙하여 제2 클럭을 출력하는 제2 클럭 신호 생성부;
    상기 명령 신호를 버퍼링 및 지연시켜 피엠알에스 신호(PMRS)를 출력하는 PMRS 설정 신호 생성부; 및
    상기 제2 클럭 및 상기 피엠알에스 신호(PMRS)가 둘다 인에이블됨에 따라 하이 레벨의 상기 모드 설정 신호를 출력하는 디코딩부를 포함하는 모드 레지스터 세트 신호 생성 회로.
  13. 제 11 항에 있어서,
    상기 제1 클럭 신호 생성부는,
    상기 모드 설정 신호가 인에이블됨에 따라 고정된 레벨의 상기 제1 클럭을 생성하고, 상기 모드 설정 신호가 디스에이블됨에 따라 상기 클럭에 따라 토글하는 상기 제1 클럭을 생성하는 것을 특징으로 하는 모드 레지스터 세트 신호 생성 회로.
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