KR100728971B1 - 카스 레이턴시에 따른 데이터 출력 클록 제어 회로 - Google Patents

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Abstract

본 발명은 데이터 출력 클록 제어회로에 관한 것으로서, 보다 상세하게는 카스 레이턴시에 따라 데이터 출력 클록을 제어하여 데이터 출력시간을 조절하는 회로에 관한 것이다.
본 발명은 내부 클록과 카스 레이턴시 신호를 입력받아, 카스 레이턴시 신호가 인에이블되면 내부 클록을 딜레이부를 통하여 소정의 시간만큼 지연시켜 출력한다. 여기서 카스 레이턴시 신호는 외부에서 리드 명령이 인가될 때 반도체 메모리 내부의 데이터 출력 경로에 의해 발생하는 데이터 출력 지연시간이 카스 레이턴시보다 클 때 인에이블 된다.
카스 레이턴시, DRAM, 플로팅, 모드 레지스터, 상태 머신

Description

카스 레이턴시에 따른 데이터 출력 클록 제어 회로{Circuit for controling clock of data output according to CAL Latency}
도 1은 종래의 리드 명령을 수행하는 DRAM의 블록 구성도,
도 2는 도 1의 DRAM의 블록에서 카스 레이턴시에 따른 데이터 출력 타이밍도,
도 3은 본 발명의 일실시예에 따라 리드 명령을 수행하는 DRAM의 블록 구성도,
도 4는 도 3의 데이터 출력 클록 제어회로를 예시한 상세 회로도,
도 5는 도 3의 데이터 출력 클록 제어회로를 예시한 다른 상세 회로도,
도 6은 도 4 또는 5의 플로팅 노드 방지 회로의 다른 실시예를 도시한 도면,
도 7은 도 4 또는 5의 플로팅 노드 방지 회로의 또 다른 실시예를 도시한 도면,
도 8은 도 3의 DRAM의 블록에서 카스 레이턴시에 따른 데이터 출력 타이밍도이다.
본 발명은 데이터 출력 클록 제어회로에 관한 것으로서, 보다 상세하게는 카스 레이턴시에 따라 데이터 출력 클록을 제어하여 데이터 출력 시간을 조절하는 회로에 관한 것이다.
일반적으로 카스 레이턴시(CL: CAS Latency)는 외부에서 리드(Read) 명령이 인가될 때, DRAM(Dynamic Random Access Memory) 내부의 로직(Logic) 구성에 의해 생기는 지연시간에 대한 규정을 말한다.
DRAM 내부의 로직 구성에 의해 생기는 지연시간은 클록의 주파수가 변화하더라도 변화하지 않는데, 클록 주파수가 변화할 때 MRS(Mode Register Set)를 통하여 카스 레이턴시를 변화시켜 DRAM 내부 로직이 정상적인 동작을 수행할 수 있도록 한다.
여기서 모드 레지스터 셋(MRS)이란 카스 레이턴시(CL), 버스트 타입(Burst Type), 버스트 길이(BL:Burst Length) 등을 사용자의 환경에 맞게 세팅(setting)할 수 있도록 하여 메모리 운용성을 확장하는 것으로서, SDRAM(Synchronous DRAM) 제품부터 적용되고 있다.
모드 레지스터 셋(MRS)은 제어신호(/RAS, /CAS, /WE)를 디코딩하는 상태 머신(state machine)의 MRS 명령과 어드레스(A0~A11)가 입력되면 셋팅된다.
예를 들면, SDRAM의 스펙에 따르는 경우, 어드레스 A0~A2는 버스트 길이(BL2, BL4, BL8)를 결정하고, 어드레스 A3은 버스트 타입(sequential, interleave)을 결정하고, A4~A6는 카스 레이턴시(CL2, CL3, CL4 등)를 결정하고, A7은 테스트 모드(test mode)인지 정상 동작 모드(normal operation mode)인지를 결정한다.
도 1은 종래의 리드 명령을 수행하는 DRAM의 블록 구성도이다. 도 1을 참조하면, 종래의 리드 명령을 수행하는 DRAM의 블록은 카스 레이턴시(CL)가 변화하더라도 데이터(iData)는 동일한 내부 클록(dCLK)에 동기되어 데이터 단자(DQ)로 출력되는 구성을 가진다.
다시 설명하면, 입출력 제어부(I/O control)는 모드 레지스터(Mode Register)로부터 카스 레이턴시(CL)가 2, 3, 4 등으로 변화되어 입력되더라도, 이와는 무관하게 외부 클록(CLK)을 입력받아 내부 클록(dCLK)을 생성한다. 따라서, 데이터 입출력 버퍼(Data I/O Buffer)는 카스 레이턴시(CL)에 무관하게 입출력 제어부(I/O Control)에서 출력되는 내부 클록(dCLK)에 동기를 맞추어 데이터(iData)를 데이터 단자(DQ)로 출력하게 된다.
그러나 클록이 고속화되는 경우 종래의 리드 명령을 수행하는 DRAM의 블록 구성은 카스 레이턴시(CL)가 DRAM 내부의 로직 구성에 의해 생기는 지연시간에 비해 충분하지 못한 경우 비정상적인 데이터를 출력할 수 있는 문제점이 있다. 이하 도 2를 참조하여 종래의 문제점을 좀 더 자세하게 설명한다.
도 2는 도 1의 DRAM의 블록에서 카스 레이턴시에 따른 데이터 출력 타이밍도이다. 도 2를 참조하면, 카스 레이턴시(CL)가 DRAM 내부의 로직 구성에 의해 생기는 지연시간에 비해 충분한 CL=3, CL=4인 경우에 데이터(iData)는 내부 클록(dCLK)의 라이징 에지(rising edge)에 동기되어 데이터 단자(DQ)로 정확하게 전달될 수 있다.
그러나 카스 레이턴시(CL)가 DRAM 내부의 로직 구성에 의해 생기는 지연시간에 비해 충분하지 못한 CL=2인 경우에 데이터(iData)는 내부 클록(dCLK)의 라이징 에지(rising edge)에 정확하게 동기되지 못하기 때문에 비정상적인 상태로 데이터 단자(DQ)에 전달될 수 있다.
즉, 카스 레이턴시(CL)가 DRAM 내부의 로직 구성에 의해 생기는 지연시간보다 작은 경우 데이터 유효 구간(valid data window)이 내부 클록(dCLK)의 라이징 에지(rising edge)를 벗어나게 되어 정상적인 데이터 신호의 출력이 보장되지 않 게 된다.
특히, 시스템 클록이 메모리를 운용할 수 있도록, 메모리에 클록을 입력하고 모든 입출력 신호를 클록의 라이징 에지(rising edge)에 동기되게 제어하는 SDRAM의 경우 이는 심각한 문제를 유발할 수 있다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 카스 레이턴시에 따라 데이터 출력 클록을 제어하여 데이터 출력시간을 조절하는 데이터 출력 클록 제어회로를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 반도체 메모리에서 카스 레이턴시 신호에 따라 내부 클록을 지연시켜 출력하는 데이터 출력 클록 제어 회로로서, 상 기 내부 클록과 상기 카스 레이턴시 신호를 입력받아, 상기 카스 레이턴시 신호가 인에이블되면 상기 내부 클록을 소정의 시간만큼 지연시켜 출력하는 딜레이부를 포함하고, 상기 카스 레이턴시 신호는 외부에서 리드 명령이 인가될 때 상기 반도체 메모리 내부의 데이터 출력 경로에 의해 발생하는 데이터 출력 지연시간이 카스 레이턴시보다 클 때 인에이블 되는 것이 바람직하다.
여기서, 상기 소정의 시간은 상기 데이터 출력 지연시간과 카스 레이턴시의 차이보다 큰 것이 바람직하다.
또한, 본 발명은 상기 카스 레이턴시 신호가 인에이블되면 턴온되어 상기 내부 클록을 상기 딜레이부로 전달하는 제1 트랜스퍼 게이트, 상기 카스 레이턴시 신호가 인에이블 되면 턴온되어 상기 딜레이부의 출력을 입력받아 출력하는 제2 트랜스퍼 게이트 및 상기 카스 레이턴시 신호가 디제이블되면 턴온되어 상기 내부클록을 입력받아 출력하는 제3 트랜스퍼 게이트를 더 포함한다.
또한, 본 발명은 상기 제1 트랜스퍼 게이트와 상기 딜레이부의 연결노드에 연결된 드레인, 접지전압이 연결된 소스 및 상기 카스 레이턴시 신호가 디제이블되면 턴온되는 게이트를 구비하는 제1 NMOS 트랜지스터, 상기 제1 트랜스퍼 게이트와 상기 딜레이부의 연결노드에 연결된 제1 래치 또는 상기 제1 트랜스퍼 게이트와 상기 딜레이부의 연결노드에 연결된 드레인, 전원접압이 연결된 소스 및 상기 카스 레이턴시 신호가 인에이블되면 턴온되는 게이트를 구비하는 제1 PMOS 트랜지스터를 더 포함한다.
또한, 본 발명은 상기 카스 레이턴시 신호가 인에이블되면 상기 내부 클록의 위상을 반전시켜 상기 딜레이부로 입력하는 제1 인버터, 상기 카스 레이턴시 신호가 인에이블되면 턴온되어 상기 딜레이부의 출력신호의 위상을 반전시켜 출력하는 제2 인버터, 상기 카스 레이턴시 신호가 디제이블되면 상기 내부 클록의 위상을 반전시켜출력하는 제3 인버터 및 상기 카스 레이턴시 신호가 디제이블되면 상기 제3 인버터의 출력신호의 위상을 반전시켜 출력하는 제4 인버터를 더 포함한다.
또한 본 발명은 상기 제1 인버터와 상기 딜레이부의 연결노드에 연결된 드레인, 접지전압이 연결된 소스 및 상기 카스 레이턴시 신호가 디제이블되면 턴온되는 게이트를 구비하는 제2 NMOS 트랜지스터와, 상기 제3 인버터와 상기 제4 인버터의 연결노드에 연결된 드레인, 접지전압이 연결된 소스 및 상기 카스 레이턴시 신호가 인에이블되면 턴온되는 게이트를 구비하는 제3 NMOS 트랜지스터를 더 포함한다.
또한 본 발명은 상기 제1 인버터와 상기 딜레이부의 연결노드에 연결된 제2 래치와, 상기 제3 인버터와 상기 제4 인버터의 연결노드에 연결된 제3 래치를 더 포함한다.
또한 본 발명은 상기 제1 인버터와 상기 딜레이부의 연결노드에 연결된 드레인, 전원전압이 연결된 소스 및 상기 카스 레이턴시 신호가 인에이블되면 턴온되는 게이트를 구비하는 제2 PMOS 트랜지스터와 상기 제3 인버터와 상기 제4 인버터의 연결노드에 연결된 드레인, 전원전압이 연결된 소스 및 상기 카스 레이턴시 신호가 디제이블되면 턴온되는 게이트를 구비하는 제3 PMOS 트랜지스터를 더 포함한다.
이하 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명한 다.
도 3은 본 발명의 일실시예에 따라 리드 명령을 수행하는 DRAM의 블록 구성도이다. 도 3에 도시된 바와 같이, 본 발명의 일실시예에 따른 리드 명령을 수행하는 DRAM은 상태 머신(10), 어드레스 버퍼(20), 로우 디코더(30), 컬럼 디코더(40), 메모리 셀 어레이(50), 모드 레지스터(60), 입출력 제어부(70), 데이터 출력 클록 제어부(80) 및 데이터 입출력 버퍼(90)를 포함한다.
상기 상태 머신(state machine)(10)은 클록(CLK), 클록인에이블신호(CKE) 및 제어신호(/CS, /RAS, /CAS, /WE)를 입력받아 DRAM의 상태를 결정짓는다.
상태 머신(10)은 /CS 신호가 '로우(LOW)', /RAS 신호가 '로우(LOW)', /CAS 신호가 '로우(LOW)' 및 /WE 신호가 '로우(LOW)'인 경우, 본 발명의 일실시예에 따라 모드 레지스터(60)를 이용하여 카스 레이턴시를 변경하는 모드 레지스터 셋 명령(MRS)을 모드 레지스터(60)로 출력하는 것이 바람직하다.
또한 상태 머신(10)은 제어신호의 각 레벨 상태의 조합에 따라 메모리 셀의 워드라인을 액티브 시키는 액티브 명령(ACTIVE), 메모리 셀의 데이터를 입출력하는 리드 명령(READ), 라이트 명령(WRITE) 등을 생성할 수 있다.
상기 어드레스 버퍼(Address Buffer)(20)는 어드레스(A0~An) 및 뱅크 어드레스 (BA0,BA1)를 입력받아 로우 디코더(30), 컬럼 디코더(40) 및 모드 레지스터(60)로 출력한다.
상기 로우 디코더(Row Decoder)(30)는 상태 머신(10)의 액티브 명령(ACTIVE)에 따라 어드레스 버퍼(20)의 주소에 해당하는 워드 라인을 액티브시킨다.
상기 컬럼 디코더(Column Decoder)(40)는 상태 머신(10)의 리드 명령 등에 따라 어드레스 버퍼(20)의 주소에 해당하는 비트라인을 선택하여 선택된 메모리 셀의 데이터(iData)를 데이터 입출력 버퍼(90)로 출력한다.
상기 메모리 셀 어레이(Memory Cell Array)(50)는 데이터가 저장되는 메모리 셀의 집합체이다. 각 메모리 셀은 로우 디코더(30)에 의해 선택된 워드 라인 및 컬럼 디코더(40)에 의해 선택된 비트 라인으로 특정되어 데이터 입출력 버퍼(90)와 데이터(iData)를 주고받을 수 있다.
상기 모드 레지스터(Mode Register)(60)는 상태 머신(10)으로부터 MRS 명령을 입력받으면, 어드레스 버퍼(20)의 어드레스(A0~An,BA0,BA1) 정보에 따라 세팅된다.
모드 레지스터(60)는 카스 레이턴시를 변경할 수 있는 데, 예를 들면, A6,A5,A4의 데이터가 "001"이면 CL=1이고, "010"이면 CL=2이고, "011"이면 CL=3이고, "100"이면 CL=4일 수 있다.
즉 모드 레지스터(60)는 MRS 명령과 어드레스(A0~An,BA0,BA1)를 입력받아 카스 레이턴시를 변경하여 세팅하고, 세팅된 카스 레이턴시 정보를 카스 레이턴시 신호(CLsig)로 생성하여 입출력 제어부(70)와 데이터 클록 제어부(80)로 전송한다.
상기 입출력 제어부(I/O Control)(70)는 외부 클록(CLK)을 입력받아 데이터(iData)의 입출력에 필요한 내부 클록(dCLK)를 생성한다.
상기 데이터 출력 클록 제어부(Data Ouptput Clock Control)(80)는 입출력 제어부(70)로부터 내부 클록(dCLK)을 입력받고 모드 레지스터(60)로부터 카스 레이 턴시 신호(CLsig)를 입력받아, 카스 레이턴시(CL)가 고려된 CL 내부 클록(dCLK_CL)을 생성하여 데이터 입출력 버퍼(90)로 출력한다.
여기서 CL 내부 클록(dCLK_CL)이란 카스 레이턴시가 DRAM 내부의 로직 구성에 의해 생기는 지연시간에 비해 충분하지 않는 경우 내부 클록(dCLK)을 지연시킨 클록을 말한다.
따라서 데이터 출력 클록 제어부(80)는 카스 레이턴시가 DRAM 내부의 로직 구성에 의한 지연시간보다 작은 경우에도 정상적인 데이터(iData)의 출력을 보장하는 기능을 수행한다.
상기 데이터 입출력 버퍼(Data I/O Buffer)(90)는 데이터 출력 클록 제어부(80)의 CL 내부 클록(dCLK_CL)에 메모리 셀 어레이(50)로부터 출력되는 데이터(iData)를 동기시켜 데이터 단자(DQ)로 출력한다.
도 4는 도 3의 데이터 출력 클록 제어회로를 예시한 상세 회로도이다. 도 4에 도시된 바와 같이, 도 3의 데이터 출력 클록 제어회로는 카스 레이턴시 신호(CLsig)가 '하이(HIGH)'로 인에이블될 때 구동되어 내부 클록(dCLK)을 소정 시간 만큼 지연시킨 후 이를 CL 내부 클록(dCLK_CL)으로 출력하는 트랜스퍼게이트(TG1,TG2)와 딜레이부(delay) 및 카스 레이턴시 신호(CLsig)가 '로우(LOW)'로 디제이블될 때 구동되어 내부 클록(dCLK)을 지연없이 전달하여 CL 내부 클록(dCLK_CL)으로 출력하는 트랜스퍼게이트(TG3)를 포함한다. 딜레이부(delay)는 입력 신호를 지연시켜 출력하는 적어도 하나 이상의 인버터(도시되지 않음)를 포함하여 구성될 수 있다.
이하에서는 설명의 편의성을 고려하여 카스 레이턴시가 2일 때 카스 레이턴시는 DRAM 내부의 로직 구성에 의한 지연시간보다 작아 비정상적인 데이터 출력이 발생할 수 있다고 가정하여 설명한다. 즉 카스 레이턴시 신호(CLsig)는 카스 레이턴시가 2일 때 인에이블되고, 카스 레이턴시가 2보다 클 때 디제이블된다.
여기서 딜레이부(delay)가 내부 클록(dCLK)을 지연시키는 소정의 시간은 카스 레이턴시와 DRAM 내부의 로직 구성에 의해 생기는 지연시간 차이를 보상하기 위한 것으로서, 카스 레이턴시(CL=2)와 DRAM 내부의 로직 구성에 의해 생기는 지연시간의 차이보다 큰 것이 바람직하다. 딜레이부(delay)가 내부 클록(dCLK)을 지연시키는 소정의 시간은 실험치에 의해 최적의 상태로 선택될 수 있다.
한편, 카스 레이턴시 신호(CLsig)는 카스 레이턴시가 2인 경우에 한정되지 아니하며, 예를 들면, 카스 레이턴시가 3일 때 카스 레이턴시가 DRAM 내부의 로직 구성에 의해 생기는 지연시간에 비해 충분하지 않는 경우, 카스 레이턴시 신호(CLsig)는 카스 레이턴시가 3이하일 때 인에이블되고, 카스 레이턴시가 3보다 클 때 디제이블될 수 있다. 이 때 딜레이부(delay)가 내부 클록(dCLK)을 지연시키는 소정의 시간은 카스 레이턴시가 3인 경우 뿐만아니라, 카스 레이턴시가 2인 경우에도 데이터(iData)의 안정적인 출력이 보장되도록 설정되는 것이 바람직하다.
또한 데이터 출력 클록 제어회로는 트랜스퍼게이트(TG1)와 딜레이부(delay)의 연결부인 노드 1(ND1)에 노드 1(ND1)이 플로팅(floating)되는 것을 방지하는 플로팅 노드 방지 회로를 더 포함하는 것이 바람직하다.
노드 1에 연결된 플로팅 노드 방지 회로는 드레인에 노드 1(ND1)이 연결되고 소스에 접지전압(GND)이 연결되며, 게이트에 카스 레이턴시바 신호(CLsigB)가 인가되는 NMOS 트랜지스터(N1)일 수 있다.
NMOS 트랜지스터(N1)는 카스 레이턴시 신호(CLsig)가 '로우(LOW)'로 디제이블되어 트랜스퍼게이트(TG1,TG2), 딜레이부(delay)가 구동되지 않을 때 턴온되어, 노드 1(ND1)의 전위를 접지전압(GND) 레벨로 고정한다. 따라서 플로팅 노드 방지 회로는 노드 1(ND1)이 플로팅될 때 딜레이부(delay)의 인버터에 의한 전류 소모를 방지하게 된다.
도 5는 도 3의 데이터 출력 클록 제어회로를 예시한 다른 상세 회로도이다. 도 5에 도시된 바와 같이, 도 3의 데이터 출력 클록 제어회로는 카스 레이턴시 신호(CLsig)가 '하이(HIGH)'로 인에이블될 때 구동되어 내부 클록(dCLK)을 소정 시간 만큼 지연시킨 후 이를 CL 내부 클록(dCLK_CL)으로 출력하는 인버터(INV1,INV2)와 딜레이부(delay) 및 카스 레이턴시 신호(CLsig)가 '로우(LOW)'로 디제이블될 때 구동되어 내부 클록(dCLK)을 지연없이 전달하여 CL 내부 클록(dCLK_CL)으로 출력하는 인버터(INV3,INV4) 포함한다. 딜레이부(delay)의 구성 및 딜레이부(delay)가 내부 클록(dCLK)을 지연시키는 소정의 시간은 도 4에서 설명한 것과 동일하므로 상세한 설명은 생략한다.
딜레이부(delay)와 동일 경로에 위치하는 인버터(INV1)는 소스로 전원전압(VCC)가 인가되고, 게이트로 카스 레이턴시바 신호(CLsigB)가 입력되는 PMOS 트랜 지스터(P1), 소스가 PMOS 트랜지스터(P1)의 드레인에 연결되고, 게이트로 내부 클록(dCLK)이 인가되는 PMOS 트랜지스터(P2), 드레인이 PMOS 트랜지스터(P2)의 드레인에 연결되고, 게이트에 내부 클록(dCLK)이 인가되는 NMOS 트랜지스터(N2) 및 드레인이 nMOS 트랜지스터(N2)의 소스에 연결되고 소스로 접지전압(GND)가 인가되며 게이트로 카스 레이턴시바 신호(CLsigB)가 입력되는 NMOS 트랜지스터(N2)를 포함하여 구성될 수 있다. 이때 PMOS 트랜지스터(P2)의 드레인과 NMOS 트랜지스터(N2)의 드레인의 연결부는 인버터(INV1)의 출력단자로 동작한다.
인버터(INV2)는 인버터(INV1)과 동일한 구성을 가지지만, PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)의 게이트로 인버터(INV1)에 의해 반전된 후 딜레이부(delay)를 통해 지연된 내부 클록(dCLK)이 인가된다.
딜레이부(delay)와 동일 경로에 위치하지 않는 인버터(INV3)는 인버터(INV1)가 동일한 구성을 가지지만, PMOS 트랜지스터(P1)의 게이트로 카스 레이턴시(CLsig)가 인가되고 NMOS 트랜지스터(N3)의 게이트로 카스 레이턴시바 신호(CLsigB)가 인가된다. 인버터(INV4)는 인버터(INV3)과 동일한 구성을 가지지만 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)의 게이트로 인버터(INV3)에 의해 반전된 내부 클록(dCLK)이 인가된다.
또한 데이터 출력 클록 제어회로는 인버터(INV1)와 딜레이부(delay)가 연결되는 노드 2(ND2) 및 인버터(INV3)과 인버터(INV4)가 연결되는 노드 3(ND3)에 노드 2(ND2) 및 노드 3(ND3)이 플로팅 되는 것을 방지하는 플로팅 노드 방지 회로(N1',N1")를 더 포함하는 것이 바람직하다.
플로팅 노드 방지 회로(N1',N1")는 도 4에서 설명한 플로팅 노드 방지 회로일 수 있다. 다만 노드 3(ND3)에 연결되는 플로팅 방지 회로(N1"")는 게이트에 카스 레이턴시 신호(CLsig)가 인가되어, 카스 레이턴시 신호(CLsig)가 '하이(HIGH)'일 때 턴온되는 NMOS 트랜지스터(N1")인 것이 바람직하다.
도 6은 도 4 또는 5의 플로팅 노드 방지 회로의 다른 실시예를 도시한 도면이다. 도 6에 도시된 바와 같이, 플로팅 노드 방지 회로는 딜레이부의 구동 여부에 상관없이 노드 1, 노드 2, 노드 3(ND1, ND2, ND3)의 전위를 '하이(HIGH)' 또는 '로우(LOW)' 레벨로 고정하는 래치회로일 수 있다. 따라서 플로팅 노드 방지 회로는 해당 노드(ND1, ND2, ND3)가 플로팅될 때 딜레이부(delay)의 인버터에 의한 전류 소모를 방지하게 된다.
도 7은 도 4 또는 5의 플로팅의 노드 방지 회로의 또 다른 실시예를 도시한 도면, 도 7에 도시된 바와 같이, 플로팅 노드 방지 회로는 드레인에 전원전압(VCC)가 인가되고, 소스가 노드 1(ND1) 또는 노드 2(ND2)에 연결되며 게이트에 카스 레이턴시 신호(CLsig)가 인가되는 PMOS 트랜지스터일 수 있다. 또한 소스가 노드 3에 연결되는 PMOS 트랜지스터인 경우 게이트에 카스 레이턴시바 신호(CLsigB)가 인가되는 것이 바람직하다.
플로팅 노드 방지 회로가 도 4와는 달리 PMOS 트랜지스터로 구성되는 경우 플로팅 노드 방지 회로는 해당 노드(ND1, ND2, ND3)의 전위를 전원전압(VCC) 레벨 로 고정한다. 따라서 플로팅 노드 방지 회로는 해당 노드(ND1, ND2, ND3)가 플로팅될 때 딜레이부(delay)의 인버터 및 인버터(INV1,INV2,INV3,INV4)에 의한 전류 소모를 방지하게 된다.
이하, 본 발명의 일실시예에 따라 리드 명령을 수행하는 DRAM의 블록의 동작을 카스 레이턴시에 따른 데이터 출력 타이밍도를 참조하여 설명한다.
도 8은 도 3의 DRAM의 블록에서 카스 레이턴시에 따른 데이터 출력 타이밍도이다. 도 8에 도시된 바와 같이, 본 발명의 일실시예에 따라 리드 명령을 수행하는 DRAM 블록은 카스 레이턴시에 따라 내부 클록 또는 지연된 내부 클록을 사용하여 동작한다.
먼저 카스 레이턴시가 2인 경우를 설명한다. 카스 레이턴시가 2인 경우 카스 레이턴시 신호(CLsig)는 '하이(HIGH)'로 인에이블되어 데이터 출력 클록 제어부(80)로 입력된다.
데이터 출력 클록 제어부(80)는 입력되는 내부 클록(dCLK)을 딜레이부(delay)를 통하여 소정 시간 만큼 지연시켜 생성된 CL 내부 클록(dCLK_CL)을 데이터 입출력 버퍼(90)로 출력한다. 즉, 데이터 출력 입출력 버퍼(90)는 카스 레이턴시가 2인 경우 데이터(iData)를 지연된 내부 클록인 CL 내부 클록(dCLK_CL)의 라이징 에지(rising edge)에 동기시켜 데이터 단자(DQ)로 정상적으로 출력한다.
따라서, 종래 카스 레이턴시가 2인 경우, 카스 레이턴시가 DRAM 내부의 로직 구성에 의한 지연시간보다 작아 내부 클록(dLCK)의 라이징 에지(rising edge)에 데 이터의 출력이 동기되지 않은 문제점이 해소되게 된다.
다음으로 카스 레이턴시가 2보다 큰 경우를 설명한다. 카스 레이턴시가 2보다 큰 경우, 즉 카스 레이턴시가 3 또는 4인 경우 카스 레이턴시 신호(CLsig)는 '로우(LOW)'로 디제이블되어 데이터 출력 클록 제어부(80)로 입력된다.
데이터 출력 클록 제어부(80)는 지연없는 내부 클록(dCLK)을 그대로 CL 내부 클록(dCLK_CL)으로 하여 데이터 입출력 버퍼(90)로 출력한다. 즉, 데이터 입출력 버퍼(90)는 카스 레이턴시가 2보다 큰 경우 데이터(iData)를 지연이 없는 내부 클록인 CL 내부 클록(dCLK_CL)의 라이징 에지에 동기시켜 데이터 단자(DQ)로 출력한다.
이상에서 설명한 바와 같이, 본 발명의 데이터 출력 클록 제어 회로는 카스 레이턴시에 따라 데이터 클록을 제어하여 데이터 출력시간을 조절하여, 카스 레이턴시가 DRAM 내부의 로직 구성에 의한 지연시간보다 작은 경우에도 내부 클록의 라이징 에지에 데이터의 출력이 동기되어 정상적인 데이터 출력을 보장하는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (12)

  1. 반도체 메모리에서 카스 레이턴시 신호에 따라 내부 클록을 지연시켜 출력하는 데이터 출력 클록 제어 회로로서,
    상기 내부 클록과 상기 카스 레이턴시 신호를 입력받아, 상기 카스 레이턴시 신호가 인에이블되면 상기 내부 클록을 소정의 시간만큼 지연시켜 출력하는 딜레이부를 포함하고,
    상기 카스 레이턴시 신호는 외부에서 리드 명령이 인가될 때 상기 반도체 메모리 내부의 데이터 출력 경로에 의해 발생하는 데이터 출력 지연시간이 카스 레이턴시보다 클 때 인에이블 되는
    데이터 출력 클록 제어 회로.
  2. 제 1 항에 있어서, 상기 소정의 시간은
    상기 데이터 출력 지연시간과 카스 레이턴시의 차이보다 큰
    데이터 출력 클록 제어 회로.
  3. 제 1 항에 있어서,
    상기 카스 레이턴시 신호가 인에이블되면 턴온되어 상기 내부 클록을 상기 딜레이부로 전달하는 제1 트랜스퍼 게이트,
    상기 카스 레이턴시 신호가 인에이블 되면 턴온되어 상기 딜레이부의 출력을 입력받아 출력하는 제2 트랜스퍼 게이트를 더 포함하는
    데이터 출력 클록 제어 회로.
  4. 제 3 항에 있어서,
    상기 카스 레이턴시 신호가 디제이블되면 턴온되어 상기 내부클록을 입력받아 출력하는 제3 트랜스퍼 게이트를 더 포함하는
    데이터 출력 클록 제어 회로.
  5. 제 3 항에 있어서,
    상기 제1 트랜스퍼 게이트와 상기 딜레이부의 연결노드에 연결된 드레인, 접지전압이 연결된 소스 및 상기 카스 레이턴시 신호가 디제이블되면 턴온되는 게이트를 구비하는 제1 NMOS 트랜지스터를 더 포함하는
    데이터 출력 클록 제어 회로.
  6. 제 3 항에 있어서,
    상기 제1 트랜스퍼 게이트와 상기 딜레이부의 연결노드에 연결된 제1 래치를 더 포함하는
    데이터 출력 클록 제어 회로.
  7. 제 3 항에 있어서,
    상기 제1 트랜스퍼 게이트와 상기 딜레이부의 연결노드에 연결된 드레인, 전원접압이 연결된 소스 및 상기 카스 레이턴시 신호가 인에이블되면 턴온되는 게이트를 구비하는 제1 PMOS 트랜지스터를 더 포함하는
    데이터 출력 클록 제어 회로.
  8. 제 1 항에 있어서,
    상기 카스 레이턴시 신호가 인에이블되면 상기 내부 클록의 위상을 반전시켜상기 딜레이부로 입력하는 제1 인버터,
    상기 카스 레이턴시 신호가 인에이블되면 턴온되어 상기 딜레이부의 출력신호의 위상을 반전시켜 출력하는 제2 인버터를 더 포함하는
    데이터 출력 클록 제어 회로.
  9. 제 8 항에 있어서,
    상기 카스 레이턴시 신호가 디제이블되면 상기 내부 클록의 위상을 반전시켜출력하는 제3 인버터와,
    상기 카스 레이턴시 신호가 디제이블되면 상기 제3 인버터의 출력신호의 위상을 반전시켜 출력하는 제4 인버터를 더 포함하는
    데이터 출력 클록 제어 회로.
  10. 제 8 항에 있어서,
    상기 제1 인버터와 상기 딜레이부의 연결노드에 연결된 드레인, 접지전압이 연결된 소스 및 상기 카스 레이턴시 신호가 디제이블되면 턴온되는 게이트를 구비하는 제2 NMOS 트랜지스터와,
    상기 제3 인버터와 상기 제4 인버터의 연결노드에 연결된 드레인, 접지전압이 연결된 소스 및 상기 카스 레이턴시 신호가 인에이블되면 턴온되는 게이트를 구비하는 제3 NMOS 트랜지스터를 더 포함하는
    데이터 출력 클록 제어 회로.
  11. 제 8 항에 있어서,
    상기 제1 인버터와 상기 딜레이부의 연결노드에 연결된 제2 래치와,
    상기 제3 인버터와 상기 제4 인버터의 연결노드에 연결된 제3 래치를 더 포함하는
    데이터 출력 클록 제어 회로.
  12. 제 3 항에 있어서,
    상기 제1 인버터와 상기 딜레이부의 연결노드에 연결된 드레인, 전원전압이 연결된 소스 및 상기 카스 레이턴시 신호가 인에이블되면 턴온되는 게이트를 구비하는 제2 PMOS 트랜지스터와
    상기 제3 인버터와 상기 제4 인버터의 연결노드에 연결된 드레인, 전원전압이 연결된 소스 및 상기 카스 레이턴시 신호가 디제이블되면 턴온되는 게이트를 구비하는 제3 PMOS 트랜지스터를 더 포함하는
    데이터 출력 클록 제어 회로.
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