JPH1117749A - 復調回路 - Google Patents

復調回路

Info

Publication number
JPH1117749A
JPH1117749A JP9167487A JP16748797A JPH1117749A JP H1117749 A JPH1117749 A JP H1117749A JP 9167487 A JP9167487 A JP 9167487A JP 16748797 A JP16748797 A JP 16748797A JP H1117749 A JPH1117749 A JP H1117749A
Authority
JP
Japan
Prior art keywords
circuit
signal
output
input
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9167487A
Other languages
English (en)
Inventor
Teruo Sasaki
輝夫 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP9167487A priority Critical patent/JPH1117749A/ja
Priority to GB9813557A priority patent/GB2330464B/en
Priority to US09/102,605 priority patent/US6046628A/en
Priority to CN98115520.0A priority patent/CN1209700A/zh
Publication of JPH1117749A publication Critical patent/JPH1117749A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
    • H04L27/14—Demodulator circuits; Receiver circuits
    • H04L27/144—Demodulator circuits; Receiver circuits with demodulation using spectral properties of the received signal, e.g. by using frequency selective- or frequency sensitive elements
    • H04L27/152—Demodulator circuits; Receiver circuits with demodulation using spectral properties of the received signal, e.g. by using frequency selective- or frequency sensitive elements using controlled oscillators, e.g. PLL arrangements
    • H04L27/1525—Demodulator circuits; Receiver circuits with demodulation using spectral properties of the received signal, e.g. by using frequency selective- or frequency sensitive elements using controlled oscillators, e.g. PLL arrangements using quadrature demodulation

Landscapes

  • Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Superheterodyne Receivers (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

(57)【要約】 【課題】 小型化、低消費電流化が実現でき、ＩＣ化に
適するアップコンバージョン部を備えた復調回路を提供
する。 【解決手段】 アップコンバージョン部１を有する復調
回路において、このアップコンバージョン部１は、クロ
ック信号を出力するクロック９と、第１のベースバンド
信号Ｉ及び移相器３３から出力されたクロック信号が入
力し、ＥＸＯＲ演算を行うＥＸＯＲ回路２と、第２のベ
ースバンド信号Ｑ及びクロック９から出力されたクロッ
ク信号が入力し、ＥＸＯＲ演算を行うＥＸＯＲ回路３
と、ＥＸＯＲ回路２から出力された第１のＥＸＯＲ出力
と、ＥＸＯＲ回路３から出力され、ＮＯＴ回路７により
反転された信号とが入力するＡＮＤ回路８とを有し、Ａ
ＮＤ回路８から、ミキシングアップされた信号が出力さ
れる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、復調回路に関し、特に
ベースバンド信号のミキシングアップを行う復調回路に
関する。
【０００２】
【従来の技術】近年、移動通信機器の需要が急速に高ま
り、それに伴いＦｒｅｑｕｅｎｃｙＳｈｉｆｔ Ｋｅｙ
ｉｎｇ（以下、単にＦＳＫと言う。）信号を用いたＦＳ
Ｋ通信における、データ転送速度の高速化及び多値化が
求められている。
【０００３】しかし、一般的によく知られているＤ型フ
リップフロップタイプのディスクリ部を持つダイレクト
コンバージョンＦＳＫ受信機では、データ転送速度が上
がると位相検知動作の頻度が減少し、復調能力が低下す
るという方式上の問題点を持っていた。
【０００４】また、従来のＦＳＫ受信器では、周波数偏
移の大小を判定することができないため多値化に対応す
るのは困難であるという問題点を有していた。これらの
問題点を解消するには、例えばベースバンド信号を周波
数変換して出力するアップコンバージョンミキサ回路を
用いることにより、ベースバンド直交信号をある中間周
波数に持ち上げ、位相検知頻度を上げ、その後、ｆ／Ｖ
復調する方式が提案されている。この従来の方式につい
て図面を参照して以下に説明する。
【０００５】図１１に、ベースバンド直交信号をある中
間周波数に持ち上げる従来の復調回路の回路図を示す。
この図１１に示されるように、従来の復調回路は、信号
を受信するアンテナ１３と、高周波増幅器１４と、ベー
スバンド信号Ｉ及びベースバンド信号Ｑを出力する直交
変換部１２と、アップコンバージョン部２１と、パルス
発生器３０と、ローパスフィルタ（以下、ＬＰＦとも記
す。）１１とから構成されている。
【０００６】直交変換部１２は、入力した信号の積を計
算するミキサ１５及びミキサ１６と、入力したクロック
信号の位相をπ／２ずらす移相器１７と、局部発振器１
８と、高周波数成分を除去するＬＰＦ１９及びＬＰＦ２
０とから構成されている。
【０００７】送信機から送信されたＦＳＫ信号はアンテ
ナ１３によって受信され、高周波増幅器１４にて増幅さ
れる。高周波増幅器１４からの出力信号は２つに分岐
し、それぞれミキサ１５及びミキサ１６に入力する。
【０００８】ミキサ１５には、その位相がπ／２移相さ
れた局部発振回路１８の出力発振信号が供給され、ミキ
サ１６には、局部発振回路１８の出力発振信号が供給さ
れる。
【０００９】ミキサ１５及びミキサ１６の出力信号は、
それぞれに接続されたチャンネルフィルタとしてのＬＰ
Ｆ１９及びＬＰＦ２０へと出力される。ＬＰＦ１９及び
ＬＰＦ２０では、ベースバンド信号の通過帯域を有し隣
接チャンネルの選択度を取るものであり、ミキサ１５及
びミキサ１６からの各信号にそれぞれ応じた出力信号を
個別にアップコンバージョン部２１に供給する。
【００１０】アップコンバージョン部２１は、ミキサ２
２及びミキサ２３と、π／２位相をずらす移相器２４
と、局部発信器２５と、引き算器２６と、ＢＰＦ２７
と、リミッタ増幅器２８とにより構成される。ミキサ２
２は、局部発振器２５の出力発振信号が、そのまま供給
され、ミキサ２３には、局部発振器２５の出力発振信号
が、π／２だけ移相されて供給されている。
【００１１】ミキサ２２及びミキサ２３によりそれぞれ
クロック信号が乗算されたベースバンド信号は、引き算
器２６に出力され、互いに引き算される。ここで引き算
器２６から出力された信号は、ベースバンド信号Ｉ、ベ
ースバンド信号Ｑを局部発振器２５から出力される信号
の周波数に対応した周波数にアップコンバージョンされ
る。アップコンバージョンされた引き算器２６の出力信
号は、バンドパスフィルタ（以下、ＢＰＦと記す。）２
７、及びリミッタ増幅器２８を通過した後、パルス発生
部３０に入力され、ＬＰＦ１１を通ることにより、周波
数／電圧（以下、ｆ／Ｖと記す。）変換される。
【００１２】次に、この受信機の動作について、さらに
詳細に説明する。図１１において受信ＦＳＫ信号の搬送
波周波数をω／２π、周波数偏移を±Δω／２πとする
と、受信ＦＳＫ信号は、cos(ω±Δω) ｔと表される。
ここで局部発信器１８から出力される信号をsin ωｔと
表されているとする。この場合のミキサ１５及びミキサ
１６の出力、ＬＰＦ１９及びＬＰＦ２０の出力は、
【００１３】 （ミキサ１５出力）=cos( ω±Δω)t・ cos ωｔ =1/2[cos( ω±Δω＋ω) ｔ＋cos(ω±Δω−ω) ｔ] =1/2[cos( ２ω±Δω) ｔ＋cos(±Δωｔ)]
【００１４】ここで、上記のミキサ１５の出力のうち、
第１項はその周波数が、２ω±Δωと高いため、ＬＰＦ
１９により除去される。従って、
【００１５】 （ＬＰＦ１９出力）=1/2[cos( Δωｔ)] …（１−１） となる。
【００１６】 （ミキサ１６出力）=cos( ω±Δω）ｔ・ sin ωｔ =1/2[sin( ω±Δω＋ω) ｔ＋sin(ω±Δω−ω) ｔ] =1/2[sin( ２ω±Δω) ｔ＋sin(±Δωｔ)]
【００１７】ここで、上記のミキサ１６の出力のうち、
第１項はＬＰＦ２０により除去される。従って、
【００１８】 （ＬＰＦ２０出力）= ±1/2[sin(Δωｔ)] …（１−２） となる。
【００１９】これら、ＬＰＦ１９の出力、及びＬＰＦ２
０の出力が、アップコンバージョン部２１の入力信号と
なることにより、アップコンバージョン部２１の出力信
号ＶＯＵＴは、以下のように変形される。但し、局部発
信器２５から出力される信号がsin ω2 ｔ表されている
とする。
【００２０】 ＶＯＵＴ=1/2[cos( Δωｔ)sinω2 ｔ] ±1/2[sin(Δωｔ)cosω2 ｔ] =1/2[sin( ω2 ±Δω)] …（１−３）
【００２１】上記結果よりベースバンド信号は、中間周
波数ω2 ／πを中心とし、±Δω／２πの周波数偏移を
持つ信号に、ミキシングアップされて変換されているこ
とが分かる。
【００２２】ここで、ミキサ２２及びミキサ２３へ短形
波が入力された場合もミキシングアップが可能であるこ
とを述べる。ミキサ２２及びミキサ２３への入力が短形
波であった場合、（１−１）、 （１−２）式は、それぞ
れフーリエ変換することにより、それぞれ以下に示す
（１−１）’、（１−２）’のように変形される。ここ
で定数ｋ＝２／πである。
【００２３】（１−１）’＝ｋ[cos( Δωｔ) ＋1/3・co
s(３Δωｔ）＋1/5・cos(５Δωｔ)+…]
【００２４】（１−２）’＝ｋ[sin( ω2 ±Δω) ｔ＋
1/3・sin(３( ω2 ±Δω) ｔ)＋1/5・sin(５( ω2 ±Δ
ω) ｔ)+…]
【００２５】すなわちアップコンバージョン部２１の出
力信号ＶＯＵＴ’は、（１−３）式の式変形と同様に考
えることにより、
【００２６】ＶＯＵＴ’＝ｋ[sin( ω2 ±Δω) ｔ＋1/
3・sin(３( ω2 ±Δω) ｔ)＋1/5・sin(５( ω2 ±Δω)
ｔ)+…]
【００２７】となり、ミキサ２２及びミキサ２３には短
形波の入力も可能であることが分かる。そしてアップコ
ンバージョンされた引き算器２６の出力信号はパルス発
生器３０に入力されＬＰＦ１１を通ることによりｆ／Ｖ
変換される。これによりデータ転送速度の高速化による
位相検知動作の頻度減少という問題は、解消される。
【００２８】一方、従来技術として、特開平６−１５２
４６４号公報に開示された「デジタル方式自動車電話
機」では、上述の図１１に示されるアップコンバージョ
ン部２１と同様なアナログ回路を用いてミキシングアッ
プを行い、さらに、２つの帯域、８００ＭＨｚと１．５
ＧＨｚとの間において可能な限り回路を共有し、小型
で、低消費電力のデジタル方式自動車電話機を提供する
としている。
【００２９】また、特開平６−７８２２７号公報に開示
された「放送信号の受信方法及び装置」では、図１１に
示されるようなアナログ構成のアップコンバージョン部
を用い、さらに、中間周波数への変換を２度行うことに
より、イメージ除去性能を高めるとしている。
【００３０】また、特開平８−２８８８７９号公報に開
示された「アツプコンバージョン受信機のＡＧＣ回路」
では、図１１に示されるようなアナログ構成のアップコ
ンバージョン部を用い、さらに、高帯域のＡＧＣ回路
と、中帯域のＡＧＣ回路とを共有することにより、隣接
放送局等の存在によるサーチ時の誤停止を防止すること
ができるとしている。
【００３１】さらに、特開平４−２２７３３９号公報に
開示された「アップコンバージヨンを利用した同期受信
回路」では、図１１に示されるようなアナログ構成のア
ップコンバージョン部を用い、さらに、アップコンバー
ジョン回路を利用して、入力した高周波数信号（ＲＦ信
号）を、直接ベースバンドに変換し、イメージ及び中間
周波数の特性を良好にするとしている。
【００３２】
【発明が解決しようとする課題】しかしながら、上述の
従来の復調回路においてはそのアップコンバージョン部
が、例えば、図１１に示されるアップコンバージョン部
２１のようにアナログ回路によって構成されていること
により、その回路規模が大きくなり、装置の小型化及
び、ＩＣ化を行うのが困難であるという問題点を有して
いる。
【００３３】特開平６−１５２４６４号公報、特開平６
−７８２２７号公報、特開平８−２８８８７９号公報、
及び特開平４−２２７３３９号公報に開示された発明
は、すべてアップコンバージョン前の信号において、中
間周波数を有しているため、その中間周波数に持ち上げ
るためのアップコンバージョン部の回路規模を小さく
し、かつ、省電力化を実行することはできない。
【００３４】本発明は、上記事情に鑑みなされたもの
で、小型化、低消費電流化が実現でき、ＩＣ化に適する
アップコンバージョン部を備えた復調回路を提供するこ
とを目的とする。
【００３５】
【課題を解決するための手段】請求項１記載の発明は、
受信したｆｒｅｑｕｅｎｃｙ ｓｈｉｆｔ ｋｅｙｉｎ
ｇ信号に対して直交変換を行い、第１のベースバンド信
号及び第２のベースバンド信号を出力する直交変換部
と、前記第１のベースバンド信号及び第２のベースバン
ド信号を用いてミキシングアップを行うアップコンバー
ジョン回路と、該アップコンバージョン回路から出力さ
れた信号に基づき、一定振幅、かつ、一定パルス幅のパ
ルスを発生させるパルス発生器と、該パルス発生器から
出力されたパルスに対して積分を行うローパスフィルタ
とを有する復調回路において、前記アップコンバージョ
ン回路は、クロック信号を出力するクロック出力器と、
該クロック出力器から出力されたクロック信号に基づ
き、第１のクロック信号及び第２のクロック信号を出力
するクロック変換部と、前記第１のベースバンド信号及
び前記第１のクロック信号が入力する第１のＥＸＯＲ回
路と、前記第２のベースバンド信号及び前記第２のクロ
ック信号が入力する第２のＥＸＯＲ回路と、前記第１の
ＥＸＯＲ回路から出力された第１のＥＸＯＲ出力と、前
記第２のＥＸＯＲ回路から出力された第２のＥＸＯＲ出
力とが入力し、ミキシングアップされた信号を出力する
論理回路部とを有することを特徴とする。
【００３６】従って、この発明によれば、第１のクロッ
ク信号と、第１のベースバンド信号とにより、第１のＥ
ＸＯＲ回路がＥＸＯＲ演算を行う。このＥＸＯＲ演算
は、２つの入力が共に等しく、０、０又は１、１である
場合は、０を出力し、２つの入力が異なり、０、１若し
くは１、０である場合は、１を出力する。このＥＸＯＲ
演算を行った際の出力を論理回路部に出力する。また、
第２のクロック信号と、第２のベースバンド信号とによ
り、第２のＥＸＯＲ回路がＥＸＯＲ演算を行い、このＥ
ＸＯＲ演算を行った際の出力を論理回路部に出力する。
そして、論理回路部は、この入力した２つの信号に基づ
きミキシングアップされた信号を出力するので、従来技
術においてアップコンバージョン回路として必要であっ
たアナログ回路が、論理回路により構成することが可能
となり、アップコンバージョン回路の小型化が可能にな
り、従って、復調回路の小型化、省電力化を実行するこ
とができる。
【００３７】請求項２記載の発明は、請求項１記載の発
明において、前記クロック変換部は、入力したクロック
信号の位相をπ／２ずらす移相器を有し、前記クロック
出力器の出力は、２つに分岐し、該分岐した２つのクロ
ック信号の内、一方が前記移相器に入力し、他方が前記
第２のクロック信号として前記第２のＥＸＯＲ回路に入
力し、前記移相器から出力された信号が前記第１のクロ
ック信号として前記第１のＥＸＯＲ回路に入力し、前記
論理回路部は、入力した信号を反転させて出力する第１
のＮＯＴ回路と、入力した信号の和を取るＡＮＤ回路と
を有し、前記第１のＥＸＯＲ回路から出力された信号が
前記ＡＮＤ回路に入力し、前記第２のＥＸＯＲ回路から
出力された信号が前記第１のＮＯＴ回路に入力し、該第
１のＮＯＴ回路の出力が前記ＡＮＤ回路に入力し、該Ａ
ＮＤ回路の出力が、ミキシングアップされた信号として
出力されることを特徴とする。
【００３８】請求項３記載の発明は、請求項１記載の発
明において、前記クロック変換部は、入力した信号を反
転させて出力する第２のＮＯＴ回路と、入力したクロッ
ク信号を１／２分周し、位相をπ／４移相する第１のＴ
型フリップフロップと、入力したクロック信号を１／２
分周し、位相を−π／４移相する第２のＴ型フリップフ
ロップとを有し、前記クロック出力器の出力は、２つに
分岐し、該分岐した２つのクロック信号の内、一方が前
記第２のＮＯＴ回路に入力し、他方が前記第２のＴ型フ
リップフロップに入力し、前記第２のＮＯＴ回路の出力
が、前記第１のＴ型フリップフロップに入力し、該第１
のＴ型フリップフロップの出力が前記第１のクロック信
号として前記第１のＥＸＯＲ回路に入力し、前記第２の
Ｔ型フリップフロップの出力が前記第２のクロック信号
として前記第２のＥＸＯＲ回路に入力し、前記論理回路
部は、入力した信号を反転させて出力する第３のＮＯＴ
回路と、入力した信号の和を取る第３のＡＮＤ回路とを
有し、前記第１のＥＸＯＲ回路から出力された信号が前
記第３のＡＮＤ回路に入力し、前記第２のＥＸＯＲ回路
から出力された信号が前記第３のＮＯＴ回路に入力し、
該第３のＮＯＴ回路の出力が前記第３のＡＮＤ回路に入
力し、該第３のＡＮＤ回路の出力が、ミキシングアップ
された信号として出力されることを特徴とする。
【００３９】請求項４記載の発明は、請求項１記載の発
明において、前記クロック変換部は、入力したクロック
信号の位相をπ／２ずらす第４の移相器を有し、前記ク
ロック出力器の出力は、２つに分岐し、該分岐した２つ
のクロック信号の内、一方が前記第４の移相器に入力
し、他方が前記第２のクロック信号として前記第２のＥ
ＸＯＲ回路に入力し、前記第４の移相器から出力された
信号が前記第１のクロック信号として前記第１のＥＸＯ
Ｒ回路に入力し、前記論理回路部は、入力した信号を反
転させて出力する第４のＮＯＴ回路と、ＯＲ演算を行う
ＯＲ回路とを有し、前記第１のＥＸＯＲ回路から出力さ
れた信号が前記ＯＲ回路に入力し、前記第２のＥＸＯＲ
回路から出力された信号が前記第４のＮＯＴ回路に入力
し、該第４のＮＯＴ回路の出力が前記ＯＲ回路に入力
し、該ＯＲ回路の出力が、ミキシングアップされた信号
として出力されることを特徴とする。
【００４０】請求項５記載の発明は、請求項１記載の発
明において、前記クロック変換部は、入力したクロック
信号の位相をπ／２ずらす第５の移相器を有し、前記ク
ロック出力器の出力は、２つに分岐し、該分岐した２つ
のクロック信号の内、一方が前記第５の移相器に入力
し、他方が前記第２のクロック信号として前記第２のＥ
ＸＯＲ回路に入力し、前記第５の移相器から出力された
信号が前記第１のクロック信号として前記第１のＥＸＯ
Ｒ回路に入力し、前記論理回路部は、入力した信号を反
転させて出力する第５のＮＯＴ回路と、ＮＡＮＤ演算を
行うＮＡＮＤ回路とを有し、前記第１のＥＸＯＲ回路か
ら出力された信号が前記ＮＡＮＤ回路に入力し、前記第
２のＥＸＯＲ回路から出力された信号が前記第５のＮＯ
Ｔ回路に入力し、該第５のＮＯＴ回路の出力が前記ＮＡ
ＮＤ回路に入力し、該ＮＡＮＤ回路の出力が、ミキシン
グアップされた信号として出力されることを特徴とす
る。
【００４１】請求項６記載の発明は、請求項１記載の発
明において、前記クロック変換部は、入力したクロック
信号の位相をπ／２ずらす第６の移相器を有し、前記ク
ロック出力器の出力は、２つに分岐し、該分岐した２つ
のクロック信号の内、一方が前記第６の移相器に入力
し、他方が前記第２のクロック信号として前記第２のＥ
ＸＯＲ回路に入力し、前記第６の移相器から出力された
信号が前記第１のクロック信号として前記第１のＥＸＯ
Ｒ回路に入力し、前記論理回路部は、入力した信号を反
転させて出力する第６のＮＯＴ回路と、ＮＯＲ演算を行
うＮＯＲ回路とを有し、前記第１のＥＸＯＲ回路から出
力された信号が前記ＮＯＲ回路に入力し、前記第２のＥ
ＸＯＲ回路から出力された信号が前記第６のＮＯＴ回路
に入力し、該第６のＮＯＴ回路の出力が前記ＮＯＲ回路
に入力し、該ＮＯＲ回路の出力が、ミキシングアップさ
れた信号として出力されることを特徴とする。
【００４２】請求項７記載の発明は、請求項１記載の発
明において、前記クロック変換部は、入力したクロック
信号の位相をπ／２ずらす第７の移相器を有し、前記ク
ロック出力器の出力は、２つに分岐し、該分岐した２つ
のクロック信号の内、一方が前記第７の移相器に入力
し、他方が前記第２のクロック信号として前記第２のＥ
ＸＯＲ回路に入力し、前記第７の移相器から出力された
信号が前記第１のクロック信号として前記第１のＥＸＯ
Ｒ回路に入力し、前記論理回路部は、入力した信号の和
を取る第７のＡＮＤ回路を有し、前記第１のＥＸＯＲ回
路から出力された信号及び前記第２のＥＸＯＲ回路から
出力された信号が前記第７のＡＮＤ回路に入力し、該第
７のＡＮＤ回路の出力が、ミキシングアップされた信号
として出力されることを特徴とする。
【００４３】請求項８記載の発明は、請求項１記載の発
明において、前記クロック変換部は、入力したクロック
信号の位相をπ／２ずらす第８の移相器を有し、前記ク
ロック出力器の出力は、２つに分岐し、該分岐した２つ
のクロック信号の内、一方が前記第８の移相器に入力
し、他方が前記第２のクロック信号として前記第２のＥ
ＸＯＲ回路に入力し、前記第８の移相器から出力された
信号が前記第１のクロック信号として前記第１のＥＸＯ
Ｒ回路に入力し、前記論理回路部は、ＯＲ演算を行う第
８のＯＲ回路を有し、前記第１のＥＸＯＲ回路から出力
された信号及び前記第２のＥＸＯＲ回路から出力された
信号が前記第８のＯＲ回路に入力し、該第８のＯＲ回路
の出力が、ミキシングアップされた信号として出力され
ることを特徴とする。
【００４４】請求項９記載の発明は、請求項１記載の発
明において、前記クロック変換部は、入力したクロック
信号の位相をπ／２ずらす第９の移相器を有し、前記ク
ロック出力器の出力は、２つに分岐し、該分岐した２つ
のクロック信号の内、一方が前記第９の移相器に入力
し、他方が前記第２のクロック信号として前記第２のＥ
ＸＯＲ回路に入力し、前記第９の移相器から出力された
信号が前記第１のクロック信号として前記第１のＥＸＯ
Ｒ回路に入力し、前記論理回路部は、ＮＡＮＤ演算を行
う第９のＮＡＮＤ回路を有し、前記第１のＥＸＯＲ回路
から出力された信号及び前記第２のＥＸＯＲ回路から出
力された信号が前記第９のＮＡＮＤ回路に入力し、該第
９のＮＡＮＤ回路の出力が、ミキシングアップされた信
号として出力されることを特徴とする。
【００４５】請求項１０記載の発明は、請求項１記載の
発明において、前記クロック変換部は、入力したクロッ
ク信号の位相をπ／２ずらす第１０の移相器を有し、前
記クロック出力器の出力は、２つに分岐し、該分岐した
２つのクロック信号の内、一方が前記第１０の移相器に
入力し、他方が前記第２のクロック信号として前記第２
のＥＸＯＲ回路に入力し、前記第１０の移相器から出力
された信号が前記第１のクロック信号として前記第１の
ＥＸＯＲ回路に入力し、前記論理回路部は、ＮＯＲ演算
を行う第１０のＮＯＲ回路を有し、前記第１のＥＸＯＲ
回路から出力された信号及び前記第２のＥＸＯＲ回路か
ら出力された信号が前記第１０のＮＯＲ回路に入力し、
該第１０のＮＯＲ回路の出力が、ミキシングアップされ
た信号として出力されることを特徴とする。
【００４６】従って、請求項２から１０に記載の発明に
よれば、それぞれ請求項１記載の発明の作用が得られる
と共に、受信したｆｒｅｑｕｅｎｃｙ ｓｈｉｆｔ ｋ
ｅｙｉｎｇ信号から直交変換して得られた第１のベース
バンド信号及び第２のベースバンド信号を、クロック信
号を用いて中間周波数にアップコンバージョンし、か
つ、アップコンバージョン回路における、クロック変換
部及び論理回路部が、上記のような、論理回路素子によ
り形成されていることにより、アナログ回路による装置
よりも小規模な装置によって、第１のベースバンド信号
及び第２のベースバンド信号をそれぞれアッコンバージ
ョンすることが可能となり、また、その周波数が高くな
ることにより、位相検知頻度を増加させることができ
る。
【００４７】
【発明の実施の形態】次に、図面を参照して、本発明に
係る復調回路の実施形態について説明する。図１に、本
発明に係る復調回路の第１の実施形態の回路図を示す。
【００４８】この第１の実施形態は、図１１に示した従
来例は、アップコンバージョン部１の構成が異なり、図
１１に示される従来のアップコンバージョン部２１の構
成を、アナログ構成から論理ゲート構成にしたことを特
徴とする。その他の点は同様なので、図１１に示される
従来の復調回路における直交変換部１２は、そのまま本
実施形態においても適用されている。従って、直交変換
部の説明は省略する。
【００４９】本実施形態に係るアップコンバージョン部
１は、図１に示されるように、ＥＸＯＲ回路２及びＥＸ
ＯＲ回路３と、ＡＮＤ回路８と、ＮＯＴ回路７と、クロ
ック信号を出力するクロック９と、入力したクロックの
位相をπ／２ずらす移相器３３とにより構成される。
【００５０】ＥＸＯＲ回路とは、２つの信号を入力し
て、ＥＸＯＲ演算を行い１つの信号を出力する回路であ
る。ＥＸＯＲ演算は、２つの入力した信号が共に等し
く、２値表示において０、０、若しくは、１、１であっ
た場合、その出力する信号は０となり、２つの入力した
信号が異なり、０、１若しくは１、０であった場合は、
その出力する信号は１となる。以下に示される全てのＥ
ＸＯＲ回路において同様である。また、これらの０や１
は、２値表示における値であり、実際の信号は、０及び
１を表す適切な電圧により表示されている。
【００５１】ＥＸＯＲ回路２には、直交変換部（不図
示）から出力されたベースバンド信号Ｉと、クロック９
から出力され、その位相がπ／２だけ移相されたクロッ
ク信号とが供給される。ＥＸＯＲ回路３には、直交変換
部（不図示）から出力されたベースバンド信号Ｑとクロ
ック９から出力されたクロック信号とが供給される。
【００５２】ＥＸＯＲ演算を行った後、ＥＸＯＲ回路２
から出力された出力信号は、ＡＮＤ回路８に供給され
る。ＥＸＯＲ回路３から出力された出力信号は、ＮＯＴ
回路７に入力した後、ＡＮＤ回路８に入力する。ＡＮＤ
回路８では、２つの信号の和を取る演算が行われる。
【００５３】ＡＮＤ回路８から出力された出力信号は、
入力信号に対し一定振幅、一定パルス幅のパルスを発生
させるパルス発生器１０に入力される。このパルス発生
器１０の出力をＬＰＦ１１において積分することによ
り、ｆ／Ｖ復調が実行される。
【００５４】次に、この図１に示される復調回路の詳細
な動作について、図２を参照して説明する。図２は、図
１に示される復調回路の各信号のタイミングチャートで
ある。
【００５５】図２の（ａ）及び、図２の（ｂ）の両図に
おいて、Ｉ及びＱは、共に直交変換部から出力されたベ
ースバンド信号であり、信号Ａから信号Ｇは、それぞれ
図１に示される点Ａから点Ｇにおける信号を表す。
【００５６】図２の（ａ）と図２の（ｂ）との間で、ベ
ースバンド信号Ｉとベースバンド信号Ｑとの間の関係が
異なるのは、受信ＦＳＫ信号の周波数偏移の極性によ
る。図２の（ａ）は、周波数偏移が＋Δｆの場合を示
し、図２の（ｂ）は、周波数偏移が−Δｆの場合を示
す。
【００５７】図１に示されるように、ＥＸＯＲ回路２に
おいて、ベースバンド信号Ｉと、移相器３３の出力信号
である信号Ａとは乗算され、乗算出力として、信号Ｃが
出力される。
【００５８】図２の（ａ）若しくは図２の（ｂ）に示さ
れる信号Ｉ、信号Ａ、及び信号Ｃのタイミングチャート
を比較すると、ＥＸＯＲ回路２におけるＥＸＯＲ演算に
より、信号Ｉ及び信号Ａが共に、０、０若しくは、１、
１のように等しい場合は、その出力信号Ｃは０となって
おり、信号Ｉ及び信号Ａが、１、０若しくは、０、１の
ように異なる場合は、その出力信号Ｃは１となってい
る。
【００５９】同様に、ＥＸＯＲ回路３において、ベース
バンド信号Ｑとクロック９の出力信号Ｂは乗算され、乗
算信号Ｄが出力される。このＥＸＯＲ回路２及びＥＸＯ
Ｒ回路３は、従来技術において説明した、図１１に示さ
れるミキサ２２及びミキサ２３の動作に相当する動作を
行う。
【００６０】次に、信号Ｄは、ＮＯＴ回路７により反転
される。この反転された信号Ｄと、ＥＸＯＲ回路２の出
力である信号Ｃが、共に、ＡＮＤ回路８に入力する。そ
して、ＡＮＤ回路８において、両信号が加算され、図２
の（ａ）若しくは図２の（ｂ）に示される信号Ｅのよう
に、ミキシングアップされる。
【００６１】ここでのＡＮＤ回路８は、図１１に示され
る引き算器２６に対応する。しかし、ＡＮＤ回路８の出
力信号Ｅは出力波形のパルス幅が一定でない。
【００６２】従って、この出力信号Ｅの波形整形を行う
ことも考慮して、パルス発生器１０を用いる。パルス発
生器１０は、信号Ｅの立ち上がり、若しくは立ち下がり
に対して、一定振幅、かつ、一定パルス幅のパルス信号
を出力する機能を有している。
【００６３】この様な構成によりパルス発生器１０から
出力された出力信号Ｆは、送信されたＦＳＫデータの周
波数偏移が＋Δｆの場合、出力される周波数はｆＣＬＫ
＋Δｆとなり、周波数偏移が−Δｆの場合、出力される
周波数はｆＣＬＫ−Δｆとなり、共に、アップコンバー
ジョンされる。
【００６４】その後、出力信号Ｆは、ＬＰＦ１１により
積分され、ｆ／Ｖ変換され、出力電圧Ｇとなる。ここ
で、ＬＰＦ１１から出力される出力電圧ＧのＧＮＤから
の変位は、以下のように表される。但し、アップコンバ
ージョン時の中間周波数をｆＣＬＫ、パルス発生器１０
から発生させるパルス幅の一定パルス幅をｔ、一定パル
ス振幅をＶとし、パルス発生器１０から発生させるパル
スを、入力信号Ｅの立ち上がり、若しくは立ち下がりに
のみ発生させた場合を考える。
【００６５】出力電圧Ｇ＝ｔ・Ｖ・（ｆＣＬＫ±Δｆ）
【００６６】つまり、データ転送速度より速い周波数を
持つクロック信号Ａ、若しくはクロック信号Ｂによって
ミキシングアップすることにより、受信データの単位時
間あたりの位相検知動作の頻度を上げることができ、今
までより高速なデータの復調が可能となる。
【００６７】ここでは周波数偏移が±Δｆの２値の場合
について述べたが、例えば送信信号が４値のＦＳＫ信号
の場合、周波数偏移は±Δｆと±Δｆ’とを有するた
め、パルス発生器１０から出力される出力信号Ｆは、そ
れぞれの周波数偏移に対してｆＣＬＫ±Δｆ、ｆＣＬＫ
±Δｆ’にアップコンバージョンされ、ＬＰＦ１１によ
り、信号Ｇとしては４つの周波数偏移に応じた電圧が出
力される。
【００６８】このようにｆ／Ｖ復調を行うことにより容
易に多値化へ対応可能である。更に、図１にも示されて
いるように、この復調回路を数個の論理ゲートによる簡
単な構成とすることによって従来のアナログ構成のアッ
プコンバージョン回路及びパルス発生器と比べ、大幅に
小型化、低消費電流化が実現でき、ＩＣ化に適する復調
回路を提供することができる。
【００６９】次に、本発明に係る復調回路の第２の実施
形態について、図３を参照して説明する。図３の（ａ）
に、第３の実施形態に係る復調回路が有するアップコン
バージョン部の回路図を示し、図３の（ｂ）に、図３の
（ａ）に示される復調回路の各信号のタイミングチャー
トを示す。ただし、本実施形態に係る復調回路において
使用する直交変換部は、上述の第１の実施形態の場合と
同様に、図１１に示される直交変換部と同様であるの
で、その説明を省略する。また、図１に示される第１の
実施形態に係る復調回路のアップコンバージョン部１と
同様な部材には同じ番号を付す。
【００７０】図３の（ａ）に示されるように、この第２
の実施形態に係る復調回路のアップコンバージョン部３
１０は、クロック信号を出力するクロック９と、入力し
たクロック信号を反転するＮＯＴ回路４と、ベースバン
ド信号Ｉが入力するＥＸＯＲ回路２と、ベースバンド信
号Ｑが入力するＥＸＯＲ回路３と、入力したクロック信
号を１／２分周し、その位相をπ／４だけ移相するＴ型
フリップフロップ（以下、ＴＦＦと記す。）５と、入力
したクロック信号を１／２分周し、その位相を−π／４
だけ移相するＴＦＦ６と、ＥＸＯＲ回路３の出力を反転
するＮＯＴ回路７と、ＥＸＯＲ回路２の出力と、ＮＯＴ
回路７の出力とを入力するＡＮＤ回路８とから構成され
ている。
【００７１】ＥＸＯＲ回路２には、ベースバンド信号Ｉ
と、ＴＦＦ５から出力される１／２分周されπ／４だけ
移相されたクロック信号とが供給される。ＥＸＯＲ回路
３には、ベースバンド信号Ｑと、クロック９から出力さ
れ、１／２分周され−π／４だけ移相されたクロック信
号とが供給される。この際、それぞれＴＦＦ５及びＴＦ
Ｆ６の出力である信号Ａ及び信号Ｂの周波数は、ＴＦＦ
５及びＴＦＦ６によりクロック９から出力されるクロッ
ク信号の周波数の１／２となる。
【００７２】従って、この第２の実施形態の動作が、上
述の第１の実施形態の動作と異なる点は、クロック９か
ら出力されるクロック信号が１／２分周されているた
め、アップコンバージョンされる中間周波数がｆＣＬＫ
／２となる点であり、それ以外は全く同様の動作を行
う。
【００７３】従って、この第２の実施形態においても、
上述の第１の実施形態と同様に、適切な中間周波数（ク
ロックが出力するクロック信号の１／２の周波数）を使
用することができると共に、アップコンバージョン部３
１０を論理回路により構成することにより、アップコン
バージョン部３１０の小型化が図れ、従って、復調回路
の小型化、省電力化を図ることができる。
【００７４】次に、本発明に係る復調回路の第３の実施
形態について、図４を参照して説明する。図４の（ａ）
に、第３の実施形態に係る復調回路のアップコンバージ
ョン部の回路図を示し、図４の（ｂ）に、図４の（ａ）
に示されるアップコンバージョン部の各点における信号
のタイミングチャートを示す。ただし、この第３の実施
形態に係る復調回路が有する直交変換部は、図１１に示
される従来の直交変換部の構成と同様であるので、その
説明を省略する。また、図４の（ｂ）に示されるタイミ
ングチャートにおいて、グラフ左に、周波数偏移が＋Δ
ｆのタイミングチャートを示し、グラフ右に、周波数偏
移が−Δｆのタイミングチャートを示す。
【００７５】この図４の（ａ）に示される復調回路が有
するアップコンバージョン部４１０が、図１に示される
アップコンバージョン部１と異なっている点は、図１に
示されるＡＮＤ回路８が、ＯＲ回路３１に置き代わって
いる点である。その他の点は、同様である。
【００７６】従って、図４の（ｂ）に示されるタイミン
グチャートを参照すると、ＯＲ回路３１には、ＥＸＯＲ
回路２から出力された信号Ｃと、ＥＸＯＲ回路３から出
力された信号ＤがＮＯＴ回路７により反転された信号と
が入力されるので、この２つの入力信号のＯＲ演算によ
り、出力信号ＥがＯＲ回路３１より出力され、パルス発
生器１０からは出力信号Ｆが出力され、ＬＰＦ１１から
は出力信号Ｇが出力されている。
【００７７】従って、この第３の実施形態においても、
論理回路によりアップコンバージョン部４１０が構成さ
れ、復調回路全体の小型化、及び省電力化が図れると共
に、ベースバンド信号をより高い周波数の信号に、ミキ
シングアップすることにより、位相検知頻度を向上させ
ることができる。
【００７８】次に、本発明に係る復調回路の第４の実施
形態について、図５を参照して説明する。図５の（ａ）
に、第４の実施形態に係る復調回路のアップコンバージ
ョン部の回路図を示し、図５の（ｂ）に、図５の（ａ）
に示されるアップコンバージョン部の各点における信号
のタイミングチャートを示す。ただし、この第４の実施
形態に係る復調回路が有する直交変換部は、図１１に示
される従来の直交変換部の構成と同様であるので、その
説明を省略する。また、図５の（ｂ）に示されるタイミ
ングチャートにおいて、グラフ左に、周波数偏移が＋Δ
ｆのタイミングチャートを示し、グラフ右に、周波数偏
移が−Δｆのタイミングチャートを示す。
【００７９】この図５の（ａ）に示される復調回路が有
するアップコンバージョン部５１０が、図１に示される
アップコンバージョン部１と異なっている点は、図１に
示されるＡＮＤ回路８が、ＮＡＮＤ回路３２に置き代わ
っている点である。その他の点は、同様である。
【００８０】従って、図５の（ｂ）に示されるタイミン
グチャートを参照すると、ＮＡＮＤ回路３２には、ＥＸ
ＯＲ回路２から出力された信号Ｃと、ＥＸＯＲ回路３か
ら出力された信号ＤがＮＯＴ回路７により反転された信
号とが入力されるので、この２つの入力信号のＮＡＮＤ
演算により、出力信号ＥがＮＡＭＤ回路３１より出力さ
れ、パルス発生器１０からは出力信号Ｆが出力され、Ｌ
ＰＦ１１からは出力信号Ｇが出力されている。
【００８１】従って、この第４の実施形態においても、
論理回路によりアップコンバージョン部５１０が構成さ
れ、復調回路全体の小型化、及び省電力化が図れると共
に、ベースバンド信号をより高い周波数の信号に、ミキ
シングアップすることにより、位相検知頻度を向上させ
ることができる。
【００８２】次に、本発明に係る復調回路の第５の実施
形態について、図６を参照して説明する。図６の（ａ）
に、第５の実施形態に係る復調回路のアップコンバージ
ョン部の回路図を示し、図６の（ｂ）に、図６の（ａ）
に示されるアップコンバージョン部の各点における信号
のタイミングチャートを示す。ただし、この第５の実施
形態に係る復調回路が有する直交変換部は、図１１に示
される従来の直交変換部の構成と同様であるので、その
説明を省略する。また、図６の（ｂ）に示されるタイミ
ングチャートにおいて、グラフ左に、周波数偏移が＋Δ
ｆのタイミングチャートを示し、グラフ右に、周波数偏
移が−Δｆのタイミングチャートを示す。
【００８３】この図６の（ａ）に示される復調回路が有
するアップコンバージョン部６１０が、図１に示される
アップコンバージョン部１と異なっている点は、図１に
示されるＡＮＤ回路８が、ＮＯＲ回路２９に置き代わっ
ている点である。その他の点は、同様である。
【００８４】従って、図５の（ｂ）に示されるタイミン
グチャートを参照すると、ＮＯＲ回路２９には、ＥＸＯ
Ｒ回路２から出力された信号Ｃと、ＥＸＯＲ回路３から
出力された信号ＤがＮＯＴ回路７により反転された信号
とが入力されるので、この２つの入力信号のＮＯＲ演算
により、出力信号ＥがＮＯＲ回路２９より出力され、パ
ルス発生器１０からは出力信号Ｆが出力され、ＬＰＦ１
１からは出力信号Ｇが出力されている。
【００８５】従って、この第５の実施形態においても、
論理回路によりアップコンバージョン部６１０が構成さ
れ、復調回路全体の小型化、及び省電力化が図れると共
に、ベースバンド信号をより高い周波数の信号に、ミキ
シングアップすることにより、位相検知頻度を向上させ
ることができる。
【００８６】次に、本発明に係る復調回路の第６の実施
形態について、図７を参照して説明する。図７の（ａ）
に、第６の実施形態に係る復調回路のアップコンバージ
ョン部の回路図を示し、図７の（ｂ）に、図７の（ａ）
に示されるアップコンバージョン部の各点における信号
のタイミングチャートを示す。ただし、この第６の実施
形態に係る復調回路が有する直交変換部は、図１１に示
される従来の直交変換部の構成と同様であるので、その
説明を省略する。また、図７の（ｂ）に示されるタイミ
ングチャートにおいて、グラフ左に、周波数偏移が＋Δ
ｆのタイミングチャートを示し、グラフ右に、周波数偏
移が−Δｆのタイミングチャートを示す。
【００８７】この図７の（ａ）に示される復調回路が有
するアップコンバージョン部７１０が、図１に示される
アップコンバージョン部１と異なっている点は、図１に
示されるＮＯＴ回路７が、除去されている点である。そ
の他の点は、同様である。
【００８８】従って、図５の（ｂ）に示されるタイミン
グチャートを参照すると、ＡＮＤ回路８には、ＥＸＯＲ
回路２から出力された信号Ｃと、ＥＸＯＲ回路３から出
力された信号Ｄとが入力されるので、この２つの入力信
号のＡＮＤ演算により、出力信号ＥがＡＮＤ回路８より
出力され、パルス発生器１０からは出力信号Ｆが出力さ
れ、ＬＰＦ１１からは出力信号Ｇが出力されている。
【００８９】従って、この第６の実施形態においても、
論理回路によりアップコンバージョン部７１０が構成さ
れ、復調回路全体の小型化、及び省電力化が図れると共
に、ベースバンド信号をより高い周波数の信号に、ミキ
シングアップすることにより、位相検知頻度を向上させ
ることができる。
【００９０】次に、本発明に係る復調回路の第７の実施
形態について、図８を参照して説明する。図８の（ａ）
に、第７の実施形態に係る復調回路のアップコンバージ
ョン部の回路図を示し、図８の（ｂ）に、図８の（ａ）
に示されるアップコンバージョン部の各点における信号
のタイミングチャートを示す。ただし、この第７の実施
形態に係る復調回路が有する直交変換部は、図１１に示
される従来の直交変換部の構成と同様であるので、その
説明を省略する。また、図８の（ｂ）に示されるタイミ
ングチャートにおいて、グラフ左に、周波数偏移が＋Δ
ｆのタイミングチャートを示し、グラフ右に、周波数偏
移が−Δｆのタイミングチャートを示す。
【００９１】この図８の（ａ）に示される復調回路が有
するアップコンバージョン部８１０が、図７に示される
アップコンバージョン部７１０と異なっている点は、図
７に示される、ＡＮＤ回路８が、ＯＲ回路３１に置き代
わっている点である。その他の点は、同様である。
【００９２】従って、図８の（ｂ）に示されるタイミン
グチャートを参照すると、ＯＲ回路３１には、ＥＸＯＲ
回路２から出力された信号Ｃと、ＥＸＯＲ回路３から出
力された信号Ｄとが入力されるので、この２つの入力信
号のＯＲ演算により、出力信号ＥがＯＲ回路３１より出
力され、パルス発生器１０からは出力信号Ｆが出力さ
れ、ＬＰＦ１１からは出力信号Ｇが出力されている。
【００９３】従って、この第７の実施形態においても、
論理回路によりアップコンバージョン部８１０が構成さ
れ、復調回路全体の小型化、及び省電力化が図れると共
に、ベースバンド信号をより高い周波数の信号に、ミキ
シングアップすることにより、位相検知頻度を向上させ
ることができる。
【００９４】次に、本発明に係る復調回路の第８の実施
形態について、図９を参照して説明する。図９の（ａ）
に、第８の実施形態に係る復調回路のアップコンバージ
ョン部の回路図を示し、図９の（ｂ）に、図９の（ａ）
に示されるアップコンバージョン部の各点における信号
のタイミングチャートを示す。ただし、この第８の実施
形態に係る復調回路が有する直交変換部は、図１１に示
される従来の直交変換部の構成と同様であるので、その
説明を省略する。また、図９の（ｂ）に示されるタイミ
ングチャートにおいて、グラフ左に、周波数偏移が＋Δ
ｆのタイミングチャートを示し、グラフ右に、周波数偏
移が−Δｆのタイミングチャートを示す。
【００９５】この図９の（ａ）に示される復調回路が有
するアップコンバージョン部９１０が、図７に示される
アップコンバージョン部７１０と異なっている点は、図
７に示される、ＡＮＤ回路８が、ＮＡＮＤ回路３２に置
き代わっている点である。その他の点は、同様である。
【００９６】従って、図９の（ｂ）に示されるタイミン
グチャートを参照すると、ＮＡＮＤ回路３２には、ＥＸ
ＯＲ回路２から出力された信号Ｃと、ＥＸＯＲ回路３か
ら出力された信号Ｄとが入力されるので、この２つの入
力信号のＮＡＮＤ演算により、出力信号ＥがＮＡＮＤ回
路３２より出力され、パルス発生器１０からは出力信号
Ｆが出力され、ＬＰＦ１１からは出力信号Ｇが出力され
ている。
【００９７】従って、この第８の実施形態においても、
論理回路によりアップコンバージョン部９１０が構成さ
れ、復調回路全体の小型化、及び省電力化が図れると共
に、ベースバンド信号をより高い周波数の信号に、ミキ
シングアップすることにより、位相検知頻度を向上させ
ることができる。
【００９８】次に、本発明に係る復調回路の第９の実施
形態について、図１０を参照して説明する。図１０の
（ａ）に、第９の実施形態に係る復調回路のアップコン
バージョン部の回路図を示し、図１０の（ｂ）に、図１
０の（ａ）に示されるアップコンバージョン部の各点に
おける信号のタイミングチャートを示す。ただし、この
第９の実施形態に係る復調回路が有する直交変換部は、
図１１に示される従来の直交変換部の構成と同様である
ので、その説明を省略する。また、図１０の（ｂ）に示
されるタイミングチャートにおいて、グラフ左に、周波
数偏移が＋Δｆのタイミングチャートを示し、グラフ右
に、周波数偏移が−Δｆのタイミングチャートを示す。
【００９９】この図１０の（ａ）に示される復調回路が
有するアップコンバージョン部１０１０が、図７に示さ
れるアップコンバージョン部７１０と異なっている点
は、図７に示される、ＡＮＤ回路８が、ＮＯＲ回路２９
に置き代わっている点である。その他の点は、同様であ
る。
【０１００】従って、図１０の（ｂ）に示されるタイミ
ングチャートを参照すると、ＮＯＲ回路２９には、ＥＸ
ＯＲ回路２から出力された信号Ｃと、ＥＸＯＲ回路３か
ら出力された信号Ｄとが入力されるので、この２つの入
力信号のＮＯＲ演算により、出力信号ＥがＮＯＲ回路２
９より出力され、パルス発生器１０からは出力信号Ｆが
出力され、ＬＰＦ１１からは出力信号Ｇが出力されてい
る。
【０１０１】従って、この第９の実施形態においても、
論理回路によりアップコンバージョン部１０１０が構成
され、復調回路全体の小型化、及び省電力化が図れると
共に、ベースバンド信号をより高い周波数の信号に、ミ
キシングアップすることにより、位相検知頻度を向上さ
せることができる。
【０１０２】上述の、図４、図５及び図６に示される第
３、第４及び第５の実施形態の基本動作は、前述した、
図１に示される第１の実施形態と同等の動作を行う。
【０１０３】また、図７〜図１０に示される、第６から
第９の実施形態の動作は、第１の実施形態において具備
されていた、ＮＯＴ回路７が存在していないため、それ
ぞれのパルス発生器１０の出力である出力信号Ｆにおい
て、周波数偏移の極性と出力電圧Ｇとの関係が反転す
る。
【０１０４】つまり、周波数偏移がΔｆの場合は、出力
信号Ｆの周波数がｆＣＬＫ−Δｆとなり、さらに、周波
数偏移が−Δｆの場合は、出力信号Ｆの周波数がｆＣＬ
Ｋ＋Δｆとなり、周波数偏移と出力電圧Ｇの関係が反転
する。
【０１０５】このように、本発明の技術的思想として
は、復調回路が有するアップコンバージョン部の構成を
アナログ回路から、論理回路に変換することにより、復
調回路の小型化を図り、省電力化を実行し、さらに、ベ
ースバンド信号の周波数のミキシングアップを図ること
により、位相検知頻度を増加させることにあるため、上
述の第１の実施形態から第９の実施形態に示されるよう
に、いくつかの構成が可能になり、また、本発明の要旨
を逸脱しない範囲において、種々の変形実施が可能とな
り、アプリエーションによって導入しやすい論理ゲート
の組み合わせを選ぶことも当然に可能である。
【０１０６】
【発明の効果】以上の説明から明らかなように、本発明
によれば、直交変換部から出力された第１のベースバン
ド信号と、クロック信号とを、ＥＸＯＲ演算を行うＥＸ
ＯＲ回路において乗算し、かつ、直交変換部から出力さ
れた第２のベースバンド信号と、クロック信号とを、Ｅ
ＸＯＲ演算を行うＥＸＯＲ回路において乗算し、これら
を２つの信号を論理回路部において、足し合わせ、その
後、この足し合わされた信号に基づき、パルス発生器が
パルスを発生させ、それをローパスフィルタにより積分
しているので、従来技術のように、アナログ回路を用い
ずに論理回路のみにより、ベースバンド信号のミキシン
グアップが可能となり、復調回路の小型化、回路構成の
容易化、及び省電力化が可能となり、さらに、位相検知
頻度を増加させ、精度の向上を図ることが可能な復調回
路を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る復調回路の第１の実施形態が有す
るアップコンバージョン部の回路図である。
【図２】図１に示される、復調回路の各点における信号
のタイミングチャートであり、（ａ）が周波数偏移が＋
Δｆのタイミングチャートであり、（ｂ）が周波数偏移
が−Δｆのタイミングチャートである。
【図３】本発明に係る復調回路の第２の実施形態の構成
を示す図であり、（ａ）が第２の実施形態に係る復調回
路が有するアップコンバージョン部の回路図であり、
（ｂ）が、（ａ）に示されるアップコンバージョン部の
各点における信号のタイミングチャートである。
【図４】本発明に係る復調回路の第３の実施形態の構成
を示す図であり、（ａ）が第３の実施形態に係る復調回
路が有するアップコンバージョン部の回路図であり、
（ｂ）が、（ａ）に示されるアップコンバージョン部の
各点における信号のタイミングチャートである。
【図５】本発明に係る復調回路の第４の実施形態の構成
を示す図であり、（ａ）が第４の実施形態に係る復調回
路が有するアップコンバージョン部の回路図であり、
（ｂ）が、（ａ）に示されるアップコンバージョン部の
各点における信号のタイミングチャートである。
【図６】本発明に係る復調回路の第５の実施形態の構成
を示す図であり、（ａ）が第５の実施形態に係る復調回
路が有するアップコンバージョン部の回路図であり、
（ｂ）が、（ａ）に示されるアップコンバージョン部の
各点における信号のタイミングチャートである。
【図７】本発明に係る復調回路の第６の実施形態の構成
を示す図であり、（ａ）が第６の実施形態に係る復調回
路が有するアップコンバージョン部の回路図であり、
（ｂ）が、（ａ）に示されるアップコンバージョン部の
各点における信号のタイミングチャートである。
【図８】本発明に係る復調回路の第７の実施形態の構成
を示す図であり、（ａ）が第７の実施形態に係る復調回
路が有するアップコンバージョン部の回路図であり、
（ｂ）が、（ａ）に示されるアップコンバージョン部の
各点における信号のタイミングチャートである。
【図９】本発明に係る復調回路の第８の実施形態の構成
を示す図であり、（ａ）が第８の実施形態に係る復調回
路が有するアップコンバージョン部の回路図であり、
（ｂ）が、（ａ）に示されるアップコンバージョン部の
各点における信号のタイミングチャートである。
【図１０】本発明に係る復調回路の第９の実施形態の構
成を示す図であり、（ａ）が第９の実施形態に係る復調
回路が有するアップコンバージョン部の回路図であり、
（ｂ）が、（ａ）に示されるアップコンバージョン部の
各点における信号のタイミングチャートである。
【図１１】従来の復調回路の構成を示す回路図である。
【符号の説明】
１ アップコンバージョン部 ２、３ ＥＸＯＲ回路 ４ ＮＯＴ回路 ５、６ Ｔ型フリップフロップ（ＴＦＦ） ７ ＮＯＴ回路 ８ ＡＮＤ回路 ９ クロック １０ パルス発生器 １１ ＬＰＦ（低域通過フィルタ） １２ 直交変換部 １３ アンテナ １４ 高周波増幅器 ２９ ＮＯＲ回路 ３１ ＯＲ回路 ３２ ＮＡＮＤ回路 ３３ 移相器 ２１０、３１０、４１０、５１０、６１０、７１０、８
１０、９１０、１０１０ アップコンバージョン部

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 受信したｆｒｅｑｕｅｎｃｙ ｓｈｉｆ
    ｔ ｋｅｙｉｎｇ信号に対して直交変換を行い、第１の
    ベースバンド信号及び第２のベースバンド信号を出力す
    る直交変換部と、前記第１のベースバンド信号及び第２
    のベースバンド信号を用いてミキシングアップを行うア
    ップコンバージョン回路と、該アップコンバージョン回
    路から出力された信号に基づき、一定振幅、かつ、一定
    パルス幅のパルスを発生させるパルス発生器と、該パル
    ス発生器から出力されたパルスに対して積分を行うロー
    パスフィルタとを有する復調回路において、 前記アップコンバージョン回路は、 クロック信号を出力するクロック出力器と、 該クロック出力器から出力されたクロック信号に基づ
    き、第１のクロック信号及び第２のクロック信号を出力
    するクロック変換部と、 前記第１のベースバンド信号及び前記第１のクロック信
    号が入力する第１のＥＸＯＲ回路と、 前記第２のベースバンド信号及び前記第２のクロック信
    号が入力する第２のＥＸＯＲ回路と、 前記第１のＥＸＯＲ回路から出力された第１のＥＸＯＲ
    出力と、前記第２のＥＸＯＲ回路から出力された第２の
    ＥＸＯＲ出力とが入力し、ミキシングアップされた信号
    を出力する論理回路部とを有することを特徴とする復調
    回路。
  2. 【請求項２】 前記クロック変換部は、 入力したクロック信号の位相をπ／２ずらす移相器を有
    し、 前記クロック出力器の出力は、２つに分岐し、 該分岐した２つのクロック信号の内、一方が前記移相器
    に入力し、他方が前記第２のクロック信号として前記第
    ２のＥＸＯＲ回路に入力し、 前記移相器から出力された信号が前記第１のクロック信
    号として前記第１のＥＸＯＲ回路に入力し、 前記論理回路部は、 入力した信号を反転させて出力する第１のＮＯＴ回路
    と、 入力した信号の和を取るＡＮＤ回路とを有し、 前記第１のＥＸＯＲ回路から出力された信号が前記ＡＮ
    Ｄ回路に入力し、 前記第２のＥＸＯＲ回路から出力された信号が前記第１
    のＮＯＴ回路に入力し、 該第１のＮＯＴ回路の出力が前記ＡＮＤ回路に入力し、 該ＡＮＤ回路の出力が、ミキシングアップされた信号と
    して出力されることを特徴とする請求項１記載の復調回
    路。
  3. 【請求項３】 前記クロック変換部は、 入力した信号を反転させて出力する第２のＮＯＴ回路
    と、 入力したクロック信号を１／２分周し、位相をπ／４移
    相する第１のＴ型フリップフロップと、 入力したクロック信号を１／２分周し、位相を−π／４
    移相する第２のＴ型フリップフロップとを有し、 前記クロック出力器の出力は、２つに分岐し、 該分岐した２つのクロック信号の内、一方が前記第２の
    ＮＯＴ回路に入力し、他方が前記第２のＴ型フリップフ
    ロップに入力し、 前記第２のＮＯＴ回路の出力が、前記第１のＴ型フリッ
    プフロップに入力し、 該第１のＴ型フリップフロップの出力が前記第１のクロ
    ック信号として前記第１のＥＸＯＲ回路に入力し、 前記第２のＴ型フリップフロップの出力が前記第２のク
    ロック信号として前記第２のＥＸＯＲ回路に入力し、 前記論理回路部は、 入力した信号を反転させて出力する第３のＮＯＴ回路
    と、 入力した信号の和を取る第３のＡＮＤ回路とを有し、 前記第１のＥＸＯＲ回路から出力された信号が前記第３
    のＡＮＤ回路に入力し、 前記第２のＥＸＯＲ回路から出力された信号が前記第３
    のＮＯＴ回路に入力し、 該第３のＮＯＴ回路の出力が前記第３のＡＮＤ回路に入
    力し、 該第３のＡＮＤ回路の出力が、ミキシングアップされた
    信号として出力されることを特徴とする請求項１記載の
    復調回路。
  4. 【請求項４】 前記クロック変換部は、入力したクロッ
    ク信号の位相をπ／２ずらす第４の移相器を有し、 前記クロック出力器の出力は、２つに分岐し、 該分岐した２つのクロック信号の内、一方が前記第４の
    移相器に入力し、他方が前記第２のクロック信号として
    前記第２のＥＸＯＲ回路に入力し、 前記第４の移相器から出力された信号が前記第１のクロ
    ック信号として前記第１のＥＸＯＲ回路に入力し、 前記論理回路部は、 入力した信号を反転させて出力する第４のＮＯＴ回路
    と、 ＯＲ演算を行うＯＲ回路とを有し、 前記第１のＥＸＯＲ回路から出力された信号が前記ＯＲ
    回路に入力し、 前記第２のＥＸＯＲ回路から出力された信号が前記第４
    のＮＯＴ回路に入力し、 該第４のＮＯＴ回路の出力が前記ＯＲ回路に入力し、 該ＯＲ回路の出力が、ミキシングアップされた信号とし
    て出力されることを特徴とする請求項１記載の復調回
    路。
  5. 【請求項５】 前記クロック変換部は、入力したクロッ
    ク信号の位相をπ／２ずらす第５の移相器を有し、 前記クロック出力器の出力は、２つに分岐し、 該分岐した２つのクロック信号の内、一方が前記第５の
    移相器に入力し、他方が前記第２のクロック信号として
    前記第２のＥＸＯＲ回路に入力し、 前記第５の移相器から出力された信号が前記第１のクロ
    ック信号として前記第１のＥＸＯＲ回路に入力し、 前記論理回路部は、 入力した信号を反転させて出力する第５のＮＯＴ回路
    と、 ＮＡＮＤ演算を行うＮＡＮＤ回路とを有し、 前記第１のＥＸＯＲ回路から出力された信号が前記ＮＡ
    ＮＤ回路に入力し、 前記第２のＥＸＯＲ回路から出力された信号が前記第５
    のＮＯＴ回路に入力し、 該第５のＮＯＴ回路の出力が前記ＮＡＮＤ回路に入力
    し、 該ＮＡＮＤ回路の出力が、ミキシングアップされた信号
    として出力されることを特徴とする請求項１記載の復調
    回路。
  6. 【請求項６】 前記クロック変換部は、入力したクロッ
    ク信号の位相をπ／２ずらす第６の移相器を有し、 前記クロック出力器の出力は、２つに分岐し、 該分岐した２つのクロック信号の内、一方が前記第６の
    移相器に入力し、他方が前記第２のクロック信号として
    前記第２のＥＸＯＲ回路に入力し、 前記第６の移相器から出力された信号が前記第１のクロ
    ック信号として前記第１のＥＸＯＲ回路に入力し、 前記論理回路部は、 入力した信号を反転させて出力する第６のＮＯＴ回路
    と、 ＮＯＲ演算を行うＮＯＲ回路とを有し、 前記第１のＥＸＯＲ回路から出力された信号が前記ＮＯ
    Ｒ回路に入力し、 前記第２のＥＸＯＲ回路から出力された信号が前記第６
    のＮＯＴ回路に入力し、 該第６のＮＯＴ回路の出力が前記ＮＯＲ回路に入力し、 該ＮＯＲ回路の出力が、ミキシングアップされた信号と
    して出力されることを特徴とする請求項１記載の復調回
    路。
  7. 【請求項７】 前記クロック変換部は、入力したクロッ
    ク信号の位相をπ／２ずらす第７の移相器を有し、 前記クロック出力器の出力は、２つに分岐し、 該分岐した２つのクロック信号の内、一方が前記第７の
    移相器に入力し、他方が前記第２のクロック信号として
    前記第２のＥＸＯＲ回路に入力し、 前記第７の移相器から出力された信号が前記第１のクロ
    ック信号として前記第１のＥＸＯＲ回路に入力し、 前記論理回路部は、 入力した信号の和を取る第７のＡＮＤ回路を有し、 前記第１のＥＸＯＲ回路から出力された信号及び前記第
    ２のＥＸＯＲ回路から出力された信号が前記第７のＡＮ
    Ｄ回路に入力し、 該第７のＡＮＤ回路の出力が、ミキシングアップされた
    信号として出力されることを特徴とする請求項１記載の
    復調回路。
  8. 【請求項８】 前記クロック変換部は、入力したクロッ
    ク信号の位相をπ／２ずらす第８の移相器を有し、 前記クロック出力器の出力は、２つに分岐し、 該分岐した２つのクロック信号の内、一方が前記第８の
    移相器に入力し、他方が前記第２のクロック信号として
    前記第２のＥＸＯＲ回路に入力し、 前記第８の移相器から出力された信号が前記第１のクロ
    ック信号として前記第１のＥＸＯＲ回路に入力し、 前記論理回路部は、 ＯＲ演算を行う第８のＯＲ回路を有し、 前記第１のＥＸＯＲ回路から出力された信号及び前記第
    ２のＥＸＯＲ回路から出力された信号が前記第８のＯＲ
    回路に入力し、 該第８のＯＲ回路の出力が、ミキシングアップされた信
    号として出力されることを特徴とする請求項１記載の復
    調回路。
  9. 【請求項９】 前記クロック変換部は、入力したクロッ
    ク信号の位相をπ／２ずらす第９の移相器を有し、 前記クロック出力器の出力は、２つに分岐し、 該分岐した２つのクロック信号の内、一方が前記第９の
    移相器に入力し、他方が前記第２のクロック信号として
    前記第２のＥＸＯＲ回路に入力し、 前記第９の移相器から出力された信号が前記第１のクロ
    ック信号として前記第１のＥＸＯＲ回路に入力し、 前記論理回路部は、 ＮＡＮＤ演算を行う第９のＮＡＮＤ回路を有し、 前記第１のＥＸＯＲ回路から出力された信号及び前記第
    ２のＥＸＯＲ回路から出力された信号が前記第９のＮＡ
    ＮＤ回路に入力し、 該第９のＮＡＮＤ回路の出力が、ミキシングアップされ
    た信号として出力されることを特徴とする請求項１記載
    の復調回路。
  10. 【請求項１０】 前記クロック変換部は、入力したクロ
    ック信号の位相をπ／２ずらす第１０の移相器を有し、 前記クロック出力器の出力は、２つに分岐し、 該分岐した２つのクロック信号の内、一方が前記第１０
    の移相器に入力し、他方が前記第２のクロック信号とし
    て前記第２のＥＸＯＲ回路に入力し、 前記第１０の移相器から出力された信号が前記第１のク
    ロック信号として前記第１のＥＸＯＲ回路に入力し、 前記論理回路部は、 ＮＯＲ演算を行う第１０のＮＯＲ回路を有し、 前記第１のＥＸＯＲ回路から出力された信号及び前記第
    ２のＥＸＯＲ回路から出力された信号が前記第１０のＮ
    ＯＲ回路に入力し、 該第１０のＮＯＲ回路の出力が、ミキシングアップされ
    た信号として出力されることを特徴とする請求項１記載
    の復調回路。
JP9167487A 1997-06-24 1997-06-24 復調回路 Pending JPH1117749A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP9167487A JPH1117749A (ja) 1997-06-24 1997-06-24 復調回路
GB9813557A GB2330464B (en) 1997-06-24 1998-06-23 Demodulating device
US09/102,605 US6046628A (en) 1997-06-24 1998-06-23 Demodulating device comprising a small circuit and a small consumption power
CN98115520.0A CN1209700A (zh) 1997-06-24 1998-06-24 包括一个小电路和一个小消耗功率的解调设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9167487A JPH1117749A (ja) 1997-06-24 1997-06-24 復調回路

Publications (1)

Publication Number Publication Date
JPH1117749A true JPH1117749A (ja) 1999-01-22

Family

ID=15850602

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9167487A Pending JPH1117749A (ja) 1997-06-24 1997-06-24 復調回路

Country Status (4)

Country Link
US (1) US6046628A (ja)
JP (1) JPH1117749A (ja)
CN (1) CN1209700A (ja)
GB (1) GB2330464B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6739537B2 (en) 2000-03-13 2004-05-25 Hitachi Maxell, Ltd. Single-reel tape cartridge with leader locking mechanism
JP2005295542A (ja) * 2004-04-02 2005-10-20 Tektronix Inc 直線性補償回路

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6456152B1 (en) 1999-05-17 2002-09-24 Hitachi, Ltd. Charge pump with improved reliability
US6288618B1 (en) * 1999-12-20 2001-09-11 Agere Systems Guardian Corp. Logic-based architecture for FSK modulation and demodulation
FI20001000A (fi) * 2000-04-27 2001-10-28 Nokia Mobile Phones Ltd Menetelmä ja järjestely taajuusmoduloidun signaalin vastaanottamiseksi
GB2382506B (en) * 2001-11-22 2004-11-17 Ubinetics Ltd A data processing circuit
JP2008131383A (ja) * 2006-11-21 2008-06-05 Sanyo Electric Co Ltd 音質調整回路及び信号特性調整回路
WO2014012202A1 (zh) * 2012-07-16 2014-01-23 华为技术有限公司 一种改善复信号iq路正交性的方法、设备和***
CN107241064B (zh) * 2017-05-22 2020-12-01 中国电子科技集团公司第四十一研究所 一种顶底功率可精密调节的非归零脉冲信号产生方法
CN109857190A (zh) * 2019-02-27 2019-06-07 苏州浪潮智能科技有限公司 一种时钟信号处理方法、装置、设备及可读存储介质

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59196629A (ja) * 1983-04-21 1984-11-08 Nec Corp Ｆｍ受信機
JPS60100859A (ja) * 1983-11-08 1985-06-04 Nec Corp 周波数検波器
JPS63233636A (ja) * 1987-03-23 1988-09-29 Nippon Telegr & Teleph Corp <Ntt> ４値ｆｓｋ受信機
US5081650A (en) * 1989-07-12 1992-01-14 Matsushita Electric Industrial Co., Ltd. Data receiver
JPH0785563B2 (ja) * 1989-07-12 1995-09-13 松下電器産業株式会社 データ受信機
KR910013888A (ko) * 1989-12-29 1991-08-08 강진구 업컨버젼을 이용한 동기 수신회로
JP2580833B2 (ja) * 1990-04-19 1997-02-12 日本電気株式会社 周波数変換回路
KR920001946A (ko) * 1990-06-21 1992-01-30 강진구 텔레비젼 신호 수신 튜닝방식 및 회로
JPH04137927A (ja) * 1990-09-28 1992-05-12 Nippon Telegr & Teleph Corp <Ntt> 受信機
JP3226561B2 (ja) * 1991-02-22 2001-11-05 株式会社東芝 Ｆｓｋ信号受信回路
JP3087459B2 (ja) * 1991-09-27 2000-09-11 松下電器産業株式会社 Ｆｓｋデータ復調器
JPH05130158A (ja) * 1991-11-08 1993-05-25 Sony Corp 送受信装置
JP3252201B2 (ja) * 1992-11-10 2002-02-04 京セラ株式会社 デジタル方式自動車電話機
JP3368936B2 (ja) * 1993-04-30 2003-01-20 モトローラ株式会社 ダイレクトコンバージョンｆｓｋ受信機
JP3178268B2 (ja) * 1994-10-04 2001-06-18 松下電器産業株式会社 自動周波数制御装置
CN1087120C (zh) * 1994-11-10 2002-07-03 松下电器产业株式会社 直接变频接收机
JPH08204765A (ja) * 1995-01-31 1996-08-09 Casio Comput Co Ltd 無線受信装置
JP3093125B2 (ja) * 1995-04-12 2000-10-03 富士通テン株式会社 アップコンバージョン受信機のａｇｃ回路
JP2871560B2 (ja) * 1995-11-21 1999-03-17 日本電気株式会社 π／２移相器
US5724001A (en) * 1996-12-02 1998-03-03 Motorola, Inc. Method and apparatus for demodulating a frequency shift keyed signal

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6739537B2 (en) 2000-03-13 2004-05-25 Hitachi Maxell, Ltd. Single-reel tape cartridge with leader locking mechanism
JP2005295542A (ja) * 2004-04-02 2005-10-20 Tektronix Inc 直線性補償回路

Also Published As

Publication number Publication date
US6046628A (en) 2000-04-04
GB2330464B (en) 2001-03-21
CN1209700A (zh) 1999-03-03
GB9813557D0 (en) 1998-08-19
GB2330464A (en) 1999-04-21

Similar Documents

Publication Publication Date Title
US7471939B2 (en) Multiplier and radio communication apparatus using the same
US20010048715A1 (en) Single chip CMOS transmitter/receiver
KR20010082016A (ko) 단일칩 시모스（ｃｍｏｓ） 송신기/수신기 및브이시오（ｖｃｏ） 믹서 구조
US5446762A (en) Data demodulation circuit for FSK modulated RF signal receiver providing wide-band 90° baseband phase shifting
US6356594B1 (en) Data converter
EP1289125A2 (en) Double balance mixer circuit and orthogonal demodulation circuit using the same
JP2003501929A (ja) 二重帯域影像阻止ミキサ
JPH1117749A (ja) 復調回路
US6747524B2 (en) Modulator and demodulator
JP2998296B2 (ja) ディジタル無線通信装置
JP2727829B2 (ja) 直交変調回路
EP0412291B1 (en) Quadrature FSK receiver with compensation for frequency offset
JP4421350B2 (ja) ハーモニックミキサ及びこれを備えた無線装置
US6995595B2 (en) Direct conversion receiver having a DC offset eliminating function
US6782249B1 (en) Quadrature signal generation in an integrated direct conversion radio receiver
JP3898839B2 (ja) 送信機
JP3993573B2 (ja) 複数の無線システムに対応可能な無線通信装置
US7030667B2 (en) Frequency conversion circuit arrangement and mobile radio comprising said circuit arrangement
US20070211824A1 (en) Digital quadrature modulation circuit provided with D/A converter and digital communication apparatus
JP3230787B2 (ja) ディジタル化直交位相変調回路
JP2004357025A (ja) 受信機
JPH08340363A (ja) 変調回路
JPH11313118A (ja) 送受信方法及び送受信装置
JP3067945B2 (ja) 変調装置およびその変調装置を備えた無線装置
JP2005527136A (ja) 周波数変換用の回路構造およびこの回路構造を有する移動式無線装置

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19991026