JPH11168139A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11168139A JPH11168139A JP33448497A JP33448497A JPH11168139A JP H11168139 A JPH11168139 A JP H11168139A JP 33448497 A JP33448497 A JP 33448497A JP 33448497 A JP33448497 A JP 33448497A JP H11168139 A JPH11168139 A JP H11168139A
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Abstract
に下層のソース・ドレイン領域に到達するコンタクトホ
ールを形成後、コンタクトホール内洗浄のためのウェッ
ト処理の際、半導体基板の正電荷の影響によって上記ソ
ース・ドレイン領域表面が異常に等方性エッチングされ
るのを防止して、コンタクト抵抗を低減する。 【解決手段】 層間絶縁膜35にコンタクトホール37
を形成した後、反応室とプラズマ発生室が一体化した、
例えばECRエッチング装置により、半導体基板23を
直接プラズマに晒すプラズマ処理を行い、半導体基板2
3の正電荷を除去した後、コンタクトホール37内洗浄
のためのウェット処理を行う。
Description
造方法に係わり、特に低抵抗で信頼性の高い配線構造を
有する半導体装置の製造方法に関するものである。
要求はますます高まっている。この様な高集積化、微細
化の要求に伴い、配線層、電極寸法の縮小や多層配線構
造といった対策が採られている。この様に配線層、電極
などの寸法が縮小されるにつれて、これらの電気的抵抗
は上昇する。従って、低抵抗な配線層および電極が要求
されてきている。一般に、半導体装置における電気的抵
抗を構成する主なものとして、不純物領域の拡散抵抗、
コンタクト抵抗および配線抵抗等を挙げることができ
る。拡散抵抗は、不純物領域の濃度を高くすることによ
って、その抵抗値を下げることが可能となる。コンタク
ト抵抗は、半導体基板と配線層もしくは配線層間の界面
状態およびコンタクト部分の配線層のカバレッジで決定
されるものであり、実効的なコンタクト面積の増大、お
よびコンタクト部分の配線層のカバレッジ改善によって
その抵抗値を下げることができる。配線抵抗に関して
は、設計上配線層の寸法などが予め決定されているた
め、より低抵抗な材料を用いることが検討されている。
造方法をCMOSデバイスについて示す断面図である。
まず、p型のシリコン単結晶等からなる半導体基板1
(以下、基板1と称す)上の所定の領域に、LOCOS
(Local 0xidation of Silicon)法によりフィールド酸
化膜2を形成する。次に、イオン注入法等により、所定
の領域にpウェル領域3およびnウェル領域4を形成
し、さらにこれらウェル領域3、4内のフィールド酸化
膜2直下にそれぞれp+チャネルカット領域5およびn+
チャネルカット領域6を形成する。この後、基板1上に
ゲート酸化膜7とその上にゲート電極8となる導電膜を
形成し、公知の写真製版技術およびエッチング技術によ
り、上記導電膜をパターニングしてゲート電極8を形成
する。次に、ゲート電極8、フィールド酸化膜2等をマ
スクとして基板1上からイオン注入を施すことにより、
pウェル領域3にはn型のソース・ドレイン領域9を、
nウェル領域4にはp型のソース・ドレイン領域10
を、ゲート電極8の両側に形成する。これにより、pウ
ェル領域3に、一対のn型のソース・ドレイン領域9、
ゲート酸化膜7、およびゲート電極8で構成されるnチ
ャネルMOSトランジスタ11が、nウェル領域4に、
一対のp型のソース・ドレイン領域10、ゲート酸化膜
7、およびゲート電極8で構成されるpチャネルMOS
トランジスタ12が形成される。次に、全面に層間絶縁
膜13を形成した後、この層間絶縁膜13上の全面に、
ホトレジスト膜14を形成し、このホトレジスト膜14
を公知の写真製版技術およびエッチング技術によりパタ
ーニングする(図17)。
クとして、下地の層間絶縁膜13を、CF4、CHF3、
C4F8等を含むカーボン系ガスを用いた異方性エッチン
グにより選択的にエッチング除去し、ソース・ドレイン
領域9、10表面に到達するコンタクトホール15を形
成する。この後、ホトレジスト膜14を例えば酸素プラ
ズマを用いたアッシングにより除去する(図18)。次
に、基板1にフッ酸系溶液を用いたウェット処理を施し
て、コンタクトホール15内の洗浄を行う(図19)。
次に、全面に例えばチタンナイトライドから成るバリア
メタル16とその上にアルミ合金膜等からなる電極配線
層17とを、コンタクトホール15を埋め込むように積
層し、パターニングする(図20)。この後、所定の処
理を施して、半導体装置を完成する。
記の様に製造されており、図18で示したコンタクトホ
ール15の形成時に、層間絶縁膜13の異方性エッチン
グした後、ホトレジスト膜14を例えば酸素プラズマを
用いたアッシングにより除去するが、その際、通常プラ
ズマ発生室と反応室が分離したダウンフロータイプのプ
ラズマ処理装置を用いて除去する。この様なプラズマ発
生室と反応室が分離したダウンフロータイプのプラズマ
処理装置を用いたプラズマ処理では、基板1が直接プラ
ズマに晒されないためイオンや電子のような荷電粒子が
直接基板1に到達しにくく、基板1は帯電し易いことが
判っている。種々の条件により基板1は正または負に帯
電し(中性になる場合もある)、正に帯電した場合、後
工程で、フッ酸系溶液を用いたウェット処理を施してコ
ンタクトホール15内の洗浄を行う際、図19に示すよ
うに、コンタクトホール15底部のn型のソース・ドレ
イン領域9表面が選択的に等方性エッチングされる。こ
れは、ソース・ドレイン領域9表面のSiが陽極反応に
よってフッ酸(HF)のF-と反応してSiFxを形成
して溶出するためである。
配線層17とを形成すると(図20参照)、コンタクト
ホール15底部のn型のソース・ドレイン領域9表面が
等方性エッチングされて拡がっているため、図21に示
すように、領域Aのバリアメタル16および電極配線層
17が薄く形成される等、カバレジが悪くなり、コンタ
クト抵抗が増大する。またこの部分が断線してコンタク
トを採ることができなくなることもある。さらにまたバ
リアメタル16が薄くなってバリア性が劣化することに
より、アルミ合金膜(電極配線層17)中に基板1中の
シリコンが析出し接合破壊を起こすこともあった。な
お、p型のソース・ドレイン領域10については、正電
荷が下層のnウェル領域4に逃げるため、陽極反応によ
る影響を受けることはない。
nチャネルMOSトランジスタ11のソース・ドレイン
領域9の一方にコンタクトホール15aを介してn型に
ドープされた多結晶シリコン膜18aと例えばタングス
テンシリサイド膜18bから成るポリサイド配線19を
形成し、その上層にコンタクトホール15bを介して電
極配線層17/バリアメタル16を形成する場合、コン
タクトホール15、15b形成後、基板1が正に帯電し
た状態で、フッ酸系溶液を用いたウェット処理を施して
コンタクトホール15、15b内の洗浄を行うと、コン
タクトホール15底部のn型のソース・ドレイン領域9
表面だけでなく、コンタクトホール15b底部のポリサ
イド配線19も等方性エッチングされる。これは、ポリ
サイド配線19の下層部分である多結晶シリコン膜18
a表面のSiが上層のタングステンシリサイド膜18b
の粒界を通して、陽極反応によりフッ酸(HF)のF-
と反応してSiFxを形成して溶出するためである。こ
れにより、電極配線層17/バリアメタル16とn型の
ソース・ドレイン領域9とのコンタクトだけでなく電極
配線層17/バリアメタル16とポリサイド配線19と
のコンタクトもコンタクト抵抗が増大し、またこの部分
が断線してコンタクトを採ることができなくなることも
ある。また、フッ酸と過酸化水素の混合溶液を用いてウ
ェット処理を施した場合、Siの溶出が増大し、コンタ
クトホール15、15b底部の等方性エッチングがより
進行して電極配線層17/バリアメタル16のカバレジ
はさらに悪くなる。
グステン膜20b/バリアメタル20aから成るプラグ
電極21を形成する場合、プラグ電極21(基板1)が
正に帯電した状態で、例えばpH10以上のアミン系溶
液で表面洗浄のためウェット処理を施すと、n型のソー
ス・ドレイン領域9上のタングステン膜20bが異常に
エッチングされる。これは、タングステン膜20bが、
電位が高い状態でpHの高い溶液で処理すると表面が酸
化されてWOxを形成し、Wを溶出する性質を有するた
めであり、このため、その後形成する例えばアルミ合金
から成る電極配線層22のカバレジが悪くなり、電極配
線層22とプラグ電極21との接触抵抗が増大する。こ
のときp型のソース・ドレイン領域10上のプラグ電極
21は正に帯電しにくいため、このような不良はほとん
ど起きない。
タングステン膜20b/バリアメタル20aから成るプ
ラグ電極21上に形成したアルミ合金から成る電極配線
層22がずれて形成され、プラグ電極21表面が一部露
出された場合、プラグ電極21および電極配線層22
(基板1)が正に帯電した状態で、例えばpH10以上
のアミン系溶液で表面洗浄のためウェット処理を施す
と、n型のソース・ドレイン領域9上のタングステン膜
20bが露出した部分から異常にエッチングされ、電極
配線層22とほとんど接触しなくなり、電極配線層22
とプラグ電極21との接触抵抗が増大する。
に、タングステン膜20d/バリアメタル20cから成
るプラグ電極21aを電極配線層22上に形成する場合
も、下層の電極配線層22が正に帯電した状態で、上記
に様なウェット処理を施すと、タングステン膜20dが
異常にエッチングされ、その後形成する例えばアルミ合
金から成る電極配線層22aのカバレジが悪くなり、接
触抵抗が増大する。
るために成されたものであって、半導体基板に表面洗浄
のためウェット処理を施す際、露出した導電層が異常に
等方性エッチングされるのを防止し、コンタクト抵抗の
低い信頼性の高い電極構造を有する半導体装置の製造方
法を提供することを目的とする。
1記載の半導体装置の製造方法は、半導体基板上に形成
された導電層表面の少なくとも一部が露出した状態で、
上記半導体基板に表面洗浄のためのウェット処理を施す
際、上記ウェット処理に先立って、上記半導体基板の正
電荷の除去処理を行うものである。
置の製造方法は、請求項1において、反応室内でプラズ
マ発生させ、半導体基板を直接プラズマに晒すプラズマ
処理を施すことにより、該半導体基板の正電荷の除去処
理を行うものである。
置の製造方法は、請求項1において、半導体基板に紫外
線照射を施すことにより、該半導体基板の正電荷の除去
処理を行うものである。
置の製造方法は、請求項1において、半導体基板に電子
照射を施すことにより、該半導体基板の正電荷の除去処
理を行うものである。
置の製造方法は、請求項1において、半導体基板に、露
出した導電層の表面酸化膜をエッチングする特性を有す
る導電性溶液を用いたウェット処理を施すことにより、
該半導体基板の正電荷の除去処理を行うものである。
置の製造方法は、半導体基板上に形成された層間絶縁膜
に下層導電層に到達する接続孔を開孔し、該接続孔内洗
浄のためのウェット処理を施す際、上記ウェット処理に
先立って、請求項2〜4のいずれかに記載される上記半
導体基板の正電荷の除去処理を行うものである。
置の製造方法は、請求項6において、導電層が導電性シ
リコンあるいは導電性シリコン上にシリサイドが積層さ
れた層で構成され、ウェット処理にフッ酸系あるいはフ
ッ酸を含む溶液を用いるものである。
置の製造方法は、半導体基板上の層間絶縁膜に設けられ
た接続孔に導電層としてのタングステンから成るプラグ
を形成した後、上記半導体基板に表面洗浄のためPH1
0程度以上の溶液を用いたウェット処理を施す際、上記
ウェット処理に先立って、請求項2〜5のいずれかに記
載される上記半導体基板の正電荷の除去処理を行うもの
である。
置の製造方法は、半導体基板上の層間絶縁膜に設けられ
た接続孔に導電層としてのタングステンから成るプラグ
を形成した後、上記層間絶縁膜上に該プラグと接続する
配線層を形成し、次いで上記半導体基板に表面洗浄のた
めPH10程度以上のアミン系溶液を用いたウェット処
理を施す際、上記ウェット処理に先立って、請求項2〜
5のいずれかに記載される上記半導体基板の正電荷の除
去処理を行うものである。
実施の形態1を図について説明する。図1〜図4はこの
発明の実施の形態1による半導体装置の製造方法をCM
OSデバイスについて示す断面図である。まず、p型の
シリコン単結晶等からなる半導体基板23(以下、基板
23と称す)上の所定の領域に、LOCOS(Local 0x
idation of Silicon)法によりフィールド酸化膜24を
形成する。次に、イオン注入法等により、所定の領域に
pウェル領域25およびnウェル領域26を形成し、さ
らにこれらウェル領域25、26内のフィールド酸化膜
24直下にそれぞれp+チャネルカット領域27および
n+チャネルカット領域28を形成する。この後、基板
23上にゲート酸化膜29とその上にゲート電極30と
なる導電膜を形成し、公知の写真製版技術およびエッチ
ング技術により、上記導電膜をパターニングしてゲート
電極30を形成する。次に、ゲート電極30、フィール
ド酸化膜24等をマスクとして基板23上からイオン注
入を施すことにより、pウェル領域25には導電層とし
ての導電性シリコンから成るn型のソース・ドレイン領
域31を、nウェル領域26にはp型のソース・ドレイ
ン領域32を、ゲート電極30の両側に形成する。
n型のソース・ドレイン領域31、ゲート酸化膜29、
およびゲート電極30で構成されるnチャネルMOSト
ランジスタ33が、nウェル領域26に、一対のp型の
ソース・ドレイン領域32、ゲート酸化膜29、および
ゲート電極30で構成されるpチャネルMOSトランジ
スタ34が形成される。次に、全面に層間絶縁膜35を
形成した後、この層間絶縁膜35上の全面に、ホトレジ
スト膜36を形成し、このホトレジスト膜36を公知の
写真製版技術およびエッチング技術によりパターニング
する(図1)。
クとして、下地の層間絶縁膜35を、CF4、CHF3、
C4F8等を含むカーボン系ガスを用いた異方性エッチン
グにより選択的にエッチング除去し、ソース・ドレイン
領域31、32表面に到達する接続孔としてのコンタク
トホール37を形成する。この後、ホトレジスト膜36
を例えば酸素プラズマを用いたアッシングにより、プラ
ズマ発生室と反応室が分離したダウンフロータイプのプ
ラズマ処理装置を用いて除去する。このアッシングでは
基板23が直接プラズマに晒されないためイオンや電子
のような荷電粒子が直接基板23に到達しにくく、基板
23は帯電し易い。この場合、基板23が正に帯電した
とする(図2)。
Cyclotron Resonance)エッチング装置を用いて、酸素
プラズマ中に晒す。ここで、ECRエッチング装置のよ
うなプラズマ発生室と反応室が一体化したプラズマ装置
を用いたプラズマ処理では、基板23が直接プラズマに
晒され、イオンや電子のような荷電粒子が直接基板23
に到達し易い。また、この様なプラズマ処理を基板23
に施すと、通常基板23は帯電しにくく、既に帯電した
状態の基板23に上記のようなプラズマ処理を施した場
合は、基板23の電荷を除去する効果がある。このた
め、正に帯電していた基板23は、上記プラズマ処理に
より正電荷が除去される。次に、基板23にフッ酸系溶
液を用いたウェット処理を施して、コンタクトホール3
7内の洗浄を行う(図3)。次に、全面に例えばチタン
ナイトライドから成るバリアメタル38とその上にアル
ミ合金膜等からなる電極配線層39とを、コンタクトホ
ール37を埋め込むように積層し、パターニングする
(図4)。この後、所定の処理を施して、半導体装置を
完成する。
37内の洗浄のためのフッ酸系溶液を用いたウェット処
理に先だって、基板23にプラズマ発生室と反応室が一
体化したプラズマ装置を用いたプラズマ処理を施して、
基板23の正電荷を除去する。このため、ウェット処理
の際、コンタクトホール37底部のn型のソース・ドレ
イン領域31表面のSiが陽極反応によって溶出するこ
とは無く、従ってその部分が等方性エッチングされるこ
ともない。このため、コンタクトホール37内のバリア
メタル38および電極配線層39が十分な膜厚で形成さ
れ、カバレジが良好となり、コンタクト抵抗が安定して
低抵抗で、接合破壊を起こすことも無い。また、正電荷
が完全に除去できて中性にならなくても、正電荷は確実
に低減できるため、陽極反応を抑制でき、従ってコンタ
クトホール15底部の等方性エッチングも抑制できる。
基板23が負に帯電した場合、陽極反応は起こらないた
めそのままで問題ないが、上記実施の形態1で示した電
荷除去のためのプラズマ処理を施しても、この場合基板
23の負電荷が除去されるが問題ない。
ズマ処理を用いて正電荷を除去したが、紫外線照射装置
を用いて基板23に紫外線照射を施すことによって、基
板23の正電荷を除去することもできる。この実施の形
態においても上記実施の形態1と同様に、ホトレジスト
膜36を除去した際、基板23が負に帯電しても、陽極
反応は起こらないためそのままで問題なく、さらに電荷
除去のための導電性溶液処理あるいは紫外線照射処理を
施しても、基板23の負電荷が除去されるが問題ない。
て基板23に電子照射を施すことによって、基板23の
正電荷を中和して除去することもできる。この場合、ホ
トレジスト膜36を除去した際、基板23が負に帯電し
た場合、電子照射を施すことによってさらに基板23の
負電荷を増大させることになるが、特に問題ない。
した正電荷の除去処理は、コンタクトホール37底部の
n型のソース・ドレイン領域31表面の等方性エッチン
グ防止に適用したものであるが、その他の場合に適用し
たものを以下に示す。図5〜図7は、この発明の実施の
形態5による半導体装置の製造方法をCMOSデバイス
について示す断面図である。まず、上記実施の形態1と
同様にMOSトランジスタ33、34を形成し、次いで
層間絶縁膜35aを形成しコンタクトホール37aを開
口する。次に、n型にドープされた導電性シリコンとし
ての多結晶シリコン膜40aと例えばタングステンシリ
サイド膜40bから成る導電層としてのポリサイド配線
41を、コンタクトホール37aを介してnチャネルM
OSトランジスタ33のソース・ドレイン領域31の一
方に接続形成する。続いてさらに層間絶縁膜35bを形
成し、層間絶縁膜35(35a、35b)に接続孔とし
てのコンタクトホール37、37bを開口する。このと
き基板23が正に帯電したとする(図5)。
装置を用いて、酸素プラズマ中に晒す。これにより、正
に帯電していた基板23は、上記プラズマ処理により正
電荷が除去される。次に、基板23にフッ酸系溶液を用
いたウェット処理を施して、コンタクトホール37内の
洗浄を行う(図6)。次に、全面に例えばチタンナイト
ライドから成るバリアメタル38とその上にアルミ合金
膜等からなる電極配線層39とを、コンタクトホール3
7、37bを埋め込むように積層し、パターニングす
る。これにより、電極配線層39/バリアメタル38
が、コンタクトホール37を介してソース・ドレイン領
域31、32に、コンタクトホール37bを介してポリ
サイド配線41に接続形成される(図7)。この後、所
定の処理を施して、半導体装置を完成する。
37、37b形成後、コンタクトホール37、37b内
の洗浄のためのフッ酸系溶液を用いたウェット処理に先
だって、基板23にプラズマ発生室と反応室が一体化し
たプラズマ装置を用いたプラズマ処理を施して、基板2
3の正電荷を除去する。このため、ウェット処理の際、
コンタクトホール37底部のn型のソース・ドレイン領
域31表面、およびコンタクトホール37b底部のポリ
サイド配線41のSiが陽極反応によって溶出すること
は無く、従ってその部分が等方性エッチングされること
もない。このため、コンタクトホール37、37b内の
バリアメタル38および電極配線層39が十分な膜厚で
形成され、カバレジが良好となり、コンタクト抵抗が安
定して低抵抗で、接合破壊を起こすことも無い。
サイド配線41のパターン面積とポリサイド配線41に
接続されるソース・ドレイン領域31の面積の比が大き
いと、ポリサイド配線41のパターンに電荷を蓄積しや
すく、上層の電極配線層39/バリアメタル38とのコ
ンタクト部のエッチング異常が発生しやすい。このため
ポリサイド配線41のパターン面積とポリサイド配線4
1に接続されるソース・ドレイン領域31の面積の比が
所定の値を超えないように形成することにより、さらに
正電荷による悪影響を防止する効果がある。
形態1で示したプラズマ処理による正電荷の除去方法を
適用したが、上記実施の形態2または3による正電荷の
除去方法も同様に適用でき、同様の効果が得られる。
クトホール37、37b内の洗浄のためのウェット処理
にフッ酸系溶液を用いたため、正電荷の除去がコンタク
トホール37、37b底部の等方性エッチングの防止に
効果的に作用するが、これに限るものではなく、溶液中
でSiが陽極反応によって溶出する性質を有する溶液を
用いたウェット処理であれば同様の効果が得られる。
の実施の形態5による半導体装置の製造方法をCMOS
デバイスについて示す断面図である。まず、上記実施の
形態1と同様にMOSトランジスタ33、34を形成
し、次いで層間絶縁膜35を形成しコンタクトホール3
7を開口する。次に例えばチタンとチタンナイトライド
との積層膜から成るバリアメタル42aを形成後、導電
層としてのタングステン膜42bを形成し、全面をエッ
チバックしてプラグ電極43を形成する。このエッチバ
ックの際のプラズマ処理では、プラズマ発生室と反応室
が分離したダウンフロータイプのプラズマ処理装置を用
い、基板23が直接プラズマに晒されないためイオンや
電子のような荷電粒子が直接基板23に到達しにくく、
基板23は帯電し易い。この場合、プラグ電極43(基
板23)が正に帯電したとする(図9)。次に、基板2
3を例えばECRエッチング装置を用いて、酸素プラズ
マ中に晒す。これにより、正に帯電していたプラグ電極
43(基板23)は、上記プラズマ処理により正電荷が
除去される。次に、基板23に例えばpH10以上のア
ミン系溶液でウェット処理を施して、表面洗浄を行う
(図10)。次に、全面にアルミ合金膜を形成しパター
ニングして、プラグ電極43を覆うように電極配線層4
4を形成する。(図11)。この後、所定の処理を施し
て、半導体装置を完成する。
b/バリアメタル42aから成るプラグ電極43を形成
した後、表面洗浄のための例えばpH10以上のアミン
系溶液を用いたウェット処理に先だって、基板23にプ
ラズマ発生室と反応室が一体化したプラズマ装置を用い
たプラズマ処理を施して、プラグ電極43(基板23)
の正電荷を除去する。タングテン膜42bは電位が高い
状態でpHの高い溶液で処理すると表面が酸化されてW
Oxを形成し、Wを溶出する性質を有するものである
が、正電荷を除去した後にウェット処理を行うため、タ
ングステン膜42bが異常にエッチングされることは無
い。このため、その後形成する電極配線層44のカバレ
ジが良好となり、プラグ電極43との接触抵抗が安定し
て低抵抗となる。
形態1で示したプラズマ処理による正電荷の除去方法を
適用したが、上記実施の形態2または3による正電荷の
除去方法も同様に適用できる。
の発明の実施の形態6による半導体装置の製造方法をC
MOSデバイスについて示す断面図である。上記実施の
形態5において、プラグ電極43上に形成するアルミ合
金膜から成る電極配線層44がずれて、下層のプラグ電
極43が一部露出された場合について説明する。プラグ
電極43を形成した後、アルミ合金膜を全面に形成し、
ホトレジスト膜を用いたパターニングにより、電極配線
層44を形成する。次に、ホトレジスト膜を例えば酸素
プラズマを用いたアッシングにより、プラズマ発生室と
反応室が分離したダウンフロータイプのプラズマ処理装
置を用いて除去する。このアッシングによりプラグ電極
43および電極配線層44(基板23)が正に帯電した
とする(図12)。次に、表面の自然酸化膜をエッチン
グする特性を有するpH6〜8程度の導電性溶液、例え
ばフッ化アンモニウムを用いたウェット処理を施す。こ
のフッ化アンモニウムは特にアルミ表面の酸化膜の除去
および電荷の除去に効果を有する。次に、基板23に例
えばpH10以上のアミン系溶液でウェット処理を施し
て、表面洗浄を行う。このpH10以上のアミン系溶液
でのウェット処理は、通常の表面洗浄に用いるものであ
るが、特にホトレジスト膜の残渣除去に効果がある(図
13)。この後、所定の処理を施して、半導体装置を完
成する。
に形成するアルミ合金膜から成る電極配線層44がずれ
て、下層のプラグ電極43が一部露出され、その後、ホ
トレジスト膜の残渣除去等の表面洗浄のための例えばp
H10以上のアミン系溶液を用いたウェット処理に先だ
って、フッ化アンモニウム等の導電性溶液を用いたウェ
ット処理を施して、プラグ電極43および電極配線層4
4(基板23)の正電荷を除去する。タングステン膜4
2bは電位が高い状態でpHの高い溶液で処理すると表
面が酸化されてWOxを形成し、Wを溶出する性質を有
するものであるが、正電荷を除去した後にウェット処理
を行うため、電極配線層44がずれて、下層のプラグ電
極43のタングステン膜42bが一部露出されていて
も、タングステン膜42bが異常にエッチングされるこ
とは無い。このため、その後形成する電極配線層44と
プラグ電極43との接触抵抗が安定して低抵抗となる。
を用いたウェット処理を施して正電荷を除去する方法を
示したが、この方法は上記実施の形態5にも適用でき、
その場合用いる導電性溶液は、露出した導電層であるタ
ングステン膜42b表面の自然酸化膜をエッチングする
特性を有するpH6〜8程度の導電性溶液が望ましい。
実施の形態1〜3による正電荷の除去方法が同様に適用
できる。
明の実施の形態7による半導体装置の製造方法をCMO
Sデバイスについて示す断面図である。上記実施の形態
5と同様に、プラグ電極43上にアルミ合金膜から成る
電極配線層44を形成する。このとき下層の電極配線層
44がパターニング後のホトレジスト膜除去により正に
帯電したとする。その後、さらに層間絶縁膜45を形成
し、導電層としてのタングステン膜46b/バリアメタ
ル46aから成るプラグ電極47を電極配線層44上に
形成する(図14)。次に、基板23を例えばECRエ
ッチング装置を用いて、酸素プラズマ中に晒す。これに
より、正に帯電していた電極配線層44およびそれに接
続するプラグ電極47は、上記プラズマ処理により正電
荷が除去される。次に、基板23に例えばpH10以上
のアミン系溶液でウェット処理を施して、表面洗浄を行
う(図15)。次に、全面にアルミ合金膜を形成しパタ
ーニングして、プラグ電極47を覆うように電極配線層
48を形成する。(図16)。この後、所定の処理を施
して、半導体装置を完成する。
ウェット処理の際に表面が露出するプラグ電極47に接
続形成された下層の電極配線層44が形成時に正に帯電
したため、上記表面洗浄のためのウェット処理に先だっ
て正電荷を除去する。このためウェット処理時にプラグ
電極47のタングステン膜46bが異常にエッチングさ
れることは無く、その後上層に形成する電極配線層48
のカバレジが良好となり、プラグ電極47との接触抵抗
が安定して低抵抗となる。また、この実施の形態におい
ても、上記実施の形態2、3または6による正電荷の除
去方法が同様に適用できる。
1記載の半導体装置の製造方法は、半導体基板上に形成
された導電層表面の少なくとも一部が露出した状態で、
上記半導体基板に表面洗浄のためのウェット処理を施す
際、上記ウェット処理に先立って、上記半導体基板の正
電荷の除去処理を行うため、上記ウェット処理の際、上
記導電層が異常に等方性エッチングされるのが防止で
き、上記導電層とこれに接続形成される電極配線層との
接触抵抗が安定して低抵抗となり、信頼性の高い電極構
造が得られる。
体装置の製造方法は、請求項1において、反応室内でプ
ラズマ発生させ、半導体基板を直接プラズマに晒すプラ
ズマ処理を施すことにより、該半導体基板の正電荷の除
去処理を行うため、正電荷の除去が容易に実施出来、ウ
ェット処理の際、導電層が異常に等方性エッチングされ
るのが防止でき、上記導電層とこれに接続形成される上
層の電極配線層との接触抵抗が安定して低抵抗となり、
信頼性の高い電極構造が得られる。
体装置の製造方法は、請求項1において、半導体基板に
紫外線照射を施すことにより、該半導体基板の正電荷の
除去処理を行うため、正電荷の除去が容易に実施出来、
ウェット処理の際、導電層が異常に等方性エッチングさ
れるのが防止でき、上記導電層とこれに接続形成される
上層の電極配線層との接触抵抗が安定して低抵抗とな
り、信頼性の高い電極構造が得られる。
体装置の製造方法は、請求項1において、半導体基板に
電子照射を施すことにより、該半導体基板の正電荷の除
去処理を行うため、正電荷の除去が容易に実施出来、ウ
ェット処理の際、導電層が異常に等方性エッチングされ
るのが防止でき、上記導電層とこれに接続形成される上
層の電極配線層との接触抵抗が安定して低抵抗となり、
信頼性の高い電極構造が得られる。
体装置の製造方法は、請求項1において、半導体基板
に、露出した導電層の表面酸化膜をエッチングする特性
を有する導電性溶液を用いたウェット処理を施すことに
より、該半導体基板の正電荷の除去処理を行うため、正
電荷の除去が容易に実施出来、ウェット処理の際、導電
層が異常に等方性エッチングされるのが防止でき、上記
導電層とこれに接続形成される上層の電極配線層との接
触抵抗が安定して低抵抗となり、信頼性の高い電極構造
が得られる。
体装置の製造方法は、半導体基板上に形成された層間絶
縁膜に下層導電層に到達する接続孔を開孔し、該接続孔
内洗浄のためのウェット処理を施す際、上記ウェット処
理に先立って、請求項2〜4のいずれかに記載される上
記半導体基板の正電荷の除去処理を行うため、ウェット
処理の際、導電層が異常に等方性エッチングされるのが
防止でき、上記接続孔を介して上記導電層と接続される
電極配線層とのコンタクト抵抗が安定して低抵抗とな
り、信頼性の高い電極構造が得られる。
体装置の製造方法は、請求項6において、導電層が導電
性シリコンあるいは導電性シリコン上にシリサイドが積
層された層で構成され、ウェット処理にフッ酸系あるい
はフッ酸を含む溶液を用いるため、ウェット処理の際、
導電層が異常に等方性エッチングされるのが効果的に確
実に防止でき、上記接続孔を介して上記導電層と接続さ
れる電極配線層とのコンタクト抵抗が安定して低抵抗と
なり、信頼性の高い電極構造が得られる。
体装置の製造方法は、半導体基板上の層間絶縁膜に設け
られた接続孔に導電層としてのタングステンから成るプ
ラグを形成した後、上記半導体基板に表面洗浄のためP
H10程度以上の溶液を用いたウェット処理を施す際、
上記ウェット処理に先立って、請求項2〜5のいずれか
に記載される上記半導体基板の正電荷の除去処理を行う
ため、ウェット処理の際、上記タングステンが異常に等
方性エッチングされるのが効果的に確実に防止でき、上
記タングステンとこれに接続形成される上層の電極配線
層との接触抵抗が安定して低抵抗となり、信頼性の高い
電極構造が得られる。
体装置の製造方法は、半導体基板上の層間絶縁膜に設け
られた接続孔にタングステンから成るプラグを形成した
後、上記層間絶縁膜上に該プラグと接続する配線層を形
成し、次いで上記半導体基板に表面洗浄のためPH10
程度以上のアミン系溶液を用いたウェット処理を施す
際、上記ウェット処理に先立って、請求項2〜5のいず
れかに記載される上記半導体基板の正電荷の除去処理を
行うため、ウェット処理の際、上記配線層がずれて上記
タングステンが一部露出していても、上記タングステン
が異常に等方性エッチングされるのが効果的に確実に防
止でき、上記タングステンとこれに接続形成される上記
配線層との接触抵抗が安定して低抵抗となり、信頼性の
高い電極構造が得られる。
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
す断面図である。
す断面図である。
す断面図である。
す断面図である。
明する断面図である。
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
イン領域、35 層間絶縁膜、37b 接続孔としての
コンタクトホール、40a 導電性シリコンとしての多
結晶シリコン膜、40b シリサイド膜、41 導電層
としてのポリサイド配線、42b 導電層としてのタン
グステン膜、43 プラグ電極、44 電極配線層、4
5 層間絶縁膜、46b 導電層としてのタングステン
膜、47 プラグ電極。
Claims (9)
- 【請求項1】 半導体基板上に形成された導電層表面の
少なくとも一部が露出した状態で、上記半導体基板に表
面洗浄のためのウェット処理を施す際、上記ウェット処
理に先立って、上記半導体基板の正電荷の除去処理を行
うことを特徴とする半導体装置の製造方法。 - 【請求項2】 反応室内でプラズマ発生させ、半導体基
板を直接プラズマに晒すプラズマ処理を施すことによ
り、該半導体基板の正電荷の除去処理を行うことを特徴
とする請求項1記載の半導体装置の製造方法。 - 【請求項3】 半導体基板に紫外線照射を施すことによ
り、該半導体基板の正電荷の除去処理を行うことを特徴
とする請求項1記載の半導体装置の製造方法。 - 【請求項4】 半導体基板に電子照射を施すことによ
り、該半導体基板の正電荷の除去処理を行うことを特徴
とする請求項1記載の半導体装置の製造方法。 - 【請求項5】 半導体基板に、露出した導電層の表面酸
化膜をエッチングする特性を有する導電性溶液を用いた
ウェット処理を施すことにより、該半導体基板の正電荷
の除去処理を行うことを特徴とする請求項1記載の半導
体装置の製造方法。 - 【請求項6】 半導体基板上に形成された層間絶縁膜に
下層導電層に到達する接続孔を開孔し、該接続孔内洗浄
のためのウェット処理を施す際、上記ウェット処理に先
立って、請求項2〜4のいずれかに記載される上記半導
体基板の正電荷の除去処理を行うことを特徴とする半導
体装置の製造方法。 - 【請求項7】 導電層が導電性シリコンあるいは導電性
シリコン上にシリサイドが積層された層で構成され、ウ
ェット処理にフッ酸系あるいはフッ酸を含む溶液を用い
ることを特徴とする請求項6記載の半導体装置の製造方
法。 - 【請求項8】 半導体基板上の層間絶縁膜に設けられた
接続孔に導電層としてのタングステンから成るプラグを
形成した後、上記半導体基板に表面洗浄のためPH10
程度以上の溶液を用いたウェット処理を施す際、上記ウ
ェット処理に先立って、請求項2〜5のいずれかに記載
される上記半導体基板の正電荷の除去処理を行うことを
特徴とする半導体装置の製造方法。 - 【請求項9】 半導体基板上の層間絶縁膜に設けられた
接続孔に導電層としてのタングステンから成るプラグを
形成した後、上記層間絶縁膜上に該プラグと接続する配
線層を形成し、次いで上記半導体基板に表面洗浄のため
PH10程度以上のアミン系溶液を用いたウェット処理
を施す際、上記ウェット処理に先立って、請求項2〜5
のいずれかに記載される上記半導体基板の正電荷の除去
処理を行うことを特徴とする半導体装置の製造方法。
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JP2011059021A (ja) * | 2009-09-11 | 2011-03-24 | Tokyo Electron Ltd | 基板検査装置及び基板検査装置における位置合わせ方法 |
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