JPH1116362A - メモリ素子のデータ読み出し回路 - Google Patents
メモリ素子のデータ読み出し回路Info
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- JPH1116362A JPH1116362A JP10163505A JP16350598A JPH1116362A JP H1116362 A JPH1116362 A JP H1116362A JP 10163505 A JP10163505 A JP 10163505A JP 16350598 A JP16350598 A JP 16350598A JP H1116362 A JPH1116362 A JP H1116362A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】
【課題】 データラインにデータ信号を正確に伝達させ
て、センスアンプのセンシング動作を良好に行い得るメ
モリ素子のデータ読み出し回路を提供することを目的と
する。 【解決手段】 アドレス遷移検出部１００は、アドレス
信号Ａ０，・・・，Ａｎを入力して第１パルスＹＥ、第
２パルスＰ、第３パルスＳＥを夫々出力する。このと
き、アドレス信号にノイズがある場合には、第１パルス
ＹＥを用いて、再度第１パルスＹＥを出力する。コラム
アドレスディコーディング部２は、第１パルスＹＥに応
じて制御信号Ｓ０，・・・，Ｓｎをコラムスイッチ部３
に出力し、コラムスイッチ部３は、制御信号Ｓ０，・・
・，Ｓｎにより選択されるビットラインに応じて、メモ
リ素子に記憶されたデータを出力する。出力されたデー
タは、フリチャージ部４で電荷が供給され、センスアン
プ部５で検出されて増幅された後、出力される。
て、センスアンプのセンシング動作を良好に行い得るメ
モリ素子のデータ読み出し回路を提供することを目的と
する。 【解決手段】 アドレス遷移検出部１００は、アドレス
信号Ａ０，・・・，Ａｎを入力して第１パルスＹＥ、第
２パルスＰ、第３パルスＳＥを夫々出力する。このと
き、アドレス信号にノイズがある場合には、第１パルス
ＹＥを用いて、再度第１パルスＹＥを出力する。コラム
アドレスディコーディング部２は、第１パルスＹＥに応
じて制御信号Ｓ０，・・・，Ｓｎをコラムスイッチ部３
に出力し、コラムスイッチ部３は、制御信号Ｓ０，・・
・，Ｓｎにより選択されるビットラインに応じて、メモ
リ素子に記憶されたデータを出力する。出力されたデー
タは、フリチャージ部４で電荷が供給され、センスアン
プ部５で検出されて増幅された後、出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ素子のデー
タ読み出し回路に係るもので、特に、アドレス遷移検出
信号によりコラムアドレスディコーディング部を駆動さ
せるパルスを再度出力して、データの伝達を正確に行い
得るメモリ素子のデータ読み出し回路に関する。
タ読み出し回路に係るもので、特に、アドレス遷移検出
信号によりコラムアドレスディコーディング部を駆動さ
せるパルスを再度出力して、データの伝達を正確に行い
得るメモリ素子のデータ読み出し回路に関する。
【０００２】
【従来の技術】従来のメモリ素子のデータ読み出し回路
は、図６に示すように、外部のアドレスバッファ（addr
ess buffer）（図示せず）から入力されるアドレス信号
Ａ０，・・・，Ａｎを夫々アドレス遷移信号に変換させ
て合成し、該合成された信号により第１パルスＹＥ、第
２パルスＰ、及び第３パルスＳＥを夫々出力するアドレ
ス遷移検出部１と、該アドレス遷移検出部１から出力さ
れた第１パルスＹＥにより駆動されて、前記アドレスバ
ッファから入力されるアドレス信号Ａ０，・・・，Ａｎ
をディコーディングし、メモリセルアレイ（図示せず）
のビットラインＢＬ０，／ＢＬ０，・・・，ＢＬｎ，／
ＢＬｎを選択する制御信号Ｓ０，・・・，Ｓｎを出力す
るコラムアドレスディコーディング部２と、複数のコラ
ムスイッチ３1 ，・・・，３n を備え、該コラムアドレ
スディコーディング部２から出力された制御信号Ｓ０，
・・・，Ｓｎにより選択されたビットラインＢＬ０，／
ＢＬ０，・・・，ＢＬｎ，／ＢＬｎに応じたメモリセル
（図示せず）のデータを出力するコラムスイッチ部３
と、前記アドレス遷移検出部１から出力された第２パル
スＰにより駆動されて、前記コラムスイッチ部３で選択
されたデータラインＤＬ，／ＤＬを通って入力されるデ
ータに電荷を供給するプリチャージ部４と、該プリチャ
ージ部４から入力されるデータをセンシング動作により
検出して増幅するセンスアンプ部５と、該センスアンプ
部５で増幅されたデータをラッチして外部に出力するデ
ータラッチ／出力バッファ部６と、から構成されてい
た。
は、図６に示すように、外部のアドレスバッファ（addr
ess buffer）（図示せず）から入力されるアドレス信号
Ａ０，・・・，Ａｎを夫々アドレス遷移信号に変換させ
て合成し、該合成された信号により第１パルスＹＥ、第
２パルスＰ、及び第３パルスＳＥを夫々出力するアドレ
ス遷移検出部１と、該アドレス遷移検出部１から出力さ
れた第１パルスＹＥにより駆動されて、前記アドレスバ
ッファから入力されるアドレス信号Ａ０，・・・，Ａｎ
をディコーディングし、メモリセルアレイ（図示せず）
のビットラインＢＬ０，／ＢＬ０，・・・，ＢＬｎ，／
ＢＬｎを選択する制御信号Ｓ０，・・・，Ｓｎを出力す
るコラムアドレスディコーディング部２と、複数のコラ
ムスイッチ３1 ，・・・，３n を備え、該コラムアドレ
スディコーディング部２から出力された制御信号Ｓ０，
・・・，Ｓｎにより選択されたビットラインＢＬ０，／
ＢＬ０，・・・，ＢＬｎ，／ＢＬｎに応じたメモリセル
（図示せず）のデータを出力するコラムスイッチ部３
と、前記アドレス遷移検出部１から出力された第２パル
スＰにより駆動されて、前記コラムスイッチ部３で選択
されたデータラインＤＬ，／ＤＬを通って入力されるデ
ータに電荷を供給するプリチャージ部４と、該プリチャ
ージ部４から入力されるデータをセンシング動作により
検出して増幅するセンスアンプ部５と、該センスアンプ
部５で増幅されたデータをラッチして外部に出力するデ
ータラッチ／出力バッファ部６と、から構成されてい
た。
【０００３】前記アドレス遷移検出部１は、図７に示す
ように、複数のアドレス遷移検出回路（ＡＴＤ（addres
s transition detection）回路）１１1 ，・・・，１１
n を備え、外部のアドレスバッファ（図示せず）から入
力されるアドレス信号Ａ０，・・・，Ａｎをアドレス遷
移信号に変換するアドレス遷移部１１と、該アドレス遷
移部１１から出力されるアドレス遷移信号を合成するア
ドレス遷移合成部１２と、該アドレス遷移合成部１２か
ら出力されるアドレス遷移合成信号ＡＴＤＳＵＭにより
前記コラムアドレスディコーディング部２を駆動させる
第１パルスＹＥ、前記プリチャージ部４を駆動させる第
２パルスＰ、及び前記センスアンプ部５を駆動させる第
３パルスＳＥを夫々出力するコラム制御部１３と、を備
えていた。
ように、複数のアドレス遷移検出回路（ＡＴＤ（addres
s transition detection）回路）１１1 ，・・・，１１
n を備え、外部のアドレスバッファ（図示せず）から入
力されるアドレス信号Ａ０，・・・，Ａｎをアドレス遷
移信号に変換するアドレス遷移部１１と、該アドレス遷
移部１１から出力されるアドレス遷移信号を合成するア
ドレス遷移合成部１２と、該アドレス遷移合成部１２か
ら出力されるアドレス遷移合成信号ＡＴＤＳＵＭにより
前記コラムアドレスディコーディング部２を駆動させる
第１パルスＹＥ、前記プリチャージ部４を駆動させる第
２パルスＰ、及び前記センスアンプ部５を駆動させる第
３パルスＳＥを夫々出力するコラム制御部１３と、を備
えていた。
【０００４】このように構成された従来のメモリ素子の
データ読み出し回路の動作を説明する。アドレスバッフ
ァ（図示せず）から入力するアドレス信号Ａ０，・・
・，Ａｎが遷移されると、アドレス遷移検出部１のアド
レス遷移部１１は前記アドレス信号Ａ０，・・・，Ａｎ
をアドレス遷移信号に変換し、アドレス遷移合成部１２
は前記アドレス遷移部１１から出力されるアドレス遷移
信号を合成してアドレス遷移合成信号ＡＴＤＳＵＭを出
力する。次いで、コラム制御部１３は該アドレス遷移合
成信号ＡＴＤＳＵＭを用いて前記コラムアドレスディコ
ーディング部２を駆動させる第１パルスＹＥ、前記プリ
チャージ部４を駆動させる第２パルスＰ、及び前記セン
スアンプ部を駆動させる第３パルスＳＥを夫々出力す
る。
データ読み出し回路の動作を説明する。アドレスバッフ
ァ（図示せず）から入力するアドレス信号Ａ０，・・
・，Ａｎが遷移されると、アドレス遷移検出部１のアド
レス遷移部１１は前記アドレス信号Ａ０，・・・，Ａｎ
をアドレス遷移信号に変換し、アドレス遷移合成部１２
は前記アドレス遷移部１１から出力されるアドレス遷移
信号を合成してアドレス遷移合成信号ＡＴＤＳＵＭを出
力する。次いで、コラム制御部１３は該アドレス遷移合
成信号ＡＴＤＳＵＭを用いて前記コラムアドレスディコ
ーディング部２を駆動させる第１パルスＹＥ、前記プリ
チャージ部４を駆動させる第２パルスＰ、及び前記セン
スアンプ部を駆動させる第３パルスＳＥを夫々出力す
る。
【０００５】その後、前記第１パルスＹＥにより駆動さ
れるコラムアドレスディコーディング部２は、外部のア
ドレスバッファ（図示せず）から入力するアドレス信号
Ａ０，・・・，Ａｎをディコーディングして制御信号Ｓ
０，・・・，Ｓｎをコラムスイッチ部３内のコラムスイ
ッチ３1 ，・・・，３n に夫々出力する。コラムスイッ
チ部３内のコラムスイッチ３1 ，・・・，３n は、制御
信号Ｓ０，・・・，Ｓｎにより選択されたビットライン
ＢＬ０，／ＢＬ０，・・・，ＢＬｎ，／ＢＬｎに対応す
るメモリセル（図示せず）のデータをデータラインＤ
Ｌ，／ＤＬに出力する。
れるコラムアドレスディコーディング部２は、外部のア
ドレスバッファ（図示せず）から入力するアドレス信号
Ａ０，・・・，Ａｎをディコーディングして制御信号Ｓ
０，・・・，Ｓｎをコラムスイッチ部３内のコラムスイ
ッチ３1 ，・・・，３n に夫々出力する。コラムスイッ
チ部３内のコラムスイッチ３1 ，・・・，３n は、制御
信号Ｓ０，・・・，Ｓｎにより選択されたビットライン
ＢＬ０，／ＢＬ０，・・・，ＢＬｎ，／ＢＬｎに対応す
るメモリセル（図示せず）のデータをデータラインＤ
Ｌ，／ＤＬに出力する。
【０００６】前記コラム制御部１３から出力された第２
パルスＰにより駆動されるプリチャージ部４は、前記デ
ータラインＤＬ，／ＤＬを通って入力するデータに電荷
を供給する。次いで、前記コラム制御部１３から出力さ
れた第２パルスＰが遷移されると、プリチャージ部４は
ノンアクティブ（nonactive ）状態とされ、前記コラム
制御部１３から出力された第３パルスＳＥによりセンス
アンプ５が駆動されて、前記プリチャージ部４から出力
されたデータがセンシング動作により検出されて増幅さ
れる。該増幅されたデータは、データラッチ／出力バッ
ファ部６を通って外部に出力される。
パルスＰにより駆動されるプリチャージ部４は、前記デ
ータラインＤＬ，／ＤＬを通って入力するデータに電荷
を供給する。次いで、前記コラム制御部１３から出力さ
れた第２パルスＰが遷移されると、プリチャージ部４は
ノンアクティブ（nonactive ）状態とされ、前記コラム
制御部１３から出力された第３パルスＳＥによりセンス
アンプ５が駆動されて、前記プリチャージ部４から出力
されたデータがセンシング動作により検出されて増幅さ
れる。該増幅されたデータは、データラッチ／出力バッ
ファ部６を通って外部に出力される。
【０００７】
【発明が解決しようとする課題】然るに、このような従
来のメモリ素子のデータ読み出し回路では、図８（Ａ）
に示すように、外部から前記アドレス遷移部１１に入力
するアドレス信号Ａ０，・・・，Ａｎにノイズ及びショ
ートパルスが発生すると、アドレス信号Ａ０，・・・，
Ａｎは速い速度でロジック値が変化される。従って、前
記アドレス遷移合成部１２から出力されるアドレス遷移
合成信号ＡＴＤＳＵＭは、図８（Ｂ）に示すように不規
則になる。又、該アドレス遷移合成部１２から出力され
る不規則なアドレス遷移合成信号ＡＴＤＳＵＭにより、
コラム制御部１３から出力される第１パルスＹＥは、図
８（Ｃ）に示すように、不安定になるので、コラムアド
レスディコーディング部２から出力する制御信号Ｓ０，
・・・，Ｓｎも不安定になる。これにより、図８（Ｄ）
に示すように、メモリセルからデータラインＤＬ，／Ｄ
Ｌを通って出力するデータの電圧差が小さくなり、前記
センスアンプ部５のセンシング動作を充足し得ないこと
となる。よって、前記メモリセルに記憶されるデータの
読み出し（data read out ）の動作に誤りが発生すると
いう問題点があった。
来のメモリ素子のデータ読み出し回路では、図８（Ａ）
に示すように、外部から前記アドレス遷移部１１に入力
するアドレス信号Ａ０，・・・，Ａｎにノイズ及びショ
ートパルスが発生すると、アドレス信号Ａ０，・・・，
Ａｎは速い速度でロジック値が変化される。従って、前
記アドレス遷移合成部１２から出力されるアドレス遷移
合成信号ＡＴＤＳＵＭは、図８（Ｂ）に示すように不規
則になる。又、該アドレス遷移合成部１２から出力され
る不規則なアドレス遷移合成信号ＡＴＤＳＵＭにより、
コラム制御部１３から出力される第１パルスＹＥは、図
８（Ｃ）に示すように、不安定になるので、コラムアド
レスディコーディング部２から出力する制御信号Ｓ０，
・・・，Ｓｎも不安定になる。これにより、図８（Ｄ）
に示すように、メモリセルからデータラインＤＬ，／Ｄ
Ｌを通って出力するデータの電圧差が小さくなり、前記
センスアンプ部５のセンシング動作を充足し得ないこと
となる。よって、前記メモリセルに記憶されるデータの
読み出し（data read out ）の動作に誤りが発生すると
いう問題点があった。
【０００８】本発明はこのような従来の課題に鑑みてな
されたもので、データラインにデータ信号を正確に伝達
させて、センスアンプのセンシング動作を良好に行い得
るメモリ素子のデータ読み出し回路を提供することを目
的とする。
されたもので、データラインにデータ信号を正確に伝達
させて、センスアンプのセンシング動作を良好に行い得
るメモリ素子のデータ読み出し回路を提供することを目
的とする。
【０００９】
【課題を解決するための手段】このため、請求項１に記
載のメモリ素子のデータ読み出し回路は、外部から入力
するアドレス信号により制御信号を出力するコラムアド
レスディコーディング部と、該コラムアドレスディコー
ディング部から出力された制御信号に応じて、メモリ素
子に記憶されたデータを出力するコラムスイッチ部と、
該コラムスイッチ部から出力されたデータに電荷を供給
するプリチャージ部と、該プリチャージ部から出力され
るデータを検出して増幅するセンスアンプ部と、該セン
スアンプ部で検出されて増幅されたデータを外部に出力
するデータラッチ／出力バッファ部と、を備えたメモリ
素子のデータ読み出し回路において、前記アドレス信号
をアドレス遷移信号に変換してアドレス遷移合成信号を
合成し、該アドレス遷移合成信号により前記コラムアド
レスディコーディング部を駆動させる第１パルス、前記
プリチャージ部を駆動させる第２パルス、及び前記セン
スアンプ部を駆動させる第３パルスを夫々出力し、前記
アドレス遷移合成信号と前記第１パルスとを用いて前記
第１パルスを再度出力するアドレス遷移検出部を含んで
構成される。
載のメモリ素子のデータ読み出し回路は、外部から入力
するアドレス信号により制御信号を出力するコラムアド
レスディコーディング部と、該コラムアドレスディコー
ディング部から出力された制御信号に応じて、メモリ素
子に記憶されたデータを出力するコラムスイッチ部と、
該コラムスイッチ部から出力されたデータに電荷を供給
するプリチャージ部と、該プリチャージ部から出力され
るデータを検出して増幅するセンスアンプ部と、該セン
スアンプ部で検出されて増幅されたデータを外部に出力
するデータラッチ／出力バッファ部と、を備えたメモリ
素子のデータ読み出し回路において、前記アドレス信号
をアドレス遷移信号に変換してアドレス遷移合成信号を
合成し、該アドレス遷移合成信号により前記コラムアド
レスディコーディング部を駆動させる第１パルス、前記
プリチャージ部を駆動させる第２パルス、及び前記セン
スアンプ部を駆動させる第３パルスを夫々出力し、前記
アドレス遷移合成信号と前記第１パルスとを用いて前記
第１パルスを再度出力するアドレス遷移検出部を含んで
構成される。
【００１０】かかる構成では、外部の複数のアドレス信
号が、アドレス遷移検出部及びコラムアドレスディコー
ディング部にそれぞれ入力される。アドレス遷移検出部
は、複数のアドレス信号を用いてアドレス遷移合成信号
を合成した後、第１パルス〜第３パルスを生成し、第１
パルスをコラムアドレスディコーディング部に出力し、
第２パルスをプリチャージ部に出力し、第３パルスをセ
ンスアンプ部に出力する。コラムアドレスディコーディ
ング部は、アドレス信号及び第１パルスを用いてメモリ
素子のビットラインを選択するための制御信号を生成
し、該制御信号をコラムスイッチ部内の各コラムスイッ
チにそれぞれ出力する。コラムスイッチ部内の各コラム
スイッチは、入力された制御信号により選択されたメモ
リ素子のデータをデータラインを介してプリチャージ部
に出力する。プリチャージ部は、データラインを介した
データに電荷を供給して、センスアンプ部に出力する。
センスアンプ部は、プリチャージ部から出力されたデー
タを検出して増幅し、データラッチ／出力バッファ部に
出力する。データラッチ／出力バッファ部は、出力され
たデータをラッチして外部に出力する。
号が、アドレス遷移検出部及びコラムアドレスディコー
ディング部にそれぞれ入力される。アドレス遷移検出部
は、複数のアドレス信号を用いてアドレス遷移合成信号
を合成した後、第１パルス〜第３パルスを生成し、第１
パルスをコラムアドレスディコーディング部に出力し、
第２パルスをプリチャージ部に出力し、第３パルスをセ
ンスアンプ部に出力する。コラムアドレスディコーディ
ング部は、アドレス信号及び第１パルスを用いてメモリ
素子のビットラインを選択するための制御信号を生成
し、該制御信号をコラムスイッチ部内の各コラムスイッ
チにそれぞれ出力する。コラムスイッチ部内の各コラム
スイッチは、入力された制御信号により選択されたメモ
リ素子のデータをデータラインを介してプリチャージ部
に出力する。プリチャージ部は、データラインを介した
データに電荷を供給して、センスアンプ部に出力する。
センスアンプ部は、プリチャージ部から出力されたデー
タを検出して増幅し、データラッチ／出力バッファ部に
出力する。データラッチ／出力バッファ部は、出力され
たデータをラッチして外部に出力する。
【００１１】請求項２に記載のメモリ素子のデータ読み
出し回路では、前記アドレス遷移検出部は、前記アドレ
ス信号をアドレス遷移信号に変換するアドレス遷移部
と、該アドレス遷移部から出力されるアドレス遷移信号
を合成してアドレス遷移合成信号を出力するアドレス遷
移合成部と、該アドレス遷移合成部から出力されるアド
レス遷移合成信号により前記第１パルス、第２パルス及
び第３パルスを夫々出力するコラム制御部と、該コラム
制御部から出力される第１パルス及び前記アドレス遷移
合成部から出力されるアドレス遷移合成信号により第４
パルスを生成するパルス発生部と、を備え、前記コラム
制御部は前記第４パルスにより前記第１パルスを再度出
力する構成とする。
出し回路では、前記アドレス遷移検出部は、前記アドレ
ス信号をアドレス遷移信号に変換するアドレス遷移部
と、該アドレス遷移部から出力されるアドレス遷移信号
を合成してアドレス遷移合成信号を出力するアドレス遷
移合成部と、該アドレス遷移合成部から出力されるアド
レス遷移合成信号により前記第１パルス、第２パルス及
び第３パルスを夫々出力するコラム制御部と、該コラム
制御部から出力される第１パルス及び前記アドレス遷移
合成部から出力されるアドレス遷移合成信号により第４
パルスを生成するパルス発生部と、を備え、前記コラム
制御部は前記第４パルスにより前記第１パルスを再度出
力する構成とする。
【００１２】請求項３に記載のメモリ素子のデータ読み
出し回路では、前記アドレス遷移検出部は、前記アドレ
ス信号をアドレス遷移信号に変換するアドレス遷移部
と、該アドレス遷移部から出力されるアドレス遷移信号
を合成してアドレス遷移合成信号を出力するアドレス遷
移合成部と、該アドレス遷移合成部から出力されるアド
レス遷移合成信号により前記第１パルス、第２パルス及
び第３パルスを夫々出力するコラム制御部と、該コラム
制御部から出力される第１パルス及び前記アドレス遷移
合成部から出力されるアドレス遷移合成信号により第４
パルスを生成するパルス発生部と、前記アドレス遷移合
成部から出力されるアドレス遷移合成信号と前記パルス
発生部から出力される第４パルスとを論理和演算し、該
論理和演算の結果を前記コラム制御部に出力するＯＲゲ
ートと、を備え、前記コラム制御部は前記第４パルスに
より前記第１パルスを再度出力する構成とする。
出し回路では、前記アドレス遷移検出部は、前記アドレ
ス信号をアドレス遷移信号に変換するアドレス遷移部
と、該アドレス遷移部から出力されるアドレス遷移信号
を合成してアドレス遷移合成信号を出力するアドレス遷
移合成部と、該アドレス遷移合成部から出力されるアド
レス遷移合成信号により前記第１パルス、第２パルス及
び第３パルスを夫々出力するコラム制御部と、該コラム
制御部から出力される第１パルス及び前記アドレス遷移
合成部から出力されるアドレス遷移合成信号により第４
パルスを生成するパルス発生部と、前記アドレス遷移合
成部から出力されるアドレス遷移合成信号と前記パルス
発生部から出力される第４パルスとを論理和演算し、該
論理和演算の結果を前記コラム制御部に出力するＯＲゲ
ートと、を備え、前記コラム制御部は前記第４パルスに
より前記第１パルスを再度出力する構成とする。
【００１３】請求項４に記載のメモリ素子のデータ読み
出し回路では、前記パルス発生部は、相互に異なる入力
端子の一方側に各出力端子が夫々接続され、前記アドレ
ス遷移合成部から出力されるアドレス遷移合成信号及び
前記コラム制御部から出力される第１パルスが前記各入
力端子の他方側に夫々入力されて否定論理和演算を行う
第１ＮＯＲゲート及び第２ＮＯＲゲートと、相互に異な
る入力端子の一方側に各出力端子が夫々接続され、前記
第１ＮＯＲゲートの出力及び前記コラム制御部から出力
される第１パルスが前記各入力端子の他方側に夫々入力
されて否定論理積演算を行う第１ＮＡＮＤゲート及び第
２ＮＡＮＤゲートと、該第２ＮＡＮＤゲートの出力を反
転するインバータと、該インバータの出力を遅延する遅
延器と、該遅延器の出力と前記第２ＮＡＮＤゲートの出
力とを論理積演算して前記第４パルスを出力するＡＮＤ
ゲートと、を備える構成とする。
出し回路では、前記パルス発生部は、相互に異なる入力
端子の一方側に各出力端子が夫々接続され、前記アドレ
ス遷移合成部から出力されるアドレス遷移合成信号及び
前記コラム制御部から出力される第１パルスが前記各入
力端子の他方側に夫々入力されて否定論理和演算を行う
第１ＮＯＲゲート及び第２ＮＯＲゲートと、相互に異な
る入力端子の一方側に各出力端子が夫々接続され、前記
第１ＮＯＲゲートの出力及び前記コラム制御部から出力
される第１パルスが前記各入力端子の他方側に夫々入力
されて否定論理積演算を行う第１ＮＡＮＤゲート及び第
２ＮＡＮＤゲートと、該第２ＮＡＮＤゲートの出力を反
転するインバータと、該インバータの出力を遅延する遅
延器と、該遅延器の出力と前記第２ＮＡＮＤゲートの出
力とを論理積演算して前記第４パルスを出力するＡＮＤ
ゲートと、を備える構成とする。
【００１４】請求項５に記載のメモリ素子のデータ読み
出し回路では、前記コラム制御部から再度出力される第
１パルスの幅は、前記遅延器による遅延時間に応じて拡
張されることとする。
出し回路では、前記コラム制御部から再度出力される第
１パルスの幅は、前記遅延器による遅延時間に応じて拡
張されることとする。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。図１は、本発明に係るメモリ素子の
データ読み出し回路の一実施形態の概略的構成図であ
る。図１のメモリ素子のデータ読み出し回路は、外部の
アドレスバッファ（図示せず）から入力するアドレス信
号Ａ０，・・・，Ａｎにより制御信号Ｓ０，・・・，Ｓ
ｎを出力するコラムアドレスディコーディング部２と、
複数のコラムスイッチ３1 ，・・・，３n を備え、該コ
ラムアドレスディコーディング部２から出力される制御
信号Ｓ０，・・・，Ｓｎに応じてメモリセル（図示せ
ず）のデータを出力するコラムスイッチ部３と、該コラ
ムスイッチ部３から出力されるデータに電荷を供給する
プリチャージ部４と、該プリチャージ部４から出力され
るデータをセンシング動作により検出して増幅するセン
スアンプ部５と、該増幅されたデータを外部に出力する
データラッチ／出力バッファ部６とを備え、前記アドレ
ス信号をアドレス遷移信号に変換してアドレス遷移合成
信号ＡＴＤＳＵＭを合成し、該アドレス遷移合成信号Ａ
ＴＤＳＵＭにより前記コラムアドレスディコーディング
部２を駆動させる第１パルスＹＥ、前記プリチャージ部
４を駆動させる第２パルスＰ、及び前記センスアンプ部
５を駆動させる第３パルスＳＥを夫々出力し、前記アド
レス遷移合成信号ＡＴＤＳＵＭと前記第１パルスＹＥと
を用いて前記コラムアドレスディコーディング部２を駆
動させる第１パルスＹＥを再度出力するアドレス遷移検
出部１００を含んで構成される。
を用いて説明する。図１は、本発明に係るメモリ素子の
データ読み出し回路の一実施形態の概略的構成図であ
る。図１のメモリ素子のデータ読み出し回路は、外部の
アドレスバッファ（図示せず）から入力するアドレス信
号Ａ０，・・・，Ａｎにより制御信号Ｓ０，・・・，Ｓ
ｎを出力するコラムアドレスディコーディング部２と、
複数のコラムスイッチ３1 ，・・・，３n を備え、該コ
ラムアドレスディコーディング部２から出力される制御
信号Ｓ０，・・・，Ｓｎに応じてメモリセル（図示せ
ず）のデータを出力するコラムスイッチ部３と、該コラ
ムスイッチ部３から出力されるデータに電荷を供給する
プリチャージ部４と、該プリチャージ部４から出力され
るデータをセンシング動作により検出して増幅するセン
スアンプ部５と、該増幅されたデータを外部に出力する
データラッチ／出力バッファ部６とを備え、前記アドレ
ス信号をアドレス遷移信号に変換してアドレス遷移合成
信号ＡＴＤＳＵＭを合成し、該アドレス遷移合成信号Ａ
ＴＤＳＵＭにより前記コラムアドレスディコーディング
部２を駆動させる第１パルスＹＥ、前記プリチャージ部
４を駆動させる第２パルスＰ、及び前記センスアンプ部
５を駆動させる第３パルスＳＥを夫々出力し、前記アド
レス遷移合成信号ＡＴＤＳＵＭと前記第１パルスＹＥと
を用いて前記コラムアドレスディコーディング部２を駆
動させる第１パルスＹＥを再度出力するアドレス遷移検
出部１００を含んで構成される。
【００１６】図中、図６に示す従来のメモリ素子のデー
タ読み出し回路と同様な部分は同一の符号を付けて説明
した。前記アドレス遷移検出部１００の第１の実施形態
は、図２に示すように、前記アドレス信号Ａ０，・・
・，Ａｎをアドレス遷移信号に変換するアドレス遷移部
２０と、該アドレス遷移部２０から出力されるアドレス
遷移信号を合成してアドレス遷移合成信号ＡＴＤＳＵＭ
を出力するアドレス遷移合成部３０と、該アドレス遷移
合成部３０から出力されるアドレス遷移合成信号ＡＴＤ
ＳＵＭにより前記第１パルスＹＥ、第２パルスＰ及び第
３パルスＳＥを夫々出力するコラム制御部と４０、該コ
ラム制御部４０から出力される第１パルスＹＥ及び前記
アドレス遷移合成部３０から出力されるアドレス遷移合
成信号ＡＴＤＳＵＭにより第４パルスＹＥ２を生成する
パルス発生部５０と、を備えている。
タ読み出し回路と同様な部分は同一の符号を付けて説明
した。前記アドレス遷移検出部１００の第１の実施形態
は、図２に示すように、前記アドレス信号Ａ０，・・
・，Ａｎをアドレス遷移信号に変換するアドレス遷移部
２０と、該アドレス遷移部２０から出力されるアドレス
遷移信号を合成してアドレス遷移合成信号ＡＴＤＳＵＭ
を出力するアドレス遷移合成部３０と、該アドレス遷移
合成部３０から出力されるアドレス遷移合成信号ＡＴＤ
ＳＵＭにより前記第１パルスＹＥ、第２パルスＰ及び第
３パルスＳＥを夫々出力するコラム制御部と４０、該コ
ラム制御部４０から出力される第１パルスＹＥ及び前記
アドレス遷移合成部３０から出力されるアドレス遷移合
成信号ＡＴＤＳＵＭにより第４パルスＹＥ２を生成する
パルス発生部５０と、を備えている。
【００１７】ここで、前記第４パルスＹＥ２は、前記コ
ラム制御部４０に再び出力される。該コラム制御部４０
は、前記パルス発生部５０から出力される第４パルスＹ
Ｅ２によりコラムアドレスディコーディング部２を駆動
させる第１パルスＹＥを再度出力する。前記パルス発生
部５０は、図３に示すように、相互に異なる入力端子の
一方側に各出力端子が夫々接続され、前記アドレス遷移
合成部３０から出力されるアドレス遷移合成信号ＡＴＤ
ＳＵＭ及びコラム制御部４０から出力される第１パルス
ＹＥが前記各入力端子の他方側に夫々入力されて否定論
理和演算を行う第１ＮＯＲゲート５１及び第２ＮＯＲゲ
ート５２と、相互に異なる入力端子の一方側に各出力端
子が夫々接続され、前記第１ＮＯＲゲート５１の出力及
びコラム制御部４０から出力される第１パルスＹＥが前
記各入力端子の他方側に夫々入力されて否定論理積演算
を行う第１ＮＡＮＤゲート５３及び第２ＮＡＮＤゲート
５４と、該ＮＡＮＤゲート５４の出力を反転するインバ
ータ５５と、該インバータ５５の出力を遅延する遅延器
５６と、該遅延器５６の出力と第２ＮＡＮＤゲート５４
の出力とを論理積演算して第４パルスＹＥ２を出力する
ＡＮＤゲート５７と、を備えている。
ラム制御部４０に再び出力される。該コラム制御部４０
は、前記パルス発生部５０から出力される第４パルスＹ
Ｅ２によりコラムアドレスディコーディング部２を駆動
させる第１パルスＹＥを再度出力する。前記パルス発生
部５０は、図３に示すように、相互に異なる入力端子の
一方側に各出力端子が夫々接続され、前記アドレス遷移
合成部３０から出力されるアドレス遷移合成信号ＡＴＤ
ＳＵＭ及びコラム制御部４０から出力される第１パルス
ＹＥが前記各入力端子の他方側に夫々入力されて否定論
理和演算を行う第１ＮＯＲゲート５１及び第２ＮＯＲゲ
ート５２と、相互に異なる入力端子の一方側に各出力端
子が夫々接続され、前記第１ＮＯＲゲート５１の出力及
びコラム制御部４０から出力される第１パルスＹＥが前
記各入力端子の他方側に夫々入力されて否定論理積演算
を行う第１ＮＡＮＤゲート５３及び第２ＮＡＮＤゲート
５４と、該ＮＡＮＤゲート５４の出力を反転するインバ
ータ５５と、該インバータ５５の出力を遅延する遅延器
５６と、該遅延器５６の出力と第２ＮＡＮＤゲート５４
の出力とを論理積演算して第４パルスＹＥ２を出力する
ＡＮＤゲート５７と、を備えている。
【００１８】次に、このように構成されたメモリ素子の
データ読み出し回路の動作を説明する。先ず、外部のア
ドレスバッファ（図示せず）から入力するアドレス信号
Ａ０，・・・，Ａｎが遷移されると、アドレス遷移部２
０は、アドレス信号Ａ０，・・・，Ａｎをアドレス遷移
信号に変換してアドレス遷移合成部３０に出力する。該
アドレス遷移合成部３０は、前記アドレス遷移信号を合
成して、アドレス遷移合成信号ＡＴＤＳＵＭをコラム制
御部４０に出力する。次いで、該コラム制御部４０は、
該アドレス遷移合成部３０から出力されたアドレス遷移
合成信号ＡＴＤＳＵＭによりコラムアドレスディコーデ
ィング部２を駆動させる第１パルスＹＥ、プリチャージ
部４を駆動させる第２パルスＰ、及びセンスアンプ部５
を駆動させる第３パルスＳＥを出力する。
データ読み出し回路の動作を説明する。先ず、外部のア
ドレスバッファ（図示せず）から入力するアドレス信号
Ａ０，・・・，Ａｎが遷移されると、アドレス遷移部２
０は、アドレス信号Ａ０，・・・，Ａｎをアドレス遷移
信号に変換してアドレス遷移合成部３０に出力する。該
アドレス遷移合成部３０は、前記アドレス遷移信号を合
成して、アドレス遷移合成信号ＡＴＤＳＵＭをコラム制
御部４０に出力する。次いで、該コラム制御部４０は、
該アドレス遷移合成部３０から出力されたアドレス遷移
合成信号ＡＴＤＳＵＭによりコラムアドレスディコーデ
ィング部２を駆動させる第１パルスＹＥ、プリチャージ
部４を駆動させる第２パルスＰ、及びセンスアンプ部５
を駆動させる第３パルスＳＥを出力する。
【００１９】その後、前記コラム制御部４０及びアドレ
ス遷移合成部３０から出力される第１パルスＹＥ及びア
ドレス遷移合成信号ＡＴＤＳＵＭを入力するパルス発生
部５０は、それらの信号により第４パルスＹＥ２を生成
して前記コラム制御部４０に出力する。これにより、該
コラム制御部４０は、前記コラムアドレスディコーディ
ング部２を駆動させる第１パルスＹＥを再度出力する。
ス遷移合成部３０から出力される第１パルスＹＥ及びア
ドレス遷移合成信号ＡＴＤＳＵＭを入力するパルス発生
部５０は、それらの信号により第４パルスＹＥ２を生成
して前記コラム制御部４０に出力する。これにより、該
コラム制御部４０は、前記コラムアドレスディコーディ
ング部２を駆動させる第１パルスＹＥを再度出力する。
【００２０】以下、前記コラム制御部４０が第１パルス
ＹＥを再度出力する過程を詳しく説明する。図４（Ａ）
に示すように、外部から入力するアドレス信号Ａ０にノ
イズが発生すると、該アドレス信号Ａ０は速い速度でロ
ジック値が変化する。従って、ノイズが包含されたアド
レス信号Ａ０を入力したアドレス遷移部２０の出力も速
く遷移される。該アドレス遷移部２０の出力によりアド
レス遷移合成部３０から出力されるアドレス遷移合成信
号ＡＴＤＳＵＭも、図４（Ｂ）に示すように不規則にな
る。
ＹＥを再度出力する過程を詳しく説明する。図４（Ａ）
に示すように、外部から入力するアドレス信号Ａ０にノ
イズが発生すると、該アドレス信号Ａ０は速い速度でロ
ジック値が変化する。従って、ノイズが包含されたアド
レス信号Ａ０を入力したアドレス遷移部２０の出力も速
く遷移される。該アドレス遷移部２０の出力によりアド
レス遷移合成部３０から出力されるアドレス遷移合成信
号ＡＴＤＳＵＭも、図４（Ｂ）に示すように不規則にな
る。
【００２１】このとき、前記アドレス遷移合成部３０か
ら出力されるアドレス遷移合成信号ＡＴＤＳＵＭがハイ
状態に遷移されると、図４（Ｃ）に示すように、パルス
発生部５０のノードＮ１はロジックローとなる。また、
図４（Ｆ）に示すように、第１パルスＹＥがタイミング
Ｔ１でロジックハイになると、図４（Ｃ）に示すよう
に、ノードＮ１が再びロジックハイとなり、図４（Ｄ）
に示すように、ノードＮ２はロジックローとなる。
ら出力されるアドレス遷移合成信号ＡＴＤＳＵＭがハイ
状態に遷移されると、図４（Ｃ）に示すように、パルス
発生部５０のノードＮ１はロジックローとなる。また、
図４（Ｆ）に示すように、第１パルスＹＥがタイミング
Ｔ１でロジックハイになると、図４（Ｃ）に示すよう
に、ノードＮ１が再びロジックハイとなり、図４（Ｄ）
に示すように、ノードＮ２はロジックローとなる。
【００２２】この後、前記第１パルスＹＥがロジックハ
イからロジックローに変わると、ノードＮ２はロジック
ローからロジックハイに変わり、パルス発生部５０は、
図４（Ｅ）に示すように、第４パルスＹＥ２を出力す
る。従って、コラム制御部４０は、前記パルス発生部５
０から出力される第４パルスＹＥ２により、コラムアド
レスディコーディング部２を駆動させる第１パルスＹＥ
を再度出力する。この場合、図４（Ｆ）に示すように、
タイミングＴ２で再度出力された第１パルスＹＥは、前
記パルス発生部５０の遅延器５６により拡張されたパル
ス幅を有する。
イからロジックローに変わると、ノードＮ２はロジック
ローからロジックハイに変わり、パルス発生部５０は、
図４（Ｅ）に示すように、第４パルスＹＥ２を出力す
る。従って、コラム制御部４０は、前記パルス発生部５
０から出力される第４パルスＹＥ２により、コラムアド
レスディコーディング部２を駆動させる第１パルスＹＥ
を再度出力する。この場合、図４（Ｆ）に示すように、
タイミングＴ２で再度出力された第１パルスＹＥは、前
記パルス発生部５０の遅延器５６により拡張されたパル
ス幅を有する。
【００２３】そして、コラムアドレスディコーディング
部２は、前記コラム制御部４０から先に出力された第１
パルスＹＥにより駆動されて、外部のアドレスバッファ
（図示せず）から入力するアドレス信号Ａ０，・・・，
Ａｎをディコーディングして、制御信号ＳＯ，・・・，
Ｓｎを出力する。コラムスイッチ部３は、前記コラムア
ドレスディコーディング部２から出力される制御信号Ｓ
０，・・・，Ｓｎにより選択されたビットラインＢＬ
０，／ＢＬ０，・・・，ＢＬｎ，／ＢＬｎに対応するメ
モリセルのデータをデータラインＤＬ，／ＤＬに出力す
る。さらに、前記プリチャージ部４は第２パルスＰによ
り駆動されて、前記コラムスイッチ部３のデータライン
ＤＬ，／ＤＬを通って入力するデータに電荷を供給す
る。
部２は、前記コラム制御部４０から先に出力された第１
パルスＹＥにより駆動されて、外部のアドレスバッファ
（図示せず）から入力するアドレス信号Ａ０，・・・，
Ａｎをディコーディングして、制御信号ＳＯ，・・・，
Ｓｎを出力する。コラムスイッチ部３は、前記コラムア
ドレスディコーディング部２から出力される制御信号Ｓ
０，・・・，Ｓｎにより選択されたビットラインＢＬ
０，／ＢＬ０，・・・，ＢＬｎ，／ＢＬｎに対応するメ
モリセルのデータをデータラインＤＬ，／ＤＬに出力す
る。さらに、前記プリチャージ部４は第２パルスＰによ
り駆動されて、前記コラムスイッチ部３のデータライン
ＤＬ，／ＤＬを通って入力するデータに電荷を供給す
る。
【００２４】以後、前記コラム制御部４０から出力され
た第２パルスＰが遷移されると、前記プリチャージ部４
はノンアクティブ状態とされ、前記コラム制御部４０か
ら出力された第３パルスＳＥにより駆動されるセンスア
ンプ部５は、データラインを通って入力するデータの電
圧差をセンシング動作により検出して増幅する。この
時、前記コラムアドレスディコーディング部２、コラム
スイッチ部３、及びプリチャージ部４は、コラム制御部
４０から再度出力された、図４（Ｆ）に示す第１パルス
ＹＥにより、前述のデータ読み出し動作を再び行う。即
ち、前記コラムスイッチ部３は、図４（Ｇ）に示すよう
に、アドレス信号のノイズにより、前記センスアンプ部
５がセンシング動作を行うには不十分な電圧差をもつデ
ータＤ１よりも大きい電圧差を有する正常的なデータＤ
２を再度出力する。これにより、前記センスアンプ部５
は、該データをセンシングして増幅し、データラッチ／
出力バッファ部６は、前記該センスアンプ部５で増幅さ
れたデータをラッチして外部に出力する。
た第２パルスＰが遷移されると、前記プリチャージ部４
はノンアクティブ状態とされ、前記コラム制御部４０か
ら出力された第３パルスＳＥにより駆動されるセンスア
ンプ部５は、データラインを通って入力するデータの電
圧差をセンシング動作により検出して増幅する。この
時、前記コラムアドレスディコーディング部２、コラム
スイッチ部３、及びプリチャージ部４は、コラム制御部
４０から再度出力された、図４（Ｆ）に示す第１パルス
ＹＥにより、前述のデータ読み出し動作を再び行う。即
ち、前記コラムスイッチ部３は、図４（Ｇ）に示すよう
に、アドレス信号のノイズにより、前記センスアンプ部
５がセンシング動作を行うには不十分な電圧差をもつデ
ータＤ１よりも大きい電圧差を有する正常的なデータＤ
２を再度出力する。これにより、前記センスアンプ部５
は、該データをセンシングして増幅し、データラッチ／
出力バッファ部６は、前記該センスアンプ部５で増幅さ
れたデータをラッチして外部に出力する。
【００２５】このように、上述したメモリ素子のデータ
読み出し回路は、入力するアドレス信号にノイズ等があ
る場合に、アドレス信号Ａ０，・・・，Ａｎが速くスイ
ッチングされて不安定な第１パルスＹＥが発生されるこ
とによりデータラインＤＬ，／ＤＬに現れるデータの電
圧差が小さくなっても、内蔵されたパルス発生部５０に
よりアドレス遷移検出部１００から再び第１パルスＹＥ
が発生するようになっているため、メモリセルのデータ
を再度出力して、データラインＤＬ，／ＤＬに正確に伝
達することができる。
読み出し回路は、入力するアドレス信号にノイズ等があ
る場合に、アドレス信号Ａ０，・・・，Ａｎが速くスイ
ッチングされて不安定な第１パルスＹＥが発生されるこ
とによりデータラインＤＬ，／ＤＬに現れるデータの電
圧差が小さくなっても、内蔵されたパルス発生部５０に
よりアドレス遷移検出部１００から再び第１パルスＹＥ
が発生するようになっているため、メモリセルのデータ
を再度出力して、データラインＤＬ，／ＤＬに正確に伝
達することができる。
【００２６】次に、アドレス遷移検出部１００の第２の
実施形態を、図５を用いて説明する。第２の実施形態の
アドレス遷移検出部１００は、第１の実施形態のアドレ
ス遷移検出部１００の構成に、アドレス遷移合成部３０
から出力されるアドレス遷移号正信号ＡＴＤＳＵＭとパ
ルス発生部５０から出力される第４パルスＹＥ２とを論
理和演算し、該論理和演算の結果をコラム制御部４０に
出力するＯＲゲート６０をさらに含んで構成する。
実施形態を、図５を用いて説明する。第２の実施形態の
アドレス遷移検出部１００は、第１の実施形態のアドレ
ス遷移検出部１００の構成に、アドレス遷移合成部３０
から出力されるアドレス遷移号正信号ＡＴＤＳＵＭとパ
ルス発生部５０から出力される第４パルスＹＥ２とを論
理和演算し、該論理和演算の結果をコラム制御部４０に
出力するＯＲゲート６０をさらに含んで構成する。
【００２７】このように構成されたアドレス遷移検出部
１００の第２の実施形態の動作は、上述したアドレス遷
移検出部１００の第１の実施形態の動作とほぼ同様であ
る。このとき、ＯＲゲート６０を用いて、アドレス遷移
合成部３０から出力されるアドレス遷移号正信号ＡＴＤ
ＳＵＭとパルス発生部５０から出力される第４パルスＹ
Ｅ２との論理和演算の結果をコラム制御部４０に入力す
ることにより、コラム制御部４０ではより正確なタイミ
ングで第１パルスＹＥを出力させることができる。
１００の第２の実施形態の動作は、上述したアドレス遷
移検出部１００の第１の実施形態の動作とほぼ同様であ
る。このとき、ＯＲゲート６０を用いて、アドレス遷移
合成部３０から出力されるアドレス遷移号正信号ＡＴＤ
ＳＵＭとパルス発生部５０から出力される第４パルスＹ
Ｅ２との論理和演算の結果をコラム制御部４０に入力す
ることにより、コラム制御部４０ではより正確なタイミ
ングで第１パルスＹＥを出力させることができる。
【００２８】これにより、外部から入力するアドレス信
号のノイズにより前記アドレス遷移検出部１００から不
安定な第１パルスＹＥが発生し、データラインＤＬ，／
ＤＬに現われるデータの電圧差が小さくて、前記センス
アンプ部５がセンシング動作するために不十分な場合で
も、内蔵されたパルス発生部５０により、前記アドレス
遷移検出部１００が再度第１パルスＹＥを発生するの
で、メモリセルのデータを再度出力させて、データライ
ンＤＬ，／ＤＬに正確に伝達できる。
号のノイズにより前記アドレス遷移検出部１００から不
安定な第１パルスＹＥが発生し、データラインＤＬ，／
ＤＬに現われるデータの電圧差が小さくて、前記センス
アンプ部５がセンシング動作するために不十分な場合で
も、内蔵されたパルス発生部５０により、前記アドレス
遷移検出部１００が再度第１パルスＹＥを発生するの
で、メモリセルのデータを再度出力させて、データライ
ンＤＬ，／ＤＬに正確に伝達できる。
【００２９】
【発明の効果】以上説明したように、本発明に係るメモ
リ素子のデータ読み出し回路は、外部から入力するアド
レス信号にノイズがあり、アドレス信号が速くスイッチ
ングされて、アドレス遷移検出部から出力する不安定な
第１パルスにより、データラインに現われるデータの電
圧差が小さい場合にも、内蔵されたパルス発生部によ
り、再度、第１パルスを出力するので、データラインに
データを正確に伝達させて良好にセンシング動作し得
る。即ち、メモリ素子のデータ読み出し動作を行う時
に、ノイズによる誤動作を防止し得るという効果があ
る。
リ素子のデータ読み出し回路は、外部から入力するアド
レス信号にノイズがあり、アドレス信号が速くスイッチ
ングされて、アドレス遷移検出部から出力する不安定な
第１パルスにより、データラインに現われるデータの電
圧差が小さい場合にも、内蔵されたパルス発生部によ
り、再度、第１パルスを出力するので、データラインに
データを正確に伝達させて良好にセンシング動作し得
る。即ち、メモリ素子のデータ読み出し動作を行う時
に、ノイズによる誤動作を防止し得るという効果があ
る。
【図１】本発明に係るデータ読み出し回路の一実施形態
の概略的ブロック図である。
の概略的ブロック図である。
【図２】図１のアドレス遷移検出部の第１の実施形態の
概略的ブロック図である。
概略的ブロック図である。
【図３】図２のパルス発生部の概略的回路図である。
【図４】図２のパルス発生部における各信号のタイミン
グチャートである。
グチャートである。
【図５】図１のアドレス遷移検出部の第２の実施形態の
概略的ブロック図である。
概略的ブロック図である。
【図６】従来のメモリ素子のデータ読み出し回路の概略
的ブロック図である。
的ブロック図である。
【図７】図６のアドレス遷移検出部の概略的ブロック図
である。
である。
【図８】図６のアドレス遷移検出部における各信号のタ
イミングチャートである。
イミングチャートである。
１００ アドレス遷移検出部 ２ コラムアドレスディコーディング部 ３ コラムスイッチ部 ４ プリチャージ部 ５ センスアンプ部 ６ データラッチ／出力バッファ部 ２０ アドレス遷移部 ３０ アドレス遷移合成部 ４０ コラム制御部 ５０ パルス発生部 ６０ ＯＲゲート ５１，５２ ＮＯＲゲート ５３，５４ ＮＡＮＤゲート ５５ インバータ ５６ 遅延器 ５７ ＡＮＤゲート
Claims (5)
- 【請求項１】外部から入力するアドレス信号により制御
信号を出力するコラムアドレスディコーディング部と、 該コラムアドレスディコーディング部から出力された制
御信号に応じて、メモリ素子に記憶されたデータを出力
するコラムスイッチ部と、 該コラムスイッチ部から出力されたデータに電荷を供給
するプリチャージ部と、 該プリチャージ部から出力されるデータを検出して増幅
するセンスアンプ部と、 該センスアンプ部で検出されて増幅されたデータを外部
に出力するデータラッチ／出力バッファ部と、を備えた
メモリ素子のデータ読み出し回路において、 前記アドレス信号をアドレス遷移信号に変換してアドレ
ス遷移合成信号を合成し、該アドレス遷移合成信号によ
り前記コラムアドレスディコーディング部を駆動させる
第１パルス、前記プリチャージ部を駆動させる第２パル
ス、及び前記センスアンプ部を駆動させる第３パルスを
夫々出力し、前記アドレス遷移合成信号と前記第１パル
スとを用いて前記第１パルスを再度出力するアドレス遷
移検出部を含んで構成されたことを特徴とするメモリ素
子のデータ読み出し回路。 - 【請求項２】前記アドレス遷移検出部は、 前記アドレス信号をアドレス遷移信号に変換するアドレ
ス遷移部と、 該アドレス遷移部から出力されるアドレス遷移信号を合
成してアドレス遷移合成信号を出力するアドレス遷移合
成部と、 該アドレス遷移合成部から出力されるアドレス遷移合成
信号により前記第１パルス、第２パルス及び第３パルス
を夫々出力するコラム制御部と、 該コラム制御部から出力される第１パルス及び前記アド
レス遷移合成部から出力されるアドレス遷移合成信号に
より第４パルスを生成するパルス発生部と、を備え、 前記コラム制御部は前記第４パルスにより前記第１パル
スを再度出力することを特徴とする請求項１に記載のメ
モリ素子のデータ読み出し回路。 - 【請求項３】前記アドレス遷移検出部は、 前記アドレス信号をアドレス遷移信号に変換するアドレ
ス遷移部と、 該アドレス遷移部から出力されるアドレス遷移信号を合
成してアドレス遷移合成信号を出力するアドレス遷移合
成部と、 該アドレス遷移合成部から出力されるアドレス遷移合成
信号により前記第１パルス、第２パルス及び第３パルス
を夫々出力するコラム制御部と、 該コラム制御部から出力される第１パルス及び前記アド
レス遷移合成部から出力されるアドレス遷移合成信号に
より第４パルスを生成するパルス発生部と、 前記アドレス遷移合成部から出力されるアドレス遷移合
成信号と前記パルス発生部から出力される第４パルスと
を論理和演算し、該論理和演算の結果を前記コラム制御
部に出力するＯＲゲートと、を備え、 前記コラム制御部は前記第４パルスにより前記第１パル
スを再度出力することを特徴とする請求項１に記載のメ
モリ素子のデータ読み出し回路。 - 【請求項４】前記パルス発生部は、 相互に異なる入力端子の一方側に各出力端子が夫々接続
され、前記アドレス遷移合成部から出力されるアドレス
遷移合成信号及び前記コラム制御部から出力される第１
パルスが前記各入力端子の他方側に夫々入力されて否定
論理和演算を行う第１ＮＯＲゲート及び第２ＮＯＲゲー
トと、 相互に異なる入力端子の一方側に各出力端子が夫々接続
され、前記第１ＮＯＲゲートの出力及び前記コラム制御
部から出力される第１パルスが前記各入力端子の他方側
に夫々入力されて否定論理積演算を行う第１ＮＡＮＤゲ
ート及び第２ＮＡＮＤゲートと、 該第２ＮＡＮＤゲートの出力を反転するインバータと、 該インバータの出力を遅延する遅延器と、 該遅延器の出力と前記第２ＮＡＮＤゲートの出力とを論
理積演算して前記第４パルスを出力するＡＮＤゲート
と、を備えたことを特徴とする請求項２又は請求項３に
記載のメモリ素子のデータ読み出し回路。 - 【請求項５】前記コラム制御部から再度出力される第１
パルスの幅は、前記遅延器による遅延時間に応じて拡張
されることを特徴とする請求項４に記載のメモリ素子の
データ読み出し回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR24018/1997 | 1997-06-11 | ||
| KR1019970024018A KR100253297B1 (ko) | 1997-06-11 | 1997-06-11 | 메모리 소자의 어드레스 천이 검출회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1116362A true JPH1116362A (ja) | 1999-01-22 |
| JP3306702B2 JP3306702B2 (ja) | 2002-07-24 |
Family
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