JP3287990B2 - バースト長さ検出回路 - Google Patents
バースト長さ検出回路Info
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Description
ーラム(synchronous DRAM)等のよう
な半導体メモリ装置のバースト回路に関し、特に連続す
る動作のサイクル数を定めるために用いるバースト長さ
カウンタ(burst length counte
r)を用いなくもバースト終了時点を検出できるバース
ト長さ検出回路に関する。
ースト モードは連続的なリードまたはライト動作実行
の際に利点がある。即ち、シンクロノス ディーラムの
外部から一つのアドレス信号を入力して内部で一つ以上
のアドレス信号を発生させることにより連続的なリード
またはライト動作実行の際に、ディーラムの速度を向上
させることができる。このバースト モードでは連続動
作の回数を現す概念としてバースト長さ(burst
length)という用語を使用するが、例えばバース
ト長さが4ということは入力アドレス信号Anが入力さ
れる場合、外部から特に他のアドレス信号を入力しなく
ても連続的に入力されるクロック信号に対しアドレス信
号An、An+1、An+2、An+3が連続的に入力される場合
と同様な動作を行うことを意味する。
例を示す回路図であり、0を初期値として外部からのク
ロック信号(clk)をカウンティングするカウンタ部
20と、外部からのバースト長さに関するデータを入力
してデコーディングするデコーダ(図示せず)からのバ
ースト長さ信号とカウンタ部20からのカウンティング
信号とを比較してバースト終了信号(burst_en
d)を発生する比較器30と、外部からのクロック信号
(clk)を一定時間遅延して比較器30に供給する遅
延器10と、ライン2を介して外部からのバースト命令
信号(cmdsig)が印加された瞬間から、比較器3
0からバースト終了信号(burst_end)が印加
されるまでバースト モード信号(burst_si
g)を発生するバースト信号発生器40とを備える。
1を介し外部から入力するクロック信号(clk)の下
降エッジ(edge)で出力状態を変更してカウンティ
ング信号(cnt_1)を出力する第1カウンタと、こ
の第1カウンタの出力端に連結されその出力信号(cn
t_1)の下降エッジから出力状態を変更してカウンテ
ィング信号(cnt_2)を出力する第2カウンタと、
この第2カウンタの出力端に連結されその出力信号(c
nt_2)の下降エッジから出力状態を変更して出力信
号(cnt_3)を出力する第3カウンタと、この第3
カウンタの出力端に連結されその出力信号(cnt_
3)の下降エッジから出力状態を変更してカウンティン
グ信号(cnt_4)を出力する第4カウンタを備え
る。第1〜第4カウンタの初期値は0とする。
る。すなわち、ノードN2とノードN3の間に接続さ
れ、図示されていないデコーダからバースト長さ1を指
定する信号bllを入力するNMOSトランジスタQ3
と、ノードN2とノードN4の間に接続されデコーダか
らバースト長さ2を指定する信号bl2を入力するNM
OSトランジスタQ5と、ノードN2とノードN5の間
に接続されデコーダからバースト長さ4を指定する信号
bl4を入力するNMOSトランジスタQ7と、ノード
N2とノードN6の間に接続されデコーダからバースト
長さ8を指定する信号bl8を入力するNMOSトラン
ジスタQ9と、ノードN3と接地電圧(Vss)の間に
接続され第1カウンタからの出力信号(cnt_1)を
自分のゲートに入力するNMOSトランジスタQ4と、
ノードN4と接地電圧(Vss)の間に接続され第2カ
ウンタからの出力信号(cnt_2)を自分のゲートに
入力するNMOSトランジスタQ6と、ノードN5と接
地電圧(Vss)の間に接続され第3カウンタからの出
力信号(cnt_3)を自分のゲートに入力するNMO
SトランジスタQ8と、ノードN6と接地電圧(Vs
s)の間に接続され第4カウンタからの出力信号(cn
t_4)を自分のゲートに入力するNMOSトランジス
タQ10とを備える。
ノードN1の間に接続され遅延器10からの出力信号
(clk_d)を自分のゲート側に入力するPMOSト
ランジスタQ1と、ノードN1とノードN2の間に接続
され遅延器10からの出力信号(clk_d)を自分の
ゲート側に入力するNMOSトランジスタQ2と、ノー
ドN1を入力とするインバータ31を追加して備える。
して外部から入力するバースト命令信号(cmd_si
g)を反転させるインバータ41と、電源電圧(Vd
d)と出力ノードN7の間に接続されインバータ41か
らの信号を自分のゲート側に入力するPMOSトランジ
スタQ11と、出力ノードN7と接地電圧(Vss)の
間に接続され比較器30からの出力信号(burst_
end)を自分のゲート側に入力するNMOSトランジ
スタQ12とを備える。
る動作タイミング図である。この図2を参照して図1の
動作を説明する。例えば、バースト長さ4に関するデー
タをデコーディングした信号がデコーダから出力され選
択されると、NMOSトランジスタQ7のゲートにハイ
レベルの信号が供給されNMOSトランジスタQ7がタ
ーンオンされ、残りのNMOSトランジスタQ3、Q
5、Q9のゲートにはローレベルの信号が供給されター
ンオフされる。この際、外部から図2の(C)のような
バーストモード命令信号(cmd_sig)がインバー
タ41を経てPMOSトランジスタQ11のゲートに印
加されると、PMOSトランジスタQ11がターンオン
されノードN7と連結された出力ライン42がハイレベ
ルとなり、図2の(F)のようなバーストモード信号
(burst_sig)が出力されバーストモードに進
入することになる。
外部からのクロック信号(clk)を一定時間遅延させ
図2の(B)のような信号を比較器30に供給する。比
較器30のNMOSトランジスタQ2は遅延したクロッ
ク信号がハイレベルの時ターンオンされる。しかし、カ
ウンタ部20の第3カウンタからのハイレベルの信号が
NMOSトランジスタQ8のゲートに印加される前まで
はノードN2が接地電圧(Vss)に接続されない。従
って、ノードN1上の電位がインバータ31を経て反転
しNMOSトランジスタQ12側に供給されるのでNM
OSトランジスタQ12がターンオフされる。
_3)がハイレベルになる瞬間、ノードN2は接地電圧
(Vss)と接続するので、比較器30とNMOSトラ
ンジスタQ12にクロック信号のようなパルス幅を有す
る図2の(E)のようなハイレベルのバーストモード終
了信号(burst_end)を供給する。このように
して、バーストモード信号発生器40は、外部からのバ
ースト命令信号が印加された瞬間から比較器30からハ
イレベルのクロック信号が印加され、PMOSトランジ
スタQ12がターンオンされるまで図2の(F)のよう
なハイレベルのバーストモード駆動信号(burst_
sig)を出力することになる。
アドレス発生回路(図示せず)の初期値に印加され内部
アドレス発生回路からの信号がデコーディングされて4
回のリードまたはライト動作が行われるまでバーストモ
ードを維持するようになる。
成のバースト長さ検出回路は、チップ面積を増加させ動
作の際のパワーの消耗を齎す問題点を有していた。これ
は内部アドレス発生のためのカウンタ回路以外にもバー
スト長さを感知するためのカウンタ回路を追加して備え
なければならないためである。
知するためのカウンタ回路を用いなくてもバーストモー
ドの終了時点を感知することにより、チップ面積を減少
させ電力消耗を減らすことができるバースト回路を提供
することにある。
の本発明の長さ検出回路は、外部からの複数のアドレス
信号をそれぞれ受信して、一時的に貯蔵した後、出力す
る複数の貯蔵手段と、前記貯蔵手段のそれぞれに入力さ
れる外部アドレス信号をそれぞれ受信し、且つ、周波数
が相違する第1〜第Nクロック信号をそれぞれ受信し
て、前記各クロック信号に同期させて内部アドレス信号
を相互順次発生させる第1〜第Nの内部アドレス信号発
生手段と、各々が制御信号により独立的に駆動され、前
記貯蔵手段及び前記内部アドレス信号発生手段の出力信
号をそれぞれ比較する複数の比較手段と、前記比較手段
からの信号を論理演算して、バーストモード終了時点を
検出する論理回路と、外部からのバースト命令信号、及
び前記論理回路からのバーストモード終了信号により、
バースト長さ信号を発生するバースト信号発生手段と、
を備え、前記クロック信号の周波数が、2倍ずつ順次増
加されることを特徴とする。
と、本発明の特徴及び利点は添付図面と関連した次の詳
細な説明を介しより明らかになる。
3〜図8を参照して詳細に説明する。
ト長さ検出回路図であり、図4〜図7は、図3の各構成
要素等を示した回路図であり、図8は、図3と関連した
信号のタイミング図である。
路に関したものであり、図1と同様な構成要素には同様
な参照符号を与える。図3のバースト長さ検出回路は相
違するクロック信号等をそれぞれ入力するためのクロッ
ク信号入力ライン1,11,21・・・と、外部からア
ドレス信号を入力するためのアドレス信号入力ライン
4,14・・・と、外部から制御信号を入力するための
制御ライン3と、制御ライン3を介し入力される制御信
号により外部からのアドレス信号A0 ,A1 ,・・・の
うち、最下位ビットのアドレス信号A0 を初期値として
内部アドレス信号を発生する第1内部アドレス信号発生
器5と、第1アドレス入力ライン4に接続し最下位ビッ
トのアドレス信号A0 を一定時間の間、貯蔵するための
第1レジスタ6と、制御ライン13を経た外部からの制
御信号(set)により第1内部アドレス信号発生器5
及び第1レジスタ6からの信号を比較して出力する第1
比較器7と、第1内部アドレス信号発生手段5から出力
する内部アドレス信号をフリデコーダ、或はデコーダ
(図示せず)側に出力する第1出力ライン8を含む。
内部アドレス信号発生手段5、第1レジスタ6及び第1
比較器7とその構成及び連結関係が同様な内部アドレス
発生手段15,25,・・・、レジスタ16,26,・
・・及び比較器17,27,・・・と備える。
器7,17・・・から出力する信号等を入力してAND
演算処理を行い、図8の(D)のようなバーストモード
終了信号(burst_end)を出力する論理回路5
0と、ライン2を介し外部から入力する図8の(B)の
ようなバースト命令信号(cmd_sig)及び論理回
路50から図8の(D)のようなバーストモード終了信
号(burst_end)を供給されるバースト信号発
生部40とを備える。
手段5の回路図であり、第1内部アドレス信号発生手段
5は外部からの制御信号(set)により外部から入力
する最下位のアドレス信号A0 を初期値として外部から
のクロック信号により一つずつ加算するカウンタ動作を
行い内部アドレス信号を発生する。この内部アドレス信
号発生手段5は通常の回路であるため詳細な構成及び動
作説明は省略する。図3の残りの内部アドレス信号発生
手段15,25・・・は第1アドレス信号発生手段5と
同様な構成を有する。
図であり、外部から最下位ビットのアドレス信号A0 を
入力して外部からの制御信号(set)によりその信号
A0を一定時間ラッチする。この第1レジスタ6もま
た、通常的なレジスタ回路のため、その詳細な構成及び
動作説明は省略する。図3の残りのレジスタ16,26
・・・は第1レジスタ6と同様な構成を有する。
であり、第1内部アドレス信号発生器5及び第1レジス
タ6の出力信号が入力するNANDゲート73およびN
ORゲート74と、NORゲートから出力する信号を反
転させるインバータ75と、NANDゲート73からの
出力信号とインバータ75からの出力信号および第2制
御ライン13からの制御信号を入力とする3入力NAN
Dゲート76を含む。図3の残りの比較器17,27,
・・・の構成は第1比較器7の構成と同様なためそれに
対する説明は省略する。
ン13からの制御信号がハイレベルであり、第1内部ア
ドレス信号発生器5及び第1レジスタ6から出力する信
号の論理レベルが同様の場合に論理回路50にハイレベ
ルの信号を供給する。
ゲート76の動作を考察してみる。例えば、バースト長
さが1の場合には第1比較器7の3入力NANDゲート
76には第2制御ライン13を介しローレベルに固定さ
れた信号が入力される。従って、第1比較器7は論理回
路50に常にハイレベルの信号を供給する。従って、内
部アドレスの変化が生じないため、外部からのアドレス
信号による動作を含む二つのサイクルの動作が行われ
る。
器27の3入力NANDゲートにはそれぞれ第4制御ラ
イン33を介しローレベルに固定された信号が入力され
論理回路50に常にハイレベルの信号が供給される。し
かし、第1、第2比較器7,17の3入力NANDゲー
ト等にはそれぞれの対応する制御ライン13,23を介
しハイレベルに固定された信号が入力される。従って、
第1及び第2内部アドレス信号発生器5,15と、第
1,第2レジスタ6,16から出力する信号の論理レベ
ルが同様の場合に論理回路50にハイレベルの信号が供
給されるので3サイクルの動作を行う。
り、論理回路50は第1比較器7の出力信号と第2比較
器17の出力信号をNAND演算する第1NANDゲー
ト43と、第1NANDゲート43の出力信号を反転さ
せるための第1インバータ44とを備える。
の出力信号と第3比較器27の出力信号をNAND演算
する第2NANDゲート46と、第2NANDゲート4
6の出力信号を反転させて出力する第2インバータ47
を追加して含む。論理回路は比較器の数字に対応して前
記の構成のNAMDゲートとインバータが追加して備え
られることができる。図7で第2インバータ47の出力
信号は第1〜第3比較器7,17,27の出力信号が全
てハイ論理を有する場合、バーストモードの終了を表す
ハイ論理のバーストモード終了信号(burst_en
d)を出力することになる。また、第2インバータ47
により発生したバーストモード終了信号はバースト信号
発生器40に供給される。
路をより詳細に説明する。以下では説明の便宜のためバ
ースト長さ4の場合を例にして説明する。先ず、外部か
ら制御ライン3を介しハイレベルの狭いパルス幅を有す
る制御信号(set)と、外部から第1、第2及び第3
アドレス入力ライン4,14,24を介しそれぞれハイ
レベルのアドレス信号A0 ,A1 及びローレベルのアド
レス信号A2 が同時に第1〜第3内部アドレス信号発生
器5,15,25に入力されると仮定する。
は、図8の(A)のような外部からのクロック信号(c
lk)を入力し、アドレス信号A0 を初期状態にして一
つずつ加算された第1内部アドレス信号A0+1 ,A0+2
・・・を順次発生する。第1内部アドレス信号は出力ラ
イン8を経てフリーデコーダ(図示せず)と第1比較器
7に供給される。
(A)のような外部からのクロック信号(clk)の2
倍の周期を有するクロック信号を入力し、アドレス信号
A1を初期状態にして一つずつ加算された第2内部アド
レス信号A1+1 ,A1+2 ・・・を順次発生する。第2内
部アドレス信号は出力ライン18を経てフリーデコーダ
(図示せず)と第2比較器17に供給される。
(A)のような外部からのクロック信号(clk)の4
倍の周期を有するクロック信号を入力し、アドレス信号
A2を初期状態にして一つずつ加算された第3内部アド
レス信号A2+1 ,A2+2 ・・・を順次発生する。
6は、ハイレベルのパルスである制御信号(set)が
制御ライン3を介し印加される瞬間にアドレス信号A
0 ,A1 ,A2 を入力して貯蔵し、以後には外部とフロ
ーティング状態になる。
13,23を介しハイレベルの制御信号がそれぞれ入力
されると、第1比較器7は第1内部アドレス信号発生器
5から出力する信号と第1レジスタ6に貯蔵されたアド
レス信号A0 が同一状態を有する場合、論理回路50に
ハイレベルの信号を供給する。
ス信号発生器15から出力する信号と第2レジスタ16
に貯蔵されたアドレス信号A1 が同一状態を有する場
合、論理回路50にハイレベルの信号を供給する。
が入力されるため、第3内部アドレス信号発生器25か
らの信号及び第3レジスタ26に貯蔵されたアドレス信
号A2 の状態と係わりなく論理回路50に常にハイレベ
ルの信号を供給する。
第2比較器17からハイレベルの信号が出力される瞬間
に、図8の(D)のようなハイレベルのバーストモード
終了信号(burst_end)を発生してバースト信
号発生部40に供給する。
を介し外部からバースト命令信号(cmd_sig)が
印加される瞬間から、論理回路50からクロック形態の
バーストモード終了信号(burst_end)が印加
されPMOSトランジスタQ12がターンオンされるま
で図8の(E)のようなバースト命令信号(burst
_sig)を出力することになる。従って、外部から入
力されるアドレス信号のための動作を含み4サイクルの
動作が行われるまでバーストモードを維持することにな
る。
検出回路はバースト長さを感知するためのカウンタ回路
なくバーストモードを行うことができるためシステムの
面積を減少させ、電力消耗を減らす利点を提供する。
ため開示されたものであり、当業者であれば特許請求の
範囲に開示された本発明の思想と範囲において各種修
正、変更、取り替え及び追加が可能である。
図。
路を示す回路図。
図。
Claims (4)
- 【請求項1】外部からNbitのアドレス信号を受信
し、それぞれ1ビットずつを臨時貯蔵したあと出力する
第1乃至第N貯蔵手段と、 それぞれが周期の互いに異なる第1乃至第Nクロック信
号中割り当てられた一つに同期されて動作し、前記第1
乃至第N貯蔵手段と一対一に対応する方式で、前記外部
Nbitのアドレス信号ビットを受信して該割り当てら
れたクロック信号の2倍の周期であって、アドレス信号
ビットの状態に応じて位相の異なる内部アドレス信号を
発生させる第1乃至第N内部アドレス信号発生手段と、 それぞれがバースト長さ情報を決定する制御信号ビット
により動作が制御され、前記第1乃至第N貯蔵手段中一
つからの出力信号と、これに対応する前記1ビットの内
部アドレス信号を相互比較する第1乃至第N比較手段
と、 前記第1乃至第N比較手段からの出力信号らを論理演算
し、バーストモード終了時点を検出する論理回路と、 前記論理回路からのバーストモード終了信号により、バ
ースト長さ信号を出力するバースト信号発生手段を備
え、 前記第1乃至第Nクロック信号のそれぞれの周期は、2
倍ずつ順次増加されるよう設定されることを特徴とする
バースト長さ検出回路。 - 【請求項2】前記それぞれの比較手段は、 それぞれが入力された前記1ビット外部アドレス信号
と、これに対応する前記1ビットの内部アドレス信号を
演算するNANDゲートとNORゲートと、 前記NORゲートの出力信号の反転信号と、前記NAN
Dゲートの出力信号と前記制御信号中対応する1ビット
を受信する3入力NANDゲートを含むことを特徴とす
る請求項1記載のバースト長さ検出回路。 - 【請求項3】前記論理回路は、前記Nbitの外部アド
レス信号中最下位の2ビットに対応する二つの比較手段
の出力をAND演算し、その演算結果をその次のビット
に対応する比較手段の出力と、再びAND演算する方式
で階層的AND演算を行うことを特徴とする請求項1又
は2記載のバースト長さ検出回路。 - 【請求項4】前記バースト信号発生手段が前記バースト
命令信号を反転させるための反転手段と、電源電圧源と
出力ラインの間に接続されたゲートに前記反転手段から
出力する出力信号が印加されるPMOSトランジスタ
と、前記出力ラインとの接地電源との間に接続されたゲ
ートに前記論理回路からの出力される信号が印加される
NMOSトランジスタとを含むことを特徴とする請求項
1又は2記載のバースト長さ検出回路。
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