JPH11163341A - 炭化珪素半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 142
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 73
- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 69
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000010410 layer Substances 0.000 claims description 136
- 239000011229 interlayer Substances 0.000 claims description 22
- 238000005468 ion implantation Methods 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 230000000149 penetrating effect Effects 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 4
- 239000002344 surface layer Substances 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- -1 nitrogen ions Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/048—Making electrodes
- H01L21/0485—Ohmic electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0856—Source regions
- H01L29/0869—Shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- Engineering & Computer Science (AREA)
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Abstract
ト絶縁膜の寿命低下を防止する。 【解決手段】 ソース領域5が領域5aと領域5bを有
するように形成し、領域5bの下面が領域5aの下面よ
りも下方に位置するようにする。縦型パワーMOSFE
Tにおける溝6は、半導体基板4の表面に対して垂直に
形成されず、ある程度の傾斜をもって形成される。この
ため空乏層が曲がってしまうが、領域5aの下面よりも
下方の下面を有する領域5bが形成されていることか
ら、パンチスルー現象は領域5bの部分で発生する。従
って、領域5aとゲート酸化膜7の界面、つまりSiO
2 /SiC界面でパンチスルー現象が発生しないように
できる。これにより、ゲート酸化膜7の破壊を防止で
き、かつゲート絶縁膜7の寿命低下を防止することがで
きる。
Description
置、例えば大電力用の縦型絶縁ゲート型電界効果トラン
ジスタ(以下、縦型パワーMOSFETという)に関す
る。
る縦型パワーMOSFETの断面構造を図16に示す。
この図に基づき従来の縦型パワーMOSFETの構造に
ついて説明する。n+ 型単結晶SiCの半導体基板10
1上に、n- 型エピタキシャル層102とp型エピタキ
シャル層103が順次積層されて、SiC基板104を
構成している。
体領域としてのn+ 型ソース領域105がイオン注入等
により形成されている。そして、このn+ 型ソース領域
105とp型エピタキシャル層103を貫通してn- 型
エピタキシャル層102に達するまでエッチングが行わ
れ、トレンチ106が形成されている。このトレンチ1
06内には、ゲート熱酸化膜(絶縁膜)107が形成さ
れ、その上にゲート電極108が形成されている。さら
に、層間絶縁膜109、n+ 型ソース領域105の表
面、及びp型エピタキシャル層103の表面には、第1
の電極層としてのソース電極110が形成され、半導体
基板101の裏面にはドレイン電極11が形成されてい
る。
でのp型エピタキシャル層103の表面がチャネルとな
っており、ゲート電極108に正電圧が印加されてチャ
ネルが形成されると、ソース・ドレイン間に電流が流れ
るようになっている。
構造では縦型パワーMOSFETのオフ時にソース・ド
レイン間に高電圧を印加した場合、ゲート酸化膜107
が破壊したり、耐圧が設計値よりも低下したりするな
ど、ゲート酸化膜107の寿命が低下するといった問題
点があった。
酸化膜の寿命低下を防止できる炭化珪素半導体装置を提
供することを目的とする。
に、本発明者らは従来の縦型パワーMOSFETを試作
し、検討を行った。縦型パワーMOSFETのオフ時に
ソース・ドレイン間に電圧が印加されると、n- 型エピ
タキシャル層102とp型エピタキシャル層103のP
N接合部において空乏層ができて、電界が生じる。この
電界の分布は、n- 型エピタキシャル層102やp型エ
ピタキシャル層103の不純物濃度やソース・ドレイン
間への印加電圧で決定される。そして、素子耐圧はp型
エピタキシャル層103側の空乏層がn+ 型ソース領域
105に達する条件、つまりパンチスルー現象が発生す
る条件で決定される。
ところ、設計耐圧より測定値が低下していることが確認
された。これは、トレンチ106の側面がSiC基板1
04の表面に対して垂直ではなく、ある程度傾斜して形
成されることに起因すると考えられる。図17に、縦型
パワーMOSFETのオフ時にソース・ドレイン間に高
電圧が印加された時の模式図を示し、測定値における耐
圧が低下した理由についての検討を示す。
タキシャル層103のPN接合部に発生する空乏層のう
ち、トレンチ106に接する端部(以下、空乏層端部と
いう)は、トレンチ106に対して略垂直な状態で終端
する。このため、仮にトレンチ106の側面がSiC基
板104の表面に対して垂直となっていれば、空乏層端
部はSiC基板104の表面に対して平行のまま終端す
ることになる。
成によると、トレンチ106はSiC基板104の表面
の垂直方向に対してある程度傾斜して形成されるのが実
状であるため、図19に示すように空乏層端部はトレン
チ106の近傍で湾曲して終端することになる。従っ
て、空乏層端部が空乏層の他の部分よりも先にp型エピ
タキシャル層103とn+ 型ソース領域105との境界
部に達する。このために、他の部分より先にSiO2 で
構成されたゲート熱酸化膜107との界面であるSiO
2 /SiC界面においてパンチスルー現象が発生し、耐
圧が設計値よりも低下している考えられる。
ト電圧を変化させてパンチスルー現象が発生するソース
−ドレイン間電圧を測定したところ、パンチスルー現象
が発生する電圧はゲート電圧に強く依存していることが
確認された。これは、パンチスルー現象が主に上記Si
O2 /SiC界面で発生することを意味しており、上記
検討と一致するといえる。
寿命低下等を引き起こした原因は、このパンチスルー現
象で発生した電流が、SiO2 /SiC界面に沿って非
常に大きく加速され、ホットキャリアとして作用し、S
iO2 /SiC界面及びゲート酸化膜を劣化させたもの
と考察した。そこで、上記検討に鑑みて、本発明は以下
の技術的手段を採用する。
電型の半導体層からなる第1領域(5a)と第1導電型
の半導体層からなる第2領域(5b)とを有しており、
第1領域と第2半導体層(2)の間の前記第3半導体層
(3)の厚みに比して、第2領域と第2半導体層との間
の第3半導体層の厚みの方が薄くなっていることを特徴
としている。
の前記第3半導体層の厚みよりも、第2領域と第2半導
体層との間の第3半導体層の厚みの方を薄くすれば、第
2領域側にパンチスルー現象を発生させることができ
る。このため、第1の溝(6)に形成されているゲート
絶縁膜(7)と第3半導体層の界面、つまりSiO2 /
SiC界面においてパンチスルー現象が発生しないよう
にすることができる。これにより、ゲート絶縁膜寿命低
下を防止することができる。
示した第2領域を第3半導体層内に形成された金属珪化
物及び金属炭化物によって構成することも可能である。
請求項2に記載の発明においては、第2領域(5b)
は、層間絶縁膜(9)をマスクにしてイオン注入を行う
ことにより形成されていることを特徴としている。
して第2領域(5b)を形成するようにすれば、第2領
域(5b)を形成するためにのみ必要とされるマスク材
形成工程等をなくすことができる。この場合、請求項3
に示すように、層間絶縁膜の膜厚を、第2領域形成時の
イオン注入において、加速イオン種をマスクできる程度
の厚さにすればよい。
導体層の表面には第2の溝(15、16)が形成されて
おり、この第2の溝の段差によって、第1領域の下面と
前記第2領域の下面のそれぞれの位置が異なる位置にな
っていることを特徴とする。このように、第1領域の下
面と第2領域の下面の位置を第2の溝によって変えれ
ば、容易に第1領域の下面よりも第2領域の下面の方が
下方に位置するようにすることができる。
有ると、請求項1のように第1、第2領域を第1導電型
の半導体層で形成する場合に、第1領域と第2領域を一
度のイオン注入工程等を行うだけで第1領域の下面より
も第2領域の下面の方が下方に位置するようにすること
ができる。請求項7に記載の発明においては、半導体領
域(5)を貫通して第3半導体層(3)まで達し、半導
体領域の下面よりも下方となる底面を有する第2の溝
(16)を設け、第1の電極層(10)が第2の溝の底
面を覆いつつ半導体領域と電気的に接続されるようにな
っていることを特徴としている。
導体層に達する第2の溝の底面まで第1の電極層を設け
るようにすれば、この第2の溝の底面でパンチスルー現
象が発生するようにできる。このため、第2の溝の底面
よりも第3半導体層から離れた位置にある半導体領域で
はパンチスルー現象が発生しないようにすることがで
き、請求項1と同様の効果を得ることができる。
について説明する。 (第1実施形態)以下、本発明の実施例を図面に従って
説明する。図1に、本実施形態におけるnチャネルタイ
プの縦型パワーMOSFETを示し、この縦型パワーM
OSFETの構造について説明する。
導体基板1は、六方晶炭化珪素が用いられている。この
n+ 型炭化珪素半導体基板1上に、高抵抗半導体層とし
てのn−型炭化珪素半導体層2とp型炭化珪素半導体層
3が順次積層形成されている。このように、n+ 型炭化
珪素半導体基板1とn- 型炭化珪素半導体層2とp型炭
化珪素半導体層3とから単結晶炭化珪素よりなる半導体
基板4が構成されている。
る所定領域には、n+ 型半導体領域で構成されたソース
領域5が形成されている。このソース領域5は、溝側面
6aに隣接する領域(第1半導体領域)5aと溝側面6
aから離れた領域(第2半導体領域)5bで構成されて
おり、領域5aよりも領域5bの方が接合深さが深くな
るようになっていて、領域5bの下面が領域5aの下面
より下方に位置するようになっている。すなわち、領域
5aとn- 型炭化珪素半導体層2との間のp型炭化珪素
半導体層3の厚みに比して、領域5bとn- 型炭化珪素
半導体層2との間の第3半導体層の厚みの方が薄くなっ
ている。
領域5とp型炭化珪素半導体層3を貫通しn−型炭化珪
素半導体層2に達する第1の溝6が形成されている。こ
の溝6は、半導体基板4の表面にほぼ垂直な側面6aお
よび半導体基板4の表面に平行な底面6bを有するよう
に形成されている。また、溝6の側面6aと底面6bに
はゲート絶縁膜7が形成されており、さらにこのゲート
絶縁膜7の内側にはゲート電極層8が充填されている。
そして、これらゲート酸化膜7とゲート電極8を覆うよ
うに層間絶縁膜9が形成されている。
体層3、及び絶縁膜9の表面にはアルミニウム等によっ
て第1の電極層としてのソース電極10が形成されてい
る。そして、n+ 型炭化珪素半導体基板1の裏面(半導
体基板4の裏面)には、第2の電極層としてのドレイン
電極11が形成されている。本実施形態における縦型パ
ワーMOSFETは、このような構造で構成されてお
り、溝側面6aに隣接する領域5aが溝側面6aから離
れた領域5b(ソース電極10と接する領域5b)より
も接合深さが浅くなるようにしている。このため、ソー
ス・ドレイン間に高電圧を印加した場合、p型炭化珪素
半導体層3で形成される空乏層が、溝側面6aに隣接す
る領域5aよりも先に領域5bに到達するようにでき
る。すなわち、溝6の側面6aに存在するSiO2 /S
iC界面(チャネル部)においてパンチスルー現象が発
生する電圧よりも低い電圧のときに、領域5bの部分で
パンチスルー現象が発生するようにできるため、パンチ
スルー現象によって発生した電流がSiO2 /SiC界
面に流れることを回避することができる。
及びゲート酸化膜の劣化を防止するだけでなく、領域5
bの全面でパンチスルー現象が発生するので、電流集中
による素子破壊をも防止することができる。次に、上記
構成を有するnチャネルタイプの縦型パワーMOSFE
Tの製造工程を図2〜図8を用いて説明する。
としてのn+ 型炭化珪素半導体基板1を用意する。そし
て、このn+ 型炭化珪素半導体基板1の表面にn- 型炭
化珪素半導体層2をエピタキシャル成長させ、さらにn
- 型炭化珪素半導体層2上にp型炭化珪素半導体層3を
エピタキシャル成長させる。このようにして、n+ 型炭
化珪素半導体基板1とn- 型炭化珪素半導体層2とp型
炭化珪素半導体層3とからなる半導体基板4が形成され
る。
半導体層3に対してマスク材12を用いて、例えば窒素
のイオン注入により領域5aを形成する。この後、さら
に図4に示すように、p型炭化珪素半導体層3に対して
マスク材13を用いて、例えば窒素のイオン注入により
領域5bを形成する。この時、領域5bの接合深さが領
域5aの接合深さより大きくなるようにイオン注入の加
速電圧を調節する。これにより、領域5aと領域5bか
らなるソース領域5が形成される。
グ法により、ソース領域5a及びp型炭化珪素半導体層
3をともに貫通してn- 型炭化珪素半導体層2に達する
溝6を形成する。なお、このドライエッチングにて形成
される溝6は、上述したように半導体基板4の表面に対
して垂直方向ではなく、ある程度傾斜した状態で形成さ
れる。
にゲート絶縁膜を形成する。この熱酸化により、溝6の
側面6aには膜厚の薄いゲート酸化膜7aが形成され、
半導体基板4の表面や溝6の底面6bには膜厚の厚いゲ
ート酸化膜7b、7cがそれぞれ形成される。さらに、
図7に示すように、溝6内を第1、第2のポリシリコン
層8a、8bで埋め戻し、ゲート電極8を形成する。こ
の後、図8に示すように、ゲート電極8を含むゲート酸
化膜7上にCVD法により層間絶縁膜9を形成する。
域6とコンタクトを取るために、層間絶縁膜9及びゲー
ト絶縁膜7の所定領域をエッチング除去したのち、層間
絶縁膜9上を含むn+ ソース領域5bとp型炭化珪素領
域6の上に、ソース電極層10を形成する。この後、n
+ 型炭化珪素半導体基板1の裏面にドレイン電極層11
を形成すれば、図1に示す溝ゲート型パワーMOSFE
Tが完成する。
ソース領域5の領域5bの接合深さが領域5aの接合深
さより深くなるように、別々の工程で領域5a、5bを
形成するようにしているが、本実施形態のようにソース
領域5a、5bを一度の工程で同時に形成することも可
能である。
における領域5a及び領域5b形成前に、p型炭化珪素
半導体層3の所定領域をあらかじめ、例えばドライエッ
チング法によりエッチング除去して溝(第2の溝)15
を形成する。その後、イオン注入を行えばソース領域5
における領域5a、5bを同時に形成することができ
る。
て形成された溝15によって段差となっているため、イ
オン注入によってできるソース領域5の厚さが一定であ
っても、エッチング除去された部分の下面に領域5bが
形成され、エッチング除去されていない部分の下面に領
域5aが形成される。そして、上記溝15があるため、
領域5a、5bは領域5bの下面が領域5aの下面より
も下方に位置するように形成され、上記第1実施形態と
同様の効果を得ることができる。これにより、領域5
a、5bを形成するために必要であった二回のイオン注
入工程を一回に減らすことができる。
ソース領域5の領域5aを形成した次の工程で領域5b
を形成しているが本実施形態では、ソース領域5の領域
5bを層間絶縁膜9を形成した後に形成する。つまり、
第1実施形態の図4に示す工程を行わずに図5〜図8に
示す工程を順に行っていき、その後に図10で示すよう
に、層間絶縁膜9、半導体基板4表面上のゲート絶縁膜
7の所定領域をエッチング除去した状態で、層間絶縁膜
9をイオン注入のマスクとしてイオン注入を行い、ソー
ス領域5bを形成する。
コンタクトをとるために層間絶縁膜9、半導体基板4表
面上のゲート絶縁膜7の所定領域をエッチング除去し、
ソース電極層10を形成すれば、図11に示す縦型パワ
ーMOSFETが完成する。このようにすれば、領域5
bを形成するためにのみ必要とされたイオン注入のため
のマスク材形成工程を削除することができる。
では、p型炭化珪素半導体層3に窒素イオン等を注入し
n+ 型半導体層に反転させることでソース領域5の領域
5bを形成しているが、本実施形態ではn+ 型半導体層
と同様の効果を有する金属珪化物及び金属炭化物よりな
る第2領域20によって、第1〜第3実施形態における
領域5bの役割を果たすようにしている。
行わずに図5〜図8に示す工程を順に行っていき、その
後に層間絶縁膜9及びゲート絶縁膜7の所定領域をエッ
チング除去し、この除去した領域に例えばNi層を形成
して熱処理を施す。この熱処理によって、図12に示す
ように、n+ 型半導体層と同様の効果を有するNi珪化
物、Ni炭化物で構成された第2領域20が形成され
る。このとき、熱処理の時間や温度を調節することによ
り第2領域20の下面がソース領域5よりも深くなるよ
うにする。
のコンタクト領域に形成することにより、アルミニウム
等でできたソース電極10とソース領域5(領域5a)
とのコンタクト抵抗低減を行うことができるため、第1
実施形態と同様の効果を得ることができると共にコンタ
クト抵抗を低くすることができる。 (第5実施形態)また、上記第4実施形態ではNi層等
を形成し、熱拡散によって金属珪化物及び金属炭化物か
らなる第2領域20を形成しているが、本実施形態のよ
うに第2領域20が形成される部分に溝を設けるように
してもよい。
示すように領域20の下面がソース領域5の下面よりも
下方になるようにしたが、熱拡散の量等を考慮すると領
域20の下面がソース領域5の下面よりも下方にならな
かったり、若しくはそうなるまでに時間ががかったりす
る場合が生じる。このため、本実施形態では図13に示
すように、ソース領域5に隣接する溝(第2の溝)16
を設け、この溝16によって熱拡散の量が少なくても領
域20の下面がソース領域5の下面よりも下方になるよ
うにしている。
熱拡散の量等に規制があっても上記第4実施形態と同様
の効果を得ることができる。なお、この場合、熱拡散で
形成した第2領域20の下面が結果的にソース領域5の
下面よりも下方になればよいので、溝16の深さは熱拡
散の量等によって応じて変化させればよく、例えばソー
ス領域5の接合深さよりも浅くてもよい。
では、ソース領域5の下面が2つの深さに分離されてい
るものを示したが、本実施形態ではソース領域5の下面
は一定の深さになるように形成しておき、ソース領域5
の下面よりも下方までソース電極10の下面を延設する
ことにより、第1〜第4実施形態における領域5bの役
割が果たせるようにしている。
OSFETの模式図を示す。図14に示すように、ソー
ス領域5を貫通してp型炭化珪素半導体層3まで達する
溝16を形成し、この溝16内までソース電極10を形
成する。このようにソース電極10の下面をソース領域
5の下面よりも下方になるようにしても上記実施形態と
同様の効果を得ることができる。
ース領域5をイオン注入で形成する必要はなく、p型炭
化珪素半導体層3の上に低抵抗n型炭化珪素半導体層を
エピタキシャル成長させた基板を用いて溝ゲート型パワ
ーMOSFETを作製することができる。 (他の実施形態)これまで述べた構成の他にも、例えば
n+ 型ソース領域5bとp型炭化珪素半導体層3上に形
成されるソース電極層10を異なる材料で構成してもよ
い。また、p型炭化珪素半導体層3の電位固定を行うた
めにソース電極層10とp型炭化珪素半導体層3とのコ
ンタクトを取っているが、ソース電極層10は少なくと
もn+ 型ソース領域5bの表面に形成されていればよ
い。また、図15に示すように、p型炭化珪素半導体層
3の所定領域に低抵抗p型炭化珪素領域12を設けても
よい。
ネル縦型MOSFETに適用した場合について説明した
が、本発明をpチャネル縦型MOSFETに適用しても
上記実施形態と同様の効果を得ることができる。また、
n+ 型ソース領域5aの形成は、溝6を形成した後にお
こなってもよい。
の断面図である。
を示す説明図である。
を示す説明図である。
を示す説明図である。
を示す説明図である。
を示す説明図である。
を示す説明図である。
を示す説明図である。
の断面図である。
Tの製造工程を示す説明図である。
Tの断面図である。
Tの断面図である。
Tの断面図である。
Tの断面図である。
の縦型パワーMOSFETの断面図である。
するための断面図である。
乏層を説明するための模式図である。
導体層、3…p型炭化珪素半導体層、4…半導体基板、
5…ソース領域、5a…、5b…第1導電型の半導体か
らなる領域、6…溝、7…ゲート絶縁膜、8…ゲート電
極、9…層間絶縁膜、10…ソース電極、11…ドレイ
ン電極、15、16…溝、20…金属珪化物及び金属炭
化物からなる領域。
Claims (7)
- 【請求項1】 第1導電型の低抵抗な第1半導体層
(1)の表面側に第1導電型の高抵抗な第2半導体層
(2)と、第2導電型の第3半導体層(3)とが順に積
層された単結晶炭化珪素よりなる半導体基板(4)と、 前記第3半導体層の表層部の所定領域に形成された第1
導電型の半導体からなる第1領域(5a)と、 前記第1領域と前記第3半導体層とを共に貫通し、前記
第2半導体層に達する第1の溝(6)と、 第1導電型の半導体からなり、前記第1領域に隣接する
と共に、前記第1の溝から離れるように形成された第2
領域(5b)と、 前記第1の溝の内壁に形成されたゲート絶縁膜(7)
と、 前記第1の溝内における前記ゲート絶縁膜の内側に形成
されたゲート電極(8)と、 前記ゲート電極を覆うように、該ゲート電極の上に形成
された層間絶縁膜(9)と、 前記ゲート電極上の前記層間絶縁膜の上に形成され、前
記第2領域と電気的に接続された第1の電極層(10)
と、 前記第1半導体層の裏面側に形成された第2の電極層
(11)と、を備えており、 前記第1領域と前記第2半導体層との間の前記第3半導
体層の厚みに比して、前記第2領域と前記第2半導体層
との間の前記第3半導体層の厚みの方が薄くなっている
ことを特徴とする炭化珪素半導体装置。 - 【請求項2】 前記第2領域は、前記層間絶縁膜をマス
クにしてイオン注入を行うことにより形成されているこ
とを特徴とする請求項1に記載の炭化珪素半導体装置。 - 【請求項3】 前記層間絶縁膜は、その膜厚が前記第2
領域形成時のイオン注入において、加速イオン種をマス
クできる程度の厚さになっていることを特徴とする請求
項2に記載の炭化珪素半導体装置。 - 【請求項4】 第1導電型の低抵抗な第1半導体層
(1)の表面側に第1導電型の高抵抗な第2半導体層
(2)と、第2導電型の第3半導体層(3)とが順に積
層された単結晶炭化珪素よりなる半導体基板(4)と、 前記第3半導体層の表層部の所定領域に形成された第1
導電型の半導体からなる第1領域(5a)と、 前記第1領域と前記第3半導体層とを共に貫通し、前記
第2半導体層に達する第1の溝(6)と、 前記第3半導体層内に形成された金属珪化物及び金属炭
化物からなり、前記第1領域に隣接すると共に、前記第
1の溝から離れるように形成された第2領域(20)
と、 前記第1の溝の内壁に形成されたゲート絶縁膜(7)
と、 前記第1の溝内における前記ゲート絶縁膜の内側に形成
されたゲート電極(8)と、 前記ゲート電極を覆うように、該ゲート電極の上に形成
された層間絶縁膜(9)と、 前記ゲート電極上の前記層間絶縁膜の上に形成され、前
記第2領域と電気的に接続された第1の電極層(10)
と、 前記第1半導体層の裏面側に形成された第2の電極層
(11)と、を備えており、 前記第1領域と前記第2半導体層との間の前記第3半導
体層の厚みに比して、前記第2領域と前記第2半導体層
との間の前記第3半導体層の厚みの方が薄くなっている
ことを特徴とする炭化珪素半導体装置。 - 【請求項5】 前記第2領域の下面は、前記第1領域の
下面よりも下方に配置されていることを特徴とする請求
項1乃至4のいずれか1つに記載の炭化珪素半導体装
置。 - 【請求項6】 前記第3半導体層の表面には第2の溝
(15、16)が形成されており、この第2の溝の段差
によって、前記第1領域の下面と前記第2領域の下面の
それぞれの位置が異なる位置になっていることを特徴と
する請求項5に記載の炭化珪素半導体装置。 - 【請求項7】 第1導電型の低抵抗な第1半導体層
(1)の表面側に第1導電型の高抵抗な第2半導体層
(2)と、第2導電型の第3半導体層(3)とが順に積
層された単結晶炭化珪素よりなる半導体基板(4)と、 前記第3半導体層の表層部の所定領域に形成された第1
導電型の半導体領域(5)と、 前記半導体領域と前記第3半導体層とを共に貫通し、前
記第2半導体層に達する第1の溝(6)と、 前記第1の溝の内壁に形成されたゲート絶縁膜(7)
と、 前記第1の溝内における前記ゲート絶縁膜の内側に形成
されたゲート電極(8)と、 前記半導体領域を貫通して前記第3半導体層まで達して
おり、前記半導体領域の下面よりも下方となる底面を有
する第2の溝(16)と、 前記ゲート電極を覆うように、該ゲート電極の上に形成
された層間絶縁膜(9)と、 前記ゲート電極上の前記層間絶縁膜及び前記第2の溝の
底面を覆うように形成され、前記半導体領域と電気的に
接続された第1の電極層(10)と、 前記抵抵抗半導体層の表面に形成された第2の電極層
(11)と、 を備えたことを特徴とする炭化珪素半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32899197A JP4192281B2 (ja) | 1997-11-28 | 1997-11-28 | 炭化珪素半導体装置 |
US09/200,701 US6262439B1 (en) | 1997-11-28 | 1998-11-27 | Silicon carbide semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32899197A JP4192281B2 (ja) | 1997-11-28 | 1997-11-28 | 炭化珪素半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11163341A true JPH11163341A (ja) | 1999-06-18 |
JP4192281B2 JP4192281B2 (ja) | 2008-12-10 |
Family
ID=18216395
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32899197A Expired - Fee Related JP4192281B2 (ja) | 1997-11-28 | 1997-11-28 | 炭化珪素半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6262439B1 (ja) |
JP (1) | JP4192281B2 (ja) |
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US6262439B1 (en) | 2001-07-17 |
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Legal Events
Date | Code | Title | Description |
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A521 | Written amendment |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040126 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041001 |
|
A131 | Notification of reasons for refusal |
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|
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|
A02 | Decision of refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080724 |
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A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111003 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121003 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R250 | Receipt of annual fees |
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