JPH11149416A - データ保証装置 - Google Patents

Abstract

(57)【要約】 【課題】 データ保証の信頼性を高める。 【解決手段】 データを記憶する複数の記憶手段３ａ，
３ｂと、各記憶手段３ａ，３ｂにデータを書き込む指示
を出す制御手段１と、制御手段１の指示に基づきデータ
を各記憶手段３ａ，３ｂに同時に書き込むメモリアクセ
ス制御手段２とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ保証装置に
関し、特に、データを多重化して保存しデータ保証を行
うデータ保証装置に関する。

【０００２】

【従来の技術】近年、外来ノイズの影響でメモリに記憶
されたデータが破壊される危険性が指摘されている。外
来ノイズでデータが破壊される確率は極めて低いが、重
要なデータを取り扱う場合には、万が一に備えてデータ
を二重化して保存するデータ保証が採用されている。図
３は従来のデータ保証装置の構成を示すブロック図であ
る。このデータ保証装置は、データを記憶するメモリ１
３と、このメモリ１３にデータを二重化して書き込む制
御装置１１とによって構成されている。制御装置１１と
メモリ１３とは、アドレスバス１４と、データバス１５
と、コントロールバス１６とによって接続されている。

【０００３】制御装置１１はメモリ１３にデータを書き
込むとき、メモリ１３内を主エリア１３ａと副エリア１
３ｂとに分割し、同一データを主エリア１３ａと副エリ
ア１３ｂの両方に書き込む。あるいは制御装置１１は、
データを主エリア１３ａに書き込み、その後主エリア１
３ａに書き込んだデータを副エリア１３ｂにコピーす
る。従来はこのようにして、１つのメモリ１３の２つの
領域に同一データを生成することにより、データ保証を
行っていた。

【０００４】

【発明が解決しようとする課題】しかし、データを二重
化するために、同一データをメモリ１３に２度書き込ん
だり、書き込んだデータをコピーしたりすると、データ
保証を行うためのプログラムが複雑になる。また、従来
の方式で数十キロバイト単位でデータを二重化すると、
制御装置１１のソフト処理の負荷が大きくなってしま
う。データ保証を行うためのプログラムが複雑化し、ソ
フト処理の負荷が大きくなると、メモリ１３へのデータ
書き込みが正確に行われない可能性が高くなるという問
題があった。

【０００５】また、１つのメモリ１３にデータを二重化
して保存すると、メモリ１３を構成するデバイスが故障
等した場合に、保存したデータが失われてしまうという
問題があった。

【０００６】本発明は上記の課題を解決するためになさ
れたものであり、その目的は、データ保証の信頼性を高
めることにある。

【０００７】

【課題を解決するための手段】このような目的を達成す
るために、本発明は、データを記憶する複数の記憶手段
と、これらの各記憶手段にデータを書き込む指示を出す
制御手段と、この制御手段と各記憶手段との間に接続さ
れかつ制御手段の指示に基づき制御手段から送出された
データを各記憶手段に同時に書き込むメモリアクセス制
御手段とを備えている。

【０００８】データを複数の記憶手段に保存するため、
各記憶手段のうちの１つが故障等してもデータの喪失を
避けることができる。また、制御手段がメモリアクセス
制御手段に対して指示を出すだけで、メモリアクセス制
御手段によってデータが各記憶手段に書き込まれるの
で、データ保証を行うためのプログラムを簡単にするこ
とができるとともに、制御手段のソフト処理の負荷を軽
減することができる。

【０００９】

【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を用いて詳細に説明する。図１は本発明による
データ保証装置の構成を示すブロック図である。このデ
ータ保証装置は、データを記憶する記憶手段としてのメ
モリ３ａ及び３ｂと、これらのメモリ３ａ及び３ｂにデ
ータを書き込む指示を出す制御装置１と、この制御装置
１の指示に基づき制御装置１から送出されたデータをメ
モリ３ａ及び３ｂに同時に書き込むメモリアクセス制御
回路２とによって構成されている。

【００１０】制御装置１、メモリアクセス制御回路２及
び各メモリ３ａ，３ｂの間にはアドレスバス４が配線さ
れ、制御装置１及びメモリ各３ａ，３ｂの間にはデータ
バス５が配線されている。また、制御装置１とメモリア
クセス制御回路２との間にはコントロールバス６ａが配
線され、メモリアクセス制御回路２と各メモリ３ａ，３
ｂとの間にはコントロールバス６ｂが配線されている。

【００１１】制御装置１はコントロールバス６ａを介し
て、ＷＲ（ライト）信号と、ＲＤ（リード）信号と、２
ビットの動作設定信号とをメモリアクセス制御回路２に
送出する。また、メモリアクセス制御回路２はコントロ
ールバス６ｂを介して、入力されたＷＲ信号とＲＤ信号
とをメモリ３ａ及び３ｂに送出し、動作設定信号に基づ
きＣＳ（チップセレクト）信号ａ及びＣＳ信号ｂをそれ
ぞれメモリ３ａ及び３ｂに送出する。

【００１２】次に、図２を用いて図１に示したデータ保
証装置の動作を説明する。図２は動作設定信号の論理と
図１に示したデータ保証装置の動作との関係を示す図で
ある。制御装置１から論理「１１」の動作設定信号が送
出されると、メモリアクセス制御回路２はＣＳ信号ａ及
びＣＳ信号ｂをともにアクティブにする。これによりメ
モリ３ａ及び３ｂはＷＲ信号のみを有効とし、ＲＤ信号
を無効とする。

【００１３】したがって、制御装置１が論理「１１」の
動作設定信号とＷＲ信号とを出力することにより、メモ
リ３ａ及び３ｂはともに書き込み可能状態になる。この
とき、制御装置１からデータが送出されると、制御装置
１によって指定されたメモリ３ａ及び３ｂの各アドレス
に同時にデータが書き込まれる。なお、動作設定信号の
論理が「１１」のときＲＤ信号は無効とされるので、メ
モリ３ａ及び３ｂから同時にデータが読み出されること
はない。

【００１４】また、制御装置１から論理「０１」の動作
設定信号が送出されると、メモリアクセス制御回路２は
ＣＳ信号ａをアクティブにし、ＣＳ信号ｂをノンアクテ
ィブにする。逆に、制御装置１から論理「１０」の動作
設定信号が送出されると、メモリアクセス制御回路２は
ＣＳ信号ａをノンアクティブにし、ＣＳ信号ｂをアクテ
ィブにする。動作設定信号の論理が「０１」及び「１
０」のいずれの場合でも、メモリ３ａ及び３ｂはＷＲ信
号及びＲＤ信号をともに有効とする。

【００１５】したがって、制御装置１が論理「０１」又
は「１０」の動作設定信号とＷＲ信号とを出力すること
により、メモリ３ａ又は３ｂのうちの一方が書き込み可
能状態になる。このとき、制御装置１からデータが送出
されると、制御装置１によって指定されたメモリ３ａ又
は３ｂのアドレスにデータが書き込まれる。また、制御
装置１が論理「０１」又は「１０」の動作設定信号とＲ
Ｄ信号とを出力することにより、メモリ３ａ又は３ｂの
うちの一方が読み出し可能状態になる。このとき、制御
装置１によってメモリ３ａ又は３ｂのアドレスが指定さ
れると、そのアドレスに格納されているデータが読み出
される。

【００１６】このように、図１に示したデータ保証装置
では、制御装置１が動作設定信号の論理を制御すること
により、メモリ３ａ及び３ｂへの同時書き込み、メモリ
３ａ又は３ｂへの個別書き込み、メモリ３ａ又は３ｂか
らの個別読み出しが可能になる。なお、ここでは２つの
メモリ３ａ及び３ｂを備えたデータ保証装置について説
明したが、メモリが３つ以上の場合でも本発明によるデ
ータ保証装置が有効に機能することは言うまでもない。

【００１７】

【発明の効果】以上説明したように、本発明によれば、
データを複数の記憶手段に保存するため、各記憶手段の
内の１つが故障等してもデータは喪失されないので、デ
ータ保証の信頼性を向上させることができる。また、本
発明では、制御手段がメモリアクセス制御手段に対して
指示を出すだけで、メモリアクセス制御手段によってデ
ータが各記憶手段に書き込まれるので、データ保証を行
うためのプログラムを簡単にすることができるととも
に、制御手段のソフト処理の負荷を軽減することができ
る。したがって、データ書き込みに失敗する可能性が低
くなるので、データ保証の信頼性を向上させることがで
きる。

【図面の簡単な説明】

【図１】 本発明によるデータ保証装置の構成を示すブ
ロック図である。

【図２】 動作設定信号の論理と図１に示したデータ保
証装置の動作との関係を示す図である。

【図３】 従来のデータ保証装置の構成を示すブロック
図である。

【符号の説明】

１…制御装置、２…メモリアクセス制御回路、３ａ，３
ｂ…メモリ、４…アドレスバス、５…データバス、６
ａ，６ｂ…コントロールバス。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 データを記憶する複数の記憶手段と、 前記各記憶手段に前記データを書き込む指示を出す制御
   手段と、 前記制御手段と前記各記憶手段との間に接続されかつ前
   記制御手段の前記指示に基づき前記制御手段から送出さ
   れた前記データを前記各記憶手段に同時に書き込むメモ
   リアクセス制御手段とを備えたことを特徴とするデータ
   保証装置。