JP2586138B2 - マイクロプロセッサ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサに関し、特に高信頼性シ
ステムの構築を可能にしたマイクロプロセッサに関す
る。

〔従来の技術〕

高信頼性のマイクロプロセッサシステムを構築するた
めの一手段として、データに冗長情報を付加することが
知られている。例えば冗長情報としてパリティビットを
用いたシステムでは、メモリから読み出したデータと同
データに付加されたパリティビット情報とから読み出し
たデータの有効性をチェックし、一方、メモリにデータ
を書き込むときは書き込むべきデータからパリティビッ
ト情報を作成し同情報をデータと共にメモリに書き込ん
でいる。

このような高信頼性システムの従来例を第７図に示
す。マイクロプロセッサ701は、実行すべき命令および
オペランドデータ（以下、これらを総じてデータと略記
する）を記憶しているプログラム／データメモリ702と
システムコントローラバス704、システムアドレスバス7
05およびシステムデータバス706を介して相互接続され
ている。同システムにはさらにパリティビットメモリ70
3およびパリティ制御回路708が設けられている。メモリ
703はコントロールおよびアドレスバス704,705に接続さ
れ、制御回路708はコントロールおよびデータバス704,7
06に接続されている。メモリ703と制御回路708とはパイ
ティビット線707で相互接続されている。パリティ制御
回路708はマイクロプロセッサ701に対しデータ有効指示
信号709とレディ信号710を通知する。

データ読み出しにおいて、マイクロプロセッサはコン
トロールおよびアドレスバス704,705を用いてプログラ
ム／データメモリ702の所定の番地をアクセスする。ア
クセスされた番地からのデータはデータバス706を介し
てマイクロプロセッサ701に供給されると共に、パリテ
ィ制御回路708にも供給される。また、パリティビット
メモリ703からはメモリ702から読み出されたデータに付
加されているパリティビットが読み出され線707を介し
て制御回路708に供給する。パリティ制御回路708は供給
されたデータおよび同データに付加されたパリティビッ
トからシンドロームを計算する。計算の間レディ信号71
0をインアクティブレベルにしてプロセッサ701にシンド
ローム計算実行中であることを通知する。計算が終了す
るとレディ信号をアクティブレベルにし、メモリ702か
ら読み出されたデータが有効であるかどうかを信号709
によりプロセッサ701に通知する。

データ書込みでは、プロセッサ701はコントロールお
よびアドレスバス704,705を用いてメモリ702および703
の所定番地をアクセスすると共にデータバスに書き込む
べきデータを転送する。同データはメモリ702のアクセ
スされた番地に書き込まれると共にパリティ制御回路70
8に供給される。制御回路708は供給されたデータからシ
ンドロームを計算してパリティビット情報を作成し、同
情報を線707を介してパリティビットメモリ703のアクセ
スされた番地に書き込む。シンドロールの計算中である
ことはレディ信号710によってプロセッサ701に通知され
る。

〔発明が解決しようとする課題〕

かくして、高信頼性システムが構築されるわけである
が、上述の説明から明らかなように、マイクロプロセッ
サ701からみたメモリアクセスタイムは、メモリ702が必
要とするアクセス時間とパリティ制御回路708が必要と
するシンドローム計算時間の和になる。このため、実質
的なメモリアクセスタイムが伸びてしまい、性質の大幅
なダウンを招く。

そこで、パリティ制御回路708はマイクロプロセッサ7
01にオンチップ化することが考えられるが、単にワンチ
ップ化しただけでは、第７図のシステムデータバスがプ
ロセッサ701の内部データバスに書き替えるだけで何ら
の解決策とはなり得ない。しかも、マイクロプロセッサ
は冗長情報を付加した高信頼性システムに適用される場
合もあれば冗長情報を付加しないシステムに適用される
場合もあり、このためパリティ制御回路708を単にオン
チップしただけでは後者のシステムへの適用におけるパ
リティビット入力端子に対する処理が必要となり、シス
テム構成の簡素化が阻害されてしまう。

したがって、本発明の目的は、メモリから読み出した
データが有効であるかどうかをチェックする冗長情報制
御回路をオンチップ化したマイクロプロセッサであって
メモリアクセスタイムの増加を防止したマイクロプロセ
ッサを提供することにある。

本発明の他の目的は、冗長情報制御回路と同回路を働
かせるかどうかの制御回路とをオンチップ化したマイク
ロプロセッサを提供することにある。

〔課題を解決するための手段〕

本発明のマイクロプロセッサは、データ端子と、命令
を実行する命令実行手段であって、所定命令の実行に伴
いデータを前記データ端子を介して外部に出力する際に
内部バスに前記データを転送すると共に第１のデータラ
ッチ信号を発生し、その後第２のデータラッチ信号を発
生する命令実行手段と、前記データ端子と前記命令実行
手段との間に介在し、前記第１のデータラッチ信号に応
答して前記内部バス上の前記データを取り込み、前記第
２のデータラッチ信号に応答して当該取り込んだデータ
にもとづき前記データ端子を駆動するデータバスバッフ
ァとを有するマイクロプロセッサにおいて、前記データ
バスバッファは、前記第１のデータラッチ信号に応答し
て前記内部バス上の前記データをラッチする第１のラッ
チ手段と、前記第２のデータラッチ信号に応答して前記
第１のラッチ手段の内容にもとづき前記データ端子を駆
動する手段とを有し、さらに、冗長情報端子と、冗長情
報制御ユニットとが設けられ、前記冗長情報制御ユニッ
トは、第１のラッチ手段の内容にもとづき前記データに
対応する冗長情報を計算し出力する冗長情報計算手段
と、前記第２のデータラッチ信号に応答して前記冗長情
報計算手段から出力された冗長情報にもとづき前記冗長
情報端子を駆動する手段とを有することを特徴とする。

〔実施例〕

以下、図面を参照して本発明を詳細に説明する。

第１図は本発明の一実施例によるマイクロプロセッサ
を用いたシステムブロック図である。本実施例によるマ
イクロプロセッサ１は半導体集積回路として構成され、
システムコントロールバス4,システムアドレスバス５お
よびシステムデータバス６を介して、実行すべき命令お
よび処理すべきオペランドデータ（以下、総じてデータ
と略記する）を記憶しているプログラム／データメモリ
２に相互接続されている。マイクロプロセッサ１はコン
トロールおよびアドレスバス4,5とパリティビット線７
とを介して、冗長情報としてのパリティビットを記憶す
るパリティビットメモリ３にさらに相互接続されてい
る。パリティビット線７はプロセッサ１のパリティ端子
51に接続される。プロセッサ１は、命令を実行しオペラ
ンドデータのリード／ライトを行なう命令実行ユニット
10を有する。ユニット10は、システムコントロールバス
４に対して内部コントロールバス70およびコントロール
バスバッファ20を介してシステムコントロール信号を出
力し、内部アドレスバス80およびアドレスバッファ30を
介してシステムアドレスバス５にアドレス信号を発生す
る。データバスバッファ40および内部データバス90は双
方向性であり、実行ユニット10とシステムデータバス６
とを結合する。データバスバッファ40は、内部コントロ
ールバス70を介して、データのリード／ライト実行のた
めの制御信号R/W、RDL,RDO,WDL1およびWDL2を受ける。
リード／ライト信号R/Wはデータの読み出しモードか書
き込みモードかを指定する信号である。リードデータラ
ッチ信号RDLは、システムデータバス６上のデータをプ
ロセッサ１に取り込むためのタイミング信号であり、リ
ードデータ出力信号RDOは取り込んだデータを内部デー
タバスに転送するためのタイミング信号である。第１の
ライトデータラッチ信号WDL1は内部データバス上のデー
タをデータバスバッファ40内に取り込むためのタイミン
グ信号であり、第２ライトデータラッチ信号WDL2は取り
込んだデータをシステムデータバス６に転送するための
タイミング信号である。タイミング信号RDLによってバ
ッファ40に取り込まれたリードデータはデータ線41を介
してパリティ制御ユニット50に供給される。同ユニット
50は、取り込んだデータのシンドロームを計算し、端子
51からのパリティビットでの比較の上で取り込んだデー
タが有効か否かを示す信号52をパリティイネーブル制御
回路60に供給する。同回路60には端子61から冗長制御イ
ネーブルコントロール信号RECも供給されている。冗長
制御機能を付加するときは信号RECは“0"に固定され、
付加しないときは“1"に固定される。回路60からの信号
62が実行ユニット10に供給される。タイミング信号WDL1
によってバッファ40に取り込まれたライトデータはデー
タ線42を介して制御ユニット50に供給する。ユニット50
はライトデータのシンドロームを計算してパリティビッ
トを作成し、端子51に出力する。

第２図を参照すると、データバスバッファ40,パリテ
ィ制御ユニット50およびパリティイネーブル制御回路60
の詳細が示されている。データバスバッファ40は、Ｎ本
のシステムデータバス６−１及至６−Ｎおよび内部デー
タバス90−１及至90−Ｎに対し、Ｎ個のバッファユニッ
ト40−１及至40−Ｎを有している。各バッファユニット
は同じ構成であるので、第１のユニット40−１について
のみ示している。ラッチ回路413はタイミング信号WDL1
に対応して内部データバス90−１上のデータをラッチ
し、ラッチ回路412はタイミング信号WDL2に応答してラ
ッチ413の出力をラッチする。出力バッファ411はR/W信
号によって制御され、データライトモードのとき活性さ
れ、データリードモードのとき非活性されてその出力は
ハイインピーダンスとなる。入力バッファ414はR/W信号
によってデータリードモードのとき活性化されデータラ
イトモードのとき非活性となる。ラッチ回路415はタイ
ミング信号RDLに応答して入力バッファ414の出力したが
ってシステムデータバス６−１上のデータをラッチす
る。データリード出力バッファ416はタイミング信号RDO
に応答してラッチ415の出力を内部データバス90−１に
転送する。ラッチ415の出力はリードデータRD1として取
り出され、ラッチ413の出力はライトデータWD1として取
り出される。各バッファユニット40−１及至40−Ｎから
のリードデータRD1及至RDNはデータ線41を介して、ライ
トデータWD1及至WDNはデータ線42を介してパリティ制御
ユニット50内のマルチプレクサ501に供給される。マル
チプレクサ501はリード／ライト信号R/Wに応答して、リ
ード、モードのときはリードデータRD1−RDNを選択し、
ライトモードのときはライトデータWD1−WDNを選択す
る。マルチプレクサ501の出力はシンドロール計算ユニ
ット502に供給され、同ユニット502は供給されたデータ
のシンドロームを計算する。計算ユニット502の構成は
当業者にとってよく知られているところであり、また本
発明の特徴が同ユニット502の構成にあるのではないの
で、その詳細な説明は省略する。計算ユニット502の出
力53は排他的論理否定和ゲート（EX−NORゲート）503の
一方の入力に供給され、さらにタイミング信号WDL2に応
答してラッチ回路504にラッチされる。ラッチ回路504の
出力はリード／ライト信号R/Wによって制御される出力
バッファ505により、データライトモードのときパリテ
ィ端子51に出力される。入力バッファ506は信号R/Wによ
ってリードモードのとき開き端子51上のパリティビット
をラッチ回路507に供給する。同回路507はタイミング信
号RDLに応答してパリティビットをラッチし、EX−NORゲ
ート503の他方の入力に供給する。EX−NORゲート503の
出力はリードデータが有効か否かを示す信号52として取
り出され、パリティイネーブル制御回路60に供給され
る。同回路60はORゲート601で構成される。前述のとお
り、冗長制御機能を付加するときはイネーブル信号REC
は“0"に固定されるので、ORゲート61は信号52を信号線
62を介して実行ユニット10に転送する。冗長制御機能を
付加しないときは、信号RECは“1"に固定され、その結
果、ORゲート61の出力は信号52にかかわらず“1"に固定
される。すなわち、取り込んだデータはすべて有効なも
のであることを実行ユニット10に通知する。したがっ
て、冗長制御機能を付加しないシステムにおいてはパリ
ティビット端子51に対する何らの処理も必要なくなる。

次に、信号RELが“0"に固定されているとして第１図
及至第４図を参照して本マイクロプロセッサの動作を説
明する。なお、第３図はデータリード時のタイミングチ
ャートであり、第４図はデータライト時のタイミングチ
ャートである。本マイクロプロセッサ１のデータリード
／ライトのためバスサイクルはクロック信号φの二クロ
ック（T1およびT2ステート）で基本的に構成されてい
る。このクロック信号φをもとに二相クロック信号φ1,
φ２が発生され、これらは各タイミング信号の発生に用
いられる。

まず、データリードバスサイクルについて説明する
（第３図）。同バスサイクルの立上りに同期してマイク
ロプロセッサ１はシステムアドレスバス５にアドレス信
号を出力すると共にシステムコントロールバス４にデー
タリードコントロール信号を出力し、メモリ２および３
の所定の番地をアクセスする。メモリ２はアクセスされ
た番地のデータを読み出しシステムデータバス６に同一
データを転送する。メモリ３はメモリ２から読み出され
たデータに付加されているパリティビットをパリティビ
ット線７に転送する。マイクロプロセッサ１内の実行ユ
ニット10は、T2ステートの後半に生じるクロックφ２に
同期してリードデータラッチ信号RDLを発生する。した
がって、システムデータバス６上のメモリ２からのデー
タはデータバスバッファ40内のラッチ回路415に取り込
まれると共にシンドーム計算ユニット502に供給され
る。パリティビット線７上のパリティビットはラッチ回
路507にラッチされる。信号RDLが立下がるとラッチ回路
415の入力ゲートは閉じリードデータはラッチ415内にラ
ッチされる。T2ステートの終了したがって次のT1ステー
トの開始によってマイクロプロセッサは次のバスサイク
ルのためのアドレスをバス５に供給する。このT1ステー
トの後半に生じるクロックφ２に同期して実行ユニット
10はリードデータ出力信号RDOを発生し、その結果、サ
ードデータ出力バッファ416はラッチ415からのデータを
内部データバス90に転送する。一方、シンドローム計算
ユニット502はタイミング信号RDLによってリードデータ
を受け、同データのシンドロームを計算する。その計算
結果は、EX−NORゲート503によってラッチ507のパリテ
ィビットと比較され、その比較出力52はORゲート601、
信号線62を介して実行ユニット10に供給される。データ
バスバッファ40がメモリ２からのデータを取り込み内部
データバス90に転送するまでにクロック信号φの１クロ
ック分に相当する時間があり、同時間内にパリティ制御
ユニット50がリードデータが有効か否かの判定出力52を
発生できることは明らかである。したがって、パリティ
制御ユニット50が要するデータ判定時間はデータリード
バスサイクルに何ら現われず同サイクルが実質的に引き
伸ばされることはない。実行ユニット10は判定出力52
（62）によって供給されたデータが有効か否かを判断
し、もし同出力52が無効データを指示しているときは前
のバスサイクルを再起動するか又は処理を中断する。

データライトモード（第４図）においては、実行ユニ
ット10はデータライトバスサイクルの前のT2ステートに
おいて生じるクロック信号φ２に同期して、書き込むべ
きデータを内部データバス90に転送し、また第１ライト
データラッチ信号WD1を発生する。ラッチ回路413は同信
号に応答して内部データバス90上のデータを取り込むと
共にシンドローム計算ユニット502に転送する。同ユニ
ット502はライトデータのシンドロールの計算を開示す
る。ライトデータバスサイクルのT1ステートの始まりで
アドレス信号がシステムアドレスバス５に転送される。
このステートで生じるクロックφ２に同期して実行ユニ
ット10は第２ライトデータラッチ信号WDL2を発生する。
同信号に応答してラッチ412はラッチ413からのデータを
取り込む出力バッファ411を介してシステムデータバス
５に転送する。信号WDL1の発生からWDL2の発生までの時
間はクロックφの１クロック分に相当するので、同時間
シンドロール計算ユニット502のライトデータに対する
シンドローム計算は終了している。その計算結果53は、
信号WDL2に応答してラッチ504に取り込まれ、出力バッ
ファ505,端子51を介してパリティビット線７に転送され
る。システムデータバス５上のデータおよび線７上のパ
リティビットはメモリ２および３のアクセスされたアド
レスにそれぞれ書き込まれる。データライトサイクルに
おいても、シンドーム計算時間は同サイクルに現われな
い。

かくして、本マイクロプロセッサ１はメモリアクセス
タイムを引き伸ばすことなくオンチップ化されたパリテ
ィ制御ユニットを備えており、しかもパリティビットを
付加しないシステムへの適用も極めて容易となる。

上記実施例ではデータにのみパリティビットを付加し
たが、信頼性をさらに高めるためにアドレスにもパリテ
ィビットを付加するシステムもある。このようなシステ
ムに対応できるマイクロプロセッサを第２の実施例とし
て第５図に示す。なお、第１図と同一機能部は同一番号
で示しその説明を省略する。

本マイクロプロセッサ１システムアドレスバス５に供
給すべきアドレスにパリティビットを付加するためのア
ドレスパリティビット制御回路110をさらに備えてい
る。同回路110は、アドレスのシンドロームを計算する
計算ユニット112、その計算結果を第２アドレスラッチ
信号に応答してラッチするラッチ回路113、およびその
出力をアドレスバリティビット端子111を介してパリテ
ィビット線120に転送する出力バッファ114を有する。こ
のバッファ114はマイクロプロセッサ１がホルト状態の
ときに発生される信号HQによってハイインピーダンス状
態となる。アドレスバスバッファ30は各アドレスビット
80−０及至80−Ｍ、５−１及至５−Ｍに対応して同一の
バッファユニット30−１及至30−Ｍを有する。各ユニッ
トは第１アドレスラッチ信号AL1に応答して内部アドレ
スをラッチするラッチ回路301、その出力を第２アドレ
スラッチ信号AL2に応答してラッチするラッチ回路302お
よび出力バッファ303を有する。このバッファ303もボル
ト信号HQによってハイインピーダンスとする。

第６図にアドレス出力のタイミングチャートを示すよ
うに、前のバスサイクルのT2ステートにおいて発生され
るクロックφ１に同期して、実行ユニット10は内部アド
レスバス80にアドレスを転送すると共に信号AL1を発生
する。この信号AL1によってラッチ301は内部アドレスを
ラッチすると共にシンドロール計算ユニット112にアド
レスA1及至AMを供給する。T2ステートの終了したがって
T1ステートの開始におけるクロックφ１に同期して実行
ユニット10は信号AL2を発生する。この結果、ラッチ302
はラッチ301の出力を取り込みシステムアドレスバス５
に転送する。信号AL1の発生から信号AL2の発生までの時
間はクロックφの１クロック分に相当するから、同時間
内に計算ユニット112はシンドロームの計算を終了して
おり、その計算結果115は信号AL2に応答してラッチ113
に取り込まれ、端子111を介してビット線120に転送され
る。したがって、計算ユニット112の計算時間もアドレ
ス出力時間に現われない。

第５図に示したマイクロプロセッサは、データに対す
るパリティ制御をイネーブルにするかどうかの信号を外
部から受けるかわりに、実行ユニット10内にフラグ11を
有し、同フラグ11のセット，リセット信号をパリティイ
ネーブル制御信号RECとして用いている。無論、第１図
のように、外部端子から信号RECを受けてもよい。ま
た、第１図のプロセッサにおいて第５図のように内部の
フラグを設けて信号RECを作成してもよい。

上記実施例では、冗長情報としてパリティビットを用
いたが他の冗長制御方式を用いることもできる。さら
に、二種類以上の冗長制御方式を設け、構築すべきシス
テムに応じて各方式を切り換えて用いるようにすること
もできる。

〔発明の効果〕

以上のとおり、本発明によれば、メモリアクセス時間
を実質的に引き伸ばすことなくオンチップ化された冗長
制御回路を備えたマイクロプロセッサが提供でき、さら
には冗長制御機能を付加しないシステムへの適用が全体
のハードウェア構成を増加することなく容易としたマイ
クロプロセッサが提供される。

【図面の簡単な説明】

第１図は本発明の一実施例によるマイクロプロセッサを
用いたシステムブロック図、第２図は第１図に示したデ
ータバスバッファ，パリティ制御ユニットおよびパリテ
ィイネーブル制御回路を詳細に示すブロック図、第３図
はデータリードモードのタイミング図、第４図はデータ
ライトモードのタイミング図、第５図は本発明の他の実
施例のブロック図、第６図はアドレス出力のタイミング
図、第７図は従来プロセッサを用いたシステムブロック
図である。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】データ端子と、命令を実行する命令実行手
   段であって、所定命令の実行に伴いデータを前記データ
   端子を介して外部に出力する際に内部バスに前記データ
   を転送すると共に第１のデータラッチ信号を発生し、そ
   の後第２のデータラッチ信号を発生する命令実行手段
   と、前記データ端子と前記命令実行手段との間に介在
   し、前記第１のデータラッチ信号に応答して前記内部バ
   ス上の前記データを取り込み、前記第２のデータラッチ
   信号に応答して当該取り込んだデータにもとづき前記デ
   ータ端子を駆動するデータバスバッファとを有するマイ
   クロプロセッサにおいて、 前記データバスバッファは、前記第１のデータラッチ信
   号に応答して前記内部バス上の前記データをラッチする
   第１のラッチ手段と、前記第２のデータラッチ信号に応
   答して前記第１のラッチ手段の内容にもとづき前記デー
   タ端子を駆動する手段とを有し、 さらに、冗長情報端子と、冗長情報制御ユニットとが設
   けられ、前記冗長情報制御ユニットは、第１のラッチ手
   段の内容にもとづき前記データに対応する冗長情報を計
   算し出力する冗長情報計算手段と、前記第２のデータラ
   ッチ信号に応答して前記冗長情報計算手段から出力され
   た冗長情報にもとづき前記冗長情報端子を駆動する手段
   とを有することを特徴とするマイクロプロセッサ。
2. 【請求項２】データ端子と、命令を実行する命令実行手
   段であって所定命令の実行に伴い外部から前記データ端
   子を介してデータを入力する際に第１のデータラッチ信
   号を発生し、その後第２のデータラッチ信号を発生して
   前記データを内部バスに現れるようにする命令実行手段
   と、前記データ端子と前記命令実行手段との間に介在
   し、前記第１のデータラッチ信号に応答して前記データ
   端子上の前記データを取り込み、前記第２のデータラッ
   チ信号に応答して当該取り込んだデータを前記内部バス
   に転送するデータバスバッファとを有するマイクロプロ
   セッサにおいて、 前記データバスバッファは、前記第１のデータラッチ信
   号に応答して前記データ端子上の前記データをラッチす
   る第１のラッチ手段と、前記第２のデータラッチ信号に
   応答して前記第１のラッチ手段の内容を前記内部バスに
   転送する手段とを有し、 さらに、前記データに付随して外部から供給される冗長
   情報を受ける冗長情報端子と、冗長情報制御ユニットと
   が設けられ、前記冗長情報制御ユニットは、前記第１の
   ラッチ手段の内容にもとづき前記データに対応する冗長
   情報を計算し出力する冗長情報計算手段と、前記第１の
   データラッチ信号に応答して前記冗長情報端子上の前記
   冗長情報をラッチする第２のラッチ手段と、前記冗長情
   報計算手段から出力された冗長情報と前記第２のラッチ
   手段の内容とを比較してその比較結果を前記命令実行手
   段に通知する手段とを有することを特徴とするマイクロ
   プロセッサ。