JPH10312352A - メモリマップトi/oポート方式 - Google Patents
メモリマップトi/oポート方式Info
- Publication number
- JPH10312352A JPH10312352A JP12385097A JP12385097A JPH10312352A JP H10312352 A JPH10312352 A JP H10312352A JP 12385097 A JP12385097 A JP 12385097A JP 12385097 A JP12385097 A JP 12385097A JP H10312352 A JPH10312352 A JP H10312352A
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- Japan
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- data
- output port
- output
- ram
- cpu
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Abstract
(57)【要約】
【課題】 ソフトウェアの負担の増加やハードウェア規
模の増大を伴わないで、一度出力ポートから出力したデ
ータをCPUが読み込むことができるようにする。 【解決手段】 CPUと、データを記憶するRAMと、
メモリマップトI/Oポートとを備え、入力ポートのア
ドレス領域は出力ポートのアドレス領域とは異なり、前
記出力ポートのアドレス領域と前記RAMのアドレス領
域とは重複し、前記CPUが前記出力ポートからデータ
を出力するときに同時に前記RAMにも同一データを書
き込み、前記CPUが前記出力ポートから出力したデー
タを読み出す代わりに前記RAMに記憶されているデー
タを読み出す。
模の増大を伴わないで、一度出力ポートから出力したデ
ータをCPUが読み込むことができるようにする。 【解決手段】 CPUと、データを記憶するRAMと、
メモリマップトI/Oポートとを備え、入力ポートのア
ドレス領域は出力ポートのアドレス領域とは異なり、前
記出力ポートのアドレス領域と前記RAMのアドレス領
域とは重複し、前記CPUが前記出力ポートからデータ
を出力するときに同時に前記RAMにも同一データを書
き込み、前記CPUが前記出力ポートから出力したデー
タを読み出す代わりに前記RAMに記憶されているデー
タを読み出す。
Description
【0001】
【発明の属する技術分野】本発明は、CPUによって、
メモリマップトI/Oを通して、外部の回路との間でデ
ータを入出力するメモリマップトI/O方式に関するも
のである。
メモリマップトI/Oを通して、外部の回路との間でデ
ータを入出力するメモリマップトI/O方式に関するも
のである。
【0002】
【従来の技術】従来の技術の一つとして入力ポートと出
力ポートとを同一アドレスのメモリ空間上にマップする
方式がある。この方式におけるメモリ空間の割り当てを
図3に示す。この方式では、ポートに割り当てられてい
るアドレスからデータを読み出そうとすると周辺回路か
ら入力ポートが取り込んだデータが読み出され、一度C
PUが出力ポートから出力したデータを同一アドレスか
ら読み出すことができないので、出力ポートを通して出
力したデータを後で読み出す必要がある場合には、出力
ポートからデータを出力するときに、出力ポートから出
力するデータと同一のデータをソフトウェアによりRA
M内のデータメモリにも書き込み、必要時にこれを読み
出すことにより対応していた。
力ポートとを同一アドレスのメモリ空間上にマップする
方式がある。この方式におけるメモリ空間の割り当てを
図3に示す。この方式では、ポートに割り当てられてい
るアドレスからデータを読み出そうとすると周辺回路か
ら入力ポートが取り込んだデータが読み出され、一度C
PUが出力ポートから出力したデータを同一アドレスか
ら読み出すことができないので、出力ポートを通して出
力したデータを後で読み出す必要がある場合には、出力
ポートからデータを出力するときに、出力ポートから出
力するデータと同一のデータをソフトウェアによりRA
M内のデータメモリにも書き込み、必要時にこれを読み
出すことにより対応していた。
【0003】なお、出力ポートから出力したデータを記
憶する必要があるのは、一つには、CPUが一度出力し
たデータを判断や演算などのために後に知る必要がある
場合があるからである。また、出力したデータの一部を
変更する必要がある場合にもこの必要がある。すなわ
ち、通常CPUはデータを出力ポートから出力する場合
には、ビット単位ではなくバイト単位で行うので、ある
アドレスの出力ポートの特定のビットだけを変更するた
めには、一度出力されたデータを読み出してから、その
特定のビットだけに変更を加えて再出力するのである。
憶する必要があるのは、一つには、CPUが一度出力し
たデータを判断や演算などのために後に知る必要がある
場合があるからである。また、出力したデータの一部を
変更する必要がある場合にもこの必要がある。すなわ
ち、通常CPUはデータを出力ポートから出力する場合
には、ビット単位ではなくバイト単位で行うので、ある
アドレスの出力ポートの特定のビットだけを変更するた
めには、一度出力されたデータを読み出してから、その
特定のビットだけに変更を加えて再出力するのである。
【0004】別の従来の技術として、入力ポートと出力
ポートとを別々のアドレスのメモリ空間にマップする方
式がある。これも入力ポートと出力ポートとのアドレス
の重複により一度出力ポートから出力したデータを読み
出せないという問題点を解決するための方式である。こ
の方式におけるメモリ空間の割り当てを図4に示し、回
路構成の概念的ブロック図を図5に示す。この方式で
は、出力ポートに出力データを保持するためのラッチを
持たせ、CPUがこのラッチデータを読み出すことによ
り、一度CPUが出力ポートから出力したデータを同一
アドレスから読み出すことができる。
ポートとを別々のアドレスのメモリ空間にマップする方
式がある。これも入力ポートと出力ポートとのアドレス
の重複により一度出力ポートから出力したデータを読み
出せないという問題点を解決するための方式である。こ
の方式におけるメモリ空間の割り当てを図4に示し、回
路構成の概念的ブロック図を図5に示す。この方式で
は、出力ポートに出力データを保持するためのラッチを
持たせ、CPUがこのラッチデータを読み出すことによ
り、一度CPUが出力ポートから出力したデータを同一
アドレスから読み出すことができる。
【0005】
【発明が解決しようとする課題】前記第1の従来の技術
においては、ソフトウェアによって、出力ポートから出
力したデータを、再度データメモリに書き込まなくては
ならないので、ソフトウェアの負担が増加していた。
においては、ソフトウェアによって、出力ポートから出
力したデータを、再度データメモリに書き込まなくては
ならないので、ソフトウェアの負担が増加していた。
【0006】前記第2の従来の技術においては、ラッチ
とラッチデータの読み出しのためのラッチ周辺回路が必
要であり、ハードウェアが増大していた。
とラッチデータの読み出しのためのラッチ周辺回路が必
要であり、ハードウェアが増大していた。
【0007】そこで、本発明の解決しようとする課題
は、ソフトウェアの負担の増加やハードウェア規模の増
大を伴わないで、一度出力ポートから出力したデータを
CPUが読み出すことができるメモリマップトI/O方
式を提供することである。
は、ソフトウェアの負担の増加やハードウェア規模の増
大を伴わないで、一度出力ポートから出力したデータを
CPUが読み出すことができるメモリマップトI/O方
式を提供することである。
【0008】
【課題を解決するための手段】本発明におけるメモリマ
ップトI/Oポート方式は、CPUと、データを記憶す
るRAMと、メモリマップトI/Oポートとを備え、入
力ポートのアドレス領域は出力ポートのアドレス領域と
は異なり、前記出力ポートのアドレス領域と前記RAM
のアドレス領域とは重複し、前記CPUが前記出力ポー
トからデータを出力するときに同時に前記RAMにも同
一データを書き込み、前記CPUが前記出力ポートから
出力したデータを読み出す代わりに前記RAMに記憶さ
れているデータを読み出すことを特徴とする。
ップトI/Oポート方式は、CPUと、データを記憶す
るRAMと、メモリマップトI/Oポートとを備え、入
力ポートのアドレス領域は出力ポートのアドレス領域と
は異なり、前記出力ポートのアドレス領域と前記RAM
のアドレス領域とは重複し、前記CPUが前記出力ポー
トからデータを出力するときに同時に前記RAMにも同
一データを書き込み、前記CPUが前記出力ポートから
出力したデータを読み出す代わりに前記RAMに記憶さ
れているデータを読み出すことを特徴とする。
【0009】本発明におけるメモリマップト出力ポート
方式は、前記CPUと、データを記憶するRAMと、メ
モリマップト出力ポートとを備え、前記出力ポートのア
ドレス領域と前記RAMのアドレス領域とは重複し、前
記CPUが前記出力ポートからデータを出力するときに
同時に前記RAMにも同一データを書き込み、CPUが
前記出力ポートから出力したデータを読み出す代わりに
前記RAMに記憶されているデータを読み出すことを特
徴とする。
方式は、前記CPUと、データを記憶するRAMと、メ
モリマップト出力ポートとを備え、前記出力ポートのア
ドレス領域と前記RAMのアドレス領域とは重複し、前
記CPUが前記出力ポートからデータを出力するときに
同時に前記RAMにも同一データを書き込み、CPUが
前記出力ポートから出力したデータを読み出す代わりに
前記RAMに記憶されているデータを読み出すことを特
徴とする。
【0010】[作用]出力ポートから出力されるデータ
は、同じアドレスのRAMにも書き込まれるので、後
に、そのアドレスからデータを読み出そうとした場合
に、その出力されたデータをRAMから読み出せる。
は、同じアドレスのRAMにも書き込まれるので、後
に、そのアドレスからデータを読み出そうとした場合
に、その出力されたデータをRAMから読み出せる。
【0011】
【発明の実施の形態】図1は、本実施形態におけるメモ
リ空間を示す図である。出力ポートアドレス領域とRA
Mのアドレス領域とが重複している。また、出力ポート
のアドレス領域と入力ポートのアドレス領域とは分けら
れていて異なる。
リ空間を示す図である。出力ポートアドレス領域とRA
Mのアドレス領域とが重複している。また、出力ポート
のアドレス領域と入力ポートのアドレス領域とは分けら
れていて異なる。
【0012】図2は、本実施形態におけるマップトI/
O方式を実現する回路構成の概念的ブロック図である。
CPU1とRAM2と出力ポート3と入力ポート4とは
データバス8を共有する。CPU1から出力されるWR
ITE信号はWRITE線61を通してRAM2と出力
ポート3とに供給される。CPU1から出力されるRE
AD信号はREAD線62を通してRAM2と入力ポー
ト4とに供給される。CPU1から出力されるアドレス
はアドレスバス7を通してRAM2と出力ポート3と入
力ポート4とに供給される。出力ポートにはラッチなど
の出力データを保持する回路と、ラッチされた出力デー
タをCPUが読み出すためのラッチ周辺回路がない。
O方式を実現する回路構成の概念的ブロック図である。
CPU1とRAM2と出力ポート3と入力ポート4とは
データバス8を共有する。CPU1から出力されるWR
ITE信号はWRITE線61を通してRAM2と出力
ポート3とに供給される。CPU1から出力されるRE
AD信号はREAD線62を通してRAM2と入力ポー
ト4とに供給される。CPU1から出力されるアドレス
はアドレスバス7を通してRAM2と出力ポート3と入
力ポート4とに供給される。出力ポートにはラッチなど
の出力データを保持する回路と、ラッチされた出力デー
タをCPUが読み出すためのラッチ周辺回路がない。
【0013】次に、本発明の実施形態について図1及び
図2を参照して詳細に説明する。CPU1が出力ポート
3からデータを出力する場合には、データを出力する特
定の出力ポートのアドレスがCPU1からアドレスバス
7に出力され、出力ポートから出力するべきデータがC
PU1からデータバス8に出力される。書き込みのタイ
ミングでWRITE信号61がアクティブになる。出力
ポート3とRAM2は同一アドレスを共有しているの
で、この書き込みのタイミングで、出力ポート3から出
力データが出力されるのと同時に、RAM2にこの出力
データが書き込まれる。
図2を参照して詳細に説明する。CPU1が出力ポート
3からデータを出力する場合には、データを出力する特
定の出力ポートのアドレスがCPU1からアドレスバス
7に出力され、出力ポートから出力するべきデータがC
PU1からデータバス8に出力される。書き込みのタイ
ミングでWRITE信号61がアクティブになる。出力
ポート3とRAM2は同一アドレスを共有しているの
で、この書き込みのタイミングで、出力ポート3から出
力データが出力されるのと同時に、RAM2にこの出力
データが書き込まれる。
【0014】出力ポート3から出力されたデータを読み
出す場合には、まず、読み出すべき出力ポートのアドレ
スがCPU1からアドレスバス7に出力される。そし
て、CPU1から出力されるREAD信号62がアクテ
ィブになったときに、読み出すべき出力ポートと同一ア
ドレスのRAMからデータがデータバス8に出力され、
これがCPU1に読み込まれる。
出す場合には、まず、読み出すべき出力ポートのアドレ
スがCPU1からアドレスバス7に出力される。そし
て、CPU1から出力されるREAD信号62がアクテ
ィブになったときに、読み出すべき出力ポートと同一ア
ドレスのRAMからデータがデータバス8に出力され、
これがCPU1に読み込まれる。
【0015】CPU1に接続するRAM2は出力ポート
3に出力されるデータを保持するための専用のものであ
る必要はなく、プログラムや通常のデータを保持するた
めのものでよい。プログラムや通常のデータを保持する
RAMの容量は通常2のべき乗であり、プログラムや通
常のデータに使用されていない領域が残されている場合
が多い。従って、この未使用領域を出力ポートデータを
保持するために使用することができる。
3に出力されるデータを保持するための専用のものであ
る必要はなく、プログラムや通常のデータを保持するた
めのものでよい。プログラムや通常のデータを保持する
RAMの容量は通常2のべき乗であり、プログラムや通
常のデータに使用されていない領域が残されている場合
が多い。従って、この未使用領域を出力ポートデータを
保持するために使用することができる。
【0016】なお、本実施形態においては入力ポートも
メモリマップされているとしたが、入力ポートのアドレ
スは出力ポートのアドレスと重複していないだけで良
く、例えば、メモリアドレス空間とは別のポートアドレ
ス空間に割り当てられていても良い。
メモリマップされているとしたが、入力ポートのアドレ
スは出力ポートのアドレスと重複していないだけで良
く、例えば、メモリアドレス空間とは別のポートアドレ
ス空間に割り当てられていても良い。
【0017】
【発明の効果】以上説明したように本発明によれば、出
力ポートから出力されたデータをRAMに書き込むため
のソフトウェアの負担が無くなる。
力ポートから出力されたデータをRAMに書き込むため
のソフトウェアの負担が無くなる。
【0018】また、出力ポートから出力されたデータを
保持するためのラッチなどの特別なハードウェアが必要
でなくなる。
保持するためのラッチなどの特別なハードウェアが必要
でなくなる。
【0019】更に、出力ポートデータを保持するための
専用RAMを設ける必要はなく、通常のRAMの空き領
域を使用することができる。
専用RAMを設ける必要はなく、通常のRAMの空き領
域を使用することができる。
【0020】従って、ソフトウェア或いはハードウェア
の負担なく、出力ポートから出力されたデータを後にC
PUが読み込むことができる。
の負担なく、出力ポートから出力されたデータを後にC
PUが読み込むことができる。
【図1】本発明におけるメモリ空間の説明図である。
【図2】本発明における回路構成の概念的ブロック図で
ある。
ある。
【図3】第1の従来の技術におけるメモリ空間の説明図
である。
である。
【図4】第2の従来の技術におけるメモリ空間の説明図
である。
である。
【図5】第2の従来の技術における回路構成の概念的ブ
ロック図である。W/R等の制御線
ロック図である。W/R等の制御線
1 CPU 2 RAM 3 出力ポート 4 入力ポート 5 周辺回路 7 アドレスバス 8 データバス 61 WRITE線 62 READ線
Claims (2)
- 【請求項1】 CPUと、データを記憶するRAMと、
メモリマップトI/Oポートとを備え、入力ポートのア
ドレス領域は出力ポートのアドレス領域とは異なり、前
記出力ポートのアドレス領域と前記RAMのアドレス領
域とは重複し、前記CPUが前記出力ポートからデータ
を出力するときに同時に前記RAMにも同一データを書
き込み、前記CPUが前記出力ポートから出力したデー
タを読み出す代わりに前記RAMに記憶されているデー
タを読み出すことを特徴とするメモリマップトI/Oポ
ート方式。 - 【請求項2】 CPUと、データを記憶するRAMと、
メモリマップト出力ポートとを備え、前記出力ポートの
アドレス領域と前記RAMのアドレス領域とは重複し、
前記CPUが前記出力ポートからデータを出力するとき
に同時に前記RAMにも同一データを書き込み、前記C
PUが前記出力ポートから出力したデータを読み出す代
わりに前記RAMに記憶されているデータを読み出すこ
とを特徴とするメモリマップト出力ポート方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12385097A JPH10312352A (ja) | 1997-05-14 | 1997-05-14 | メモリマップトi/oポート方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12385097A JPH10312352A (ja) | 1997-05-14 | 1997-05-14 | メモリマップトi/oポート方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10312352A true JPH10312352A (ja) | 1998-11-24 |
Family
ID=14870952
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12385097A Pending JPH10312352A (ja) | 1997-05-14 | 1997-05-14 | メモリマップトi/oポート方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10312352A (ja) |
-
1997
- 1997-05-14 JP JP12385097A patent/JPH10312352A/ja active Pending
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