JPH11145465A - Vertical field effect transistor and manufacture thereof - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体基板の厚さ方
向の両端にソース及びドレインが設けられその中間部に
ゲートが設けられた縦型電界効果トランジスタ及びその
製造方法に関し、特に、ベース領域の電極取出部である
バックゲートコンタクト領域における抵抗が低い縦型電
界効果トランジスタ及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a vertical field effect transistor in which a source and a drain are provided at both ends in a thickness direction of a semiconductor substrate and a gate is provided at an intermediate portion thereof, and a method of manufacturing the same. The present invention relates to a vertical field-effect transistor having a low resistance in a back gate contact region as an electrode extraction portion and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】従来、縦型電界効果トランジスタは以下
のようにして製造されている。図４（ａ）乃至（ｆ）は
従来のｎチャネル縦型電界効果トランジスタの製造方法
を工程順に示す断面図である。先ず、図４（ａ）に示す
ように、ｎ型シリコン基板５１を用意する。次に、図４
（ｂ）に示すように、ｎ型シリコン基板５１上にゲート
酸化膜５２及びゲートポリシリコン層５３を順次形成す
る。2. Description of the Related Art Conventionally, a vertical field effect transistor has been manufactured as follows. 4A to 4F are cross-sectional views showing a method for manufacturing a conventional n-channel vertical field effect transistor in the order of steps. First, as shown in FIG. 4A, an n-type silicon substrate 51 is prepared. Next, FIG.
As shown in (b), a gate oxide film 52 and a gate polysilicon layer 53 are sequentially formed on an n-type silicon substrate 51.
【０００３】次いで、図４（ｃ）に示すように、フォト
リソグラフィ技術によりゲートポリシリコン層５３及び
ゲート酸化膜５２を選択的にエッチングする。そして、
ゲートポリシリコン層５３をマスクとして、イオン注入
又は拡散法によりｎ型シリコン基板５１の表面にｐ型ベ
ース領域５４を形成する。Next, as shown in FIG. 4C, the gate polysilicon layer 53 and the gate oxide film 52 are selectively etched by photolithography. And
Using the gate polysilicon layer 53 as a mask, a p-type base region 54 is formed on the surface of the n-type silicon substrate 51 by ion implantation or diffusion.
【０００４】その後、図４（ｄ）に示すように、フォト
リソグラフィ技術によりｐ型ベース領域５４上に選択的
にレジスト５５を形成した後、ゲートポリシリコン層５
３及びレジスト５５をマスクとして、イオン注入又は拡
散法によりｐ型ベース領域５４の表面にｎ型ソース領域
５６を形成する。Thereafter, as shown in FIG. 4D, a resist 55 is selectively formed on the p-type base region 54 by a photolithography technique, and then a gate polysilicon layer 5 is formed.
Using the resist 3 and the resist 55 as a mask, an n-type source region 56 is formed on the surface of the p-type base region 54 by ion implantation or diffusion.
【０００５】次に、図４（ｅ）に示すように、レジスト
５５を除去した後、全面に層間絶縁膜５７としてＢＰＳ
Ｇ膜を形成する。そして、フォトリソグラフィ技術によ
り、ベース領域５４及びソース領域５６とコンタクトを
とるためのコンタクト窓５８を開口する。Next, as shown in FIG. 4E, after removing the resist 55, a BPS
A G film is formed. Then, a contact window 58 for making contact with the base region 54 and the source region 56 is opened by photolithography.
【０００６】次いで、図４（ｆ）に示すように、ベース
領域５４及びソース領域５６に接続されたソース電極５
９並びにドレインとなるｎ型シリコン基板５１に接続さ
れたドレイン電極６０を形成する。こうして、縦型電界
効果トランジスタが製造される。Next, as shown in FIG. 4F, a source electrode 5 connected to a base region 54 and a source region 56 is formed.
9 and a drain electrode 60 connected to the n-type silicon substrate 51 serving as a drain. Thus, a vertical field effect transistor is manufactured.
【０００７】また、半導体装置の高集積化を実現するた
めにチャネル領域にロコス（ＬＯＣＯＳ）形状を適用し
た縦型電界効果トランジスタが知られている。図５は従
来の縦型電界効果トランジスタを示す断面図である。こ
の縦型電界効果トランジスタにおいては、チャネル領域
にロコス形状が適用されている。つまり、シリコン基板
６１の表面にベース領域６４が形成され、ベース領域６
４内にソース領域６６が形成され、ゲート酸化膜６２が
ソース領域６６上から隣り合うベース領域６４の間まで
延出して形成されている。更に、ゲート酸化膜６２上に
はゲートポリシリコン層６３が形成されており、ゲート
ポリシリコン層６３は層間絶縁膜６７に覆われている。
なお、ベース領域６４及びソース領域６６上にはコンタ
クト窓６８が設けられている。そして、ベース領域６４
及びソース領域６６に接続されたソース電極６９並びに
ドレイン領域となるｎ型シリコン基板６１に接続された
ドレイン電極７０が形成されている。Further, a vertical field-effect transistor in which a LOCOS shape is applied to a channel region in order to realize high integration of a semiconductor device is known. FIG. 5 is a sectional view showing a conventional vertical field effect transistor. In this vertical field effect transistor, a LOCOS shape is applied to a channel region. That is, the base region 64 is formed on the surface of the silicon substrate 61 and the base region 6
4, a source region 66 is formed, and a gate oxide film 62 is formed to extend from above the source region 66 to between the adjacent base regions 64. Further, a gate polysilicon layer 63 is formed on the gate oxide film 62, and the gate polysilicon layer 63 is covered with an interlayer insulating film 67.
Note that a contact window 68 is provided on the base region 64 and the source region 66. Then, the base region 64
Further, a source electrode 69 connected to the source region 66 and a drain electrode 70 connected to the n-type silicon substrate 61 serving as a drain region are formed.
【０００８】このように構成された縦型電界効果トラン
ジスタにおいては、チャネルを半導体基板の厚さ方向
（以下、深さ方向という）に広く形成することができる
ので、ロコス形状が適用されていないものと比して、半
導体基板の面方向（以下、水平方向という）の縮小が可
能となるため、半導体装置を微細化することができる。In the vertical field effect transistor thus configured, the channel can be formed widely in the thickness direction (hereinafter, referred to as the depth direction) of the semiconductor substrate, so that the LOCOS shape is not applied. In comparison with the above, the size of the semiconductor substrate can be reduced in the plane direction (hereinafter, referred to as horizontal direction), so that the semiconductor device can be miniaturized.
【０００９】しかし、前述のように構成された従来の縦
型電界効果トランジスタにおいては、半導体装置の高集
積化に伴ってコンタクト窓５８又は６８の幅を縮小する
と、ベース領域５４又は６４の電極取出部であるバック
ゲートコンタクト領域の面積が減少する。電気抵抗は導
電体の面積に反比例するので、バックゲートコンタクト
領域の面積が減少すると、バックゲートコンタクト領域
の寄生抵抗（以下、寄生抵抗をベース抵抗という）ＲB
が高くなる。ベース抵抗ＲBが高くなると、局部的に電
流密度が高くなり、バックゲートコンタクト領域に寄生
する寄生バイポーラトランジスタが動作して素子が破壊
される。図６（ａ）は従来の縦型電界効果トランジスタ
のバックゲートコンタクト領域を示す模式的断面図であ
り、（ｂ）はその等価回路を示す回路図である。図６
（ａ）に示すように、バックゲートコンタクト領域はド
レイン電極７４、半導体基板７１、ベース領域７２及び
ソース領域７３から構成されており、図６（ｂ）に示す
ように、このバックゲートコンタクト領域には、ドレイ
ン７９、ゲート電極８０及びソース８１からなる電界効
果トランジスタの他に、寄生コンデンサ７５、寄生ダイ
オード７６、ベース抵抗７７及び寄生バイポーラトラン
ジスタ７８が存在している。コンタクト幅が広い場合に
はベース抵抗ＲBが小さいため、ベース抵抗７７に印加
される電圧は流れる電流によって寄生バイポーラトラン
ジスタ７８を動作させる電圧（ＶON）には達しない。例
えば、電圧ＶONは約０．７Ｖである。このとき、電流は
経路Ａを通る。一方、コンタクト幅が狭い場合にはベー
ス抵抗ＲBが大きくなり、ベース抵抗７７に印加される
電圧が流れる電流によって寄生バイポーラトランジスタ
７８が動作する電圧（ＶON）に達することがある。この
とき、電流は経路Ｂを通り、過大電流が流れて素子が破
壊されてしまう。However, in the conventional vertical field effect transistor configured as described above, if the width of the contact window 58 or 68 is reduced in accordance with the high integration of the semiconductor device, the electrode extraction of the base region 54 or 64 is performed. The area of the back gate contact region which is a portion is reduced. Since the electric resistance is inversely proportional to the area of the conductor, when the area of the back gate contact region decreases, the parasitic resistance of the back gate contact region (hereinafter, the parasitic resistance is referred to as a base resistance) R B
Will be higher. When the base resistance R B is high, locally the current density increases, the parasitic bipolar transistor parasitic on the back gate contact region element operates is destroyed. FIG. 6A is a schematic sectional view showing a back gate contact region of a conventional vertical field effect transistor, and FIG. 6B is a circuit diagram showing an equivalent circuit thereof. FIG.
As shown in FIG. 6A, the back gate contact region includes a drain electrode 74, a semiconductor substrate 71, a base region 72, and a source region 73. As shown in FIG. Includes a parasitic capacitor 75, a parasitic diode 76, a base resistor 77, and a parasitic bipolar transistor 78 in addition to a field effect transistor including a drain 79, a gate electrode 80, and a source 81. For small base resistance R B when the contact width is wide, the voltage applied to the base resistor 77 does not reach the voltage for operating the parasitic bipolar transistor 78 (V ON) by the current flowing. For example, the voltage V ON is about 0.7V. At this time, the current passes through the path A. On the other hand, when the contact width is narrow, the greater the base resistance R B, the parasitic bipolar transistor 78 by the current flowing through the voltage applied to the base resistor 77 can be reached voltage (V ON) to operate. At this time, the current passes through the path B, an excessive current flows, and the element is destroyed.
【００１０】また、その製造工程数を減少すると共に、
ソース領域形成のためのレジストの位置ずれを防止する
縦型電界効果トランジスタが提案されている（特開昭６
４−８００７８号公報）。この公報に記載された縦型電
界効果トランジスタを製造する方法においては、ゲート
電極を形成した後に、このゲート電極をマスクとしてベ
ース領域及びソース領域を形成する。そして、全面に層
間絶縁膜を堆積した後、フォトレジストを使用してソー
ス領域を貫通しベース領域まで到達する溝をゲート電極
間に形成する。そして、全面にアルミニウム層を形成す
ることにより、縦型電界効果トランジスタを製造してい
る。In addition to reducing the number of manufacturing steps,
There has been proposed a vertical field-effect transistor for preventing displacement of a resist for forming a source region (Japanese Patent Application Laid-Open No. Sho.
4-80078). In the method of manufacturing a vertical field-effect transistor described in this publication, after forming a gate electrode, a base region and a source region are formed using the gate electrode as a mask. Then, after an interlayer insulating film is deposited on the entire surface, a trench penetrating the source region and reaching the base region is formed between the gate electrodes using a photoresist. By forming an aluminum layer on the entire surface, a vertical field effect transistor is manufactured.
【００１１】この従来の縦型電界効果トランジスタにお
いては、その製造工程数を減少すると共に、ソース領域
形成のためのレジストの位置ずれを防止することができ
るだけでなく、バックゲートコンタクト領域でソース領
域とベース領域とが深さ方向に並んで形成されているた
め、この領域の抵抗を高くすることなくコンタクト幅を
狭くすることができる。In this conventional vertical field effect transistor, not only the number of manufacturing steps can be reduced, but also the displacement of the resist for forming the source region can be prevented. Since the base region and the base region are formed side by side in the depth direction, the contact width can be reduced without increasing the resistance of this region.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、特開昭
６４−８００７８号公報に記載された従来の縦型電界効
果トランジスタでは、チャネルの水平方向の縮小が実現
されず、半導体装置の微細化に十分には対応することが
できないという問題点がある。単に、前述の縦型電界効
果トランジスタのチャネル領域にロコス形状を適用する
のでは、その製造工程数が著しく増加してしまう。However, in the conventional vertical field-effect transistor described in Japanese Patent Application Laid-Open No. 64-80078, reduction of the channel in the horizontal direction cannot be realized, which is not sufficient for miniaturization of a semiconductor device. Has a problem that it cannot be dealt with. Simply applying the LOCOS shape to the channel region of the above-described vertical field-effect transistor significantly increases the number of manufacturing steps.
【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、少ない製造工程数で製造することができ、
微細化しても安定して動作することができる縦型電界効
果トランジスタ及びその製造方法を提供することを目的
とする。The present invention has been made in view of the above problems, and can be manufactured with a small number of manufacturing steps.
It is an object of the present invention to provide a vertical field-effect transistor that can operate stably even when miniaturized and a method for manufacturing the same.
【００１４】[0014]
【課題を解決するための手段】本発明に係る縦型電界効
果トランジスタは、第１導電型の半導体基板と、この半
導体基板の表面に形成された第１導電型の逆の第２導電
型のベース領域と、このベース領域上に形成された第１
導電型のソース領域と、このソース領域上から前記ベー
ス領域の側方の位置まで延出するゲート酸化膜と、前記
ソース領域及び前記ベース領域に接続されたソース電極
とを有することを特徴とする。A vertical field effect transistor according to the present invention comprises a semiconductor substrate of a first conductivity type and a second conductivity type opposite to the first conductivity type formed on the surface of the semiconductor substrate. A base region and a first region formed on the base region;
A source region of a conductivity type, a gate oxide film extending from above the source region to a position lateral to the base region, and a source electrode connected to the source region and the base region. .
【００１５】本発明においては、ソース領域とベース領
域とが半導体基板の厚さ方向に並んで形成されているの
で、半導体装置の微細化のためにコンタクト幅を狭くし
てもこの領域の抵抗の上昇は抑制され、安定して動作す
る。また、ゲート酸化膜がベース領域の側方の位置まで
延出して形成されているので、チャネルを深さ方向に広
く形成することができ、半導体装置の水平方向における
寸法を縮小することができる。In the present invention, since the source region and the base region are formed side by side in the thickness direction of the semiconductor substrate, even if the contact width is reduced for miniaturization of the semiconductor device, the resistance of this region is reduced. The rise is suppressed and it operates stably. Further, since the gate oxide film is formed to extend to the side of the base region, the channel can be formed wider in the depth direction, and the horizontal dimension of the semiconductor device can be reduced.
【００１６】前記ベース領域は複数個設けられており、
隣り合うベース領域に接続された第２導電型の拡散層を
有し、前記ソース電極は前記拡散層に接続されているこ
とが望ましい。拡散層を設けることにより、オン抵抗を
より低下させることができる。A plurality of the base regions are provided,
It is preferable that the semiconductor device includes a diffusion layer of the second conductivity type connected to the adjacent base region, and the source electrode is connected to the diffusion layer. By providing the diffusion layer, the on-resistance can be further reduced.
【００１７】また、前記ゲート酸化膜を前記ソース電極
よりも深く形成することにより、よりチャネルを深く形
成することができるので、半導体装置を縮小しやすい。Further, the channel can be formed deeper by forming the gate oxide film deeper than the source electrode, so that the semiconductor device can be easily reduced in size.
【００１８】本発明に係る縦型電界効果トランジスタの
製造方法は、第１導電型の半導体基板の表面に複数個の
第１のロコス酸化膜を選択的に形成する工程と、前記第
１のロコス酸化膜間に第１導電型の逆の第２導電型のベ
ース領域を形成する工程と、前記第１のロコス酸化膜を
除去する工程と、前記ベース領域間の前記半導体基板の
表面に選択的に第２導電型の拡散層を形成する工程と、
前記ベース領域の表面に第１導電型のソース領域を形成
する工程とを有することを特徴とする。A method of manufacturing a vertical field-effect transistor according to the present invention includes the steps of selectively forming a plurality of first LOCOS oxide films on a surface of a semiconductor substrate of a first conductivity type; Forming a base region of a second conductivity type opposite to the first conductivity type between oxide films; removing the first LOCOS oxide film; selectively forming a surface of the semiconductor substrate between the base regions; Forming a diffusion layer of the second conductivity type in
Forming a first conductivity type source region on the surface of the base region.
【００１９】本発明においては、半導体基板表面にロコ
ス酸化膜を形成しこれを除去して溝を形成している。そ
して、この溝に挟まれた領域にソース領域とベース領域
とを半導体基板の厚さ方向に並べて形成しているので、
半導体装置の微細化のためにコンタクト幅を狭くしても
この領域の抵抗の上昇は抑制され、縦型電界効果トラン
ジスタは安定して動作する。また、前述の溝内にゲート
酸化膜及びゲート電極を形成することができるので、チ
ャネルを深さ方向に形成して半導体装置の水平方向の寸
法を縮小することができる。In the present invention, a groove is formed by forming a LOCOS oxide film on the surface of a semiconductor substrate and removing the LOCOS oxide film. Since the source region and the base region are formed side by side in the thickness direction of the semiconductor substrate in the region sandwiched between the grooves,
Even if the contact width is reduced for miniaturization of the semiconductor device, an increase in resistance in this region is suppressed, and the vertical field effect transistor operates stably. Further, since the gate oxide film and the gate electrode can be formed in the above-described groove, the channel can be formed in the depth direction, and the horizontal dimension of the semiconductor device can be reduced.
【００２０】前記拡散層を形成する工程は、イオン注入
及び拡散法からなる群から選択された１種の方法により
前記拡散層を形成する工程を有することができる。The step of forming the diffusion layer may include the step of forming the diffusion layer by one method selected from the group consisting of ion implantation and diffusion.
【００２１】また、前記第１のロコス酸化膜を形成する
工程は、前記半導体基板の表面に前記第１のロコス酸化
膜の数よりも少ない数の第２のロコス酸化膜を形成する
工程と、前記第２のロコス酸化膜を除去する工程と、前
記第２のロコス酸化膜が形成された領域に前記第１のロ
コス酸化膜を形成し前記半導体基板の表面に前記第１の
ロコス酸化膜を選択的に形成する工程とを有してもよ
い。The step of forming the first LOCOS oxide film includes the steps of: forming a second LOCOS oxide film on the surface of the semiconductor substrate, the number being smaller than the number of the first LOCOS oxide films; Removing the second LOCOS oxide film, forming the first LOCOS oxide film in a region where the second LOCOS oxide film is formed, and depositing the first LOCOS oxide film on a surface of the semiconductor substrate. And a step of forming selectively.
【００２２】[0022]
【発明の実施の形態】以下、本発明の実施例方法に係る
縦型電界効果トランジスタの製造方法について、添付の
図面を参照して具体的に説明する。図１（ａ）乃至
（ｄ）及び図２（ａ）乃至（ｄ）は本発明の実施例方法
に係る縦型電界効果トランジスタの製造方法を工程順に
示す断面図である。本実施例方法においては、先ず、図
１（ａ）に示すように、ｎ型シリコン基板１を用意す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a method for manufacturing a vertical field effect transistor according to an embodiment of the present invention will be specifically described with reference to the accompanying drawings. 1A to 1D and 2A to 2D are cross-sectional views illustrating a method of manufacturing a vertical field-effect transistor according to an embodiment of the present invention in the order of steps. In the method of this embodiment, first, as shown in FIG. 1A, an n-type silicon substrate 1 is prepared.
【００２３】次に、図１（ｂ）に示すように、ｎ型シリ
コン基板１上に酸化膜２及び窒化膜３を順次形成する。
その後、フォトリソグラフィ技術により、酸化膜２及び
窒化膜３を選択的にエッチングすることにより、バック
ゲートコンタクト領域又はチャネルを有するチャネルロ
コス領域が形成される予定の領域に酸化膜２及び窒化膜
３を残す。Next, as shown in FIG. 1B, an oxide film 2 and a nitride film 3 are sequentially formed on an n-type silicon substrate 1.
Thereafter, the oxide film 2 and the nitride film 3 are selectively etched by a photolithography technique, so that the oxide film 2 and the nitride film 3 are formed in a region where a back gate contact region or a channel LOCOS region having a channel is to be formed. leave.
【００２４】次いで、図１（ｃ）に示すように、酸化膜
２を成長させてロコス酸化膜２ａを形成する。これによ
り、バックゲートコンタクト領域又はチャネルロコス領
域が形成される予定の領域にロコス形状が形成される。
そして、窒化膜３をエッチング除去する。Next, as shown in FIG. 1C, an oxide film 2 is grown to form a LOCOS oxide film 2a. As a result, a LOCOS shape is formed in a region where the back gate contact region or the channel LOCOS region is to be formed.
Then, the nitride film 3 is removed by etching.
【００２５】次に、図１（ｄ）に示すように、酸化膜２
ａをマスクとして、イオン注入又は拡散法により、酸化
膜２ａ間のｎ型シリコン基板１表面にｐ型ベース領域４
を形成する。Next, as shown in FIG.
a is used as a mask to form a p-type base region 4 on the surface of the n-type silicon
To form
【００２６】その後、図２（ａ）に示すように、酸化膜
２ａをエッチング除去し、レジスト膜を全面に形成す
る。そして、レジスト膜をフォトリソグラフィ技術によ
り選択的にエッチングし、バックゲートコンタクト領域
が形成される予定の領域に開口部を有するレジスト５を
形成する。次に、レジスト５をマスクとして、イオン注
入又は拡散法により、ベース領域として作用するｐ型の
バックゲート拡散層６をｎ型シリコン基板１表面に形成
する。Thereafter, as shown in FIG. 2A, the oxide film 2a is removed by etching, and a resist film is formed on the entire surface. Then, the resist film is selectively etched by photolithography to form a resist 5 having an opening in a region where a back gate contact region is to be formed. Next, using the resist 5 as a mask, a p-type back gate diffusion layer 6 serving as a base region is formed on the surface of the n-type silicon substrate 1 by ion implantation or diffusion.
【００２７】そして、図２（ｂ）に示すように、レジス
ト５を除去した後、バックゲート拡散層６に隣接するｐ
型ベース領域４上に開口部を有するレジスト７を形成す
る。次いで、レジスト７をマスクとして、イオン注入又
は拡散法により、バックゲート拡散層６に隣接するｐ型
ベース領域４の表面にソース領域８を形成する。こうし
て、バックゲートコンタクト領域１７が形成される。Then, as shown in FIG. 2B, after the resist 5 is removed, the p adjacent to the back gate diffusion layer 6 is removed.
A resist 7 having an opening is formed on the mold base region 4. Next, using the resist 7 as a mask, a source region 8 is formed on the surface of the p-type base region 4 adjacent to the back gate diffusion layer 6 by ion implantation or diffusion. Thus, the back gate contact region 17 is formed.
【００２８】次に、図２（ｃ）に示すように、レジスト
７を除去した後、バックゲート拡散層６から離間する方
向へソース領域８の中央部から延出するゲート酸化膜９
及びポリシリコンからなるゲート電極１０をｎ型シリコ
ン基板１上に順次形成する。このとき、ロコス形状の溝
内にゲート酸化膜９及びゲート電極１０が形成され、こ
の領域にチャネルロコス領域１６が形成される。次い
で、全面に層間絶縁膜１１を形成した後、フォトリソグ
ラフィ技術により、バックゲート拡散層６上にベース領
域４及びソース領域８とコンタクトをとるためのコンタ
クト窓１２を形成する。Next, as shown in FIG. 2C, after the resist 7 is removed, a gate oxide film 9 extending from the center of the source region 8 in a direction away from the back gate diffusion layer 6.
And a gate electrode 10 made of polysilicon are sequentially formed on the n-type silicon substrate 1. At this time, the gate oxide film 9 and the gate electrode 10 are formed in the LOCOS-shaped groove, and the channel LOCOS region 16 is formed in this region. Next, after an interlayer insulating film 11 is formed on the entire surface, a contact window 12 for making contact with the base region 4 and the source region 8 is formed on the back gate diffusion layer 6 by photolithography.
【００２９】そして、図２（ｄ）に示すように、バック
ゲート拡散層６、ベース領域４及びソース領域８に接続
されたソース電極１３並びにドレイン領域となるｎ型シ
リコン基板１に接続されたドレイン電極１４を形成す
る。Then, as shown in FIG. 2D, the source electrode 13 connected to the back gate diffusion layer 6, the base region 4 and the source region 8, and the drain connected to the n-type silicon substrate 1 serving as a drain region. An electrode 14 is formed.
【００３０】このようにして製造された本実施例の縦型
電界効果トランジスタは、図２（ｄ）に示す構造を有し
ており、バックゲートコンタクト領域１７にロコス形状
の溝が形成され、この溝にソース電極１３が埋め込まれ
ている。このため、オン抵抗を従来のものと比して約１
０％低減することができる。これにより、寄生バイポー
ラトランジスタを動作させることなく安定して縦型電界
効果トランジスタを動作させることができる。また、ソ
ース領域８とのコンタクトを深さ方向に深く形成するこ
とができ、従来よりもコンタクト幅を縮小することがで
きる。これにより、ベース領域を浅くしてセルを微細化
することが可能となる。更に、チャネルロコス領域にも
ロコス形状の溝が形成され、この溝にゲート酸化膜９及
びゲート電極１０が形成されているため、チャネルを深
さ方向に形成することができ縦型電界効果トランジスタ
を有する半導体装置を微細化することができる。The vertical field-effect transistor of this embodiment manufactured in this manner has the structure shown in FIG. 2D, and a locos-shaped groove is formed in the back gate contact region 17. The source electrode 13 is buried in the groove. For this reason, the on-resistance is reduced by about 1 compared to the conventional one.
0% can be reduced. Thereby, the vertical field effect transistor can be operated stably without operating the parasitic bipolar transistor. Further, the contact with the source region 8 can be formed deep in the depth direction, and the contact width can be reduced as compared with the related art. As a result, the cell can be miniaturized by making the base region shallow. Further, since a locos-shaped groove is also formed in the channel locus region, and the gate oxide film 9 and the gate electrode 10 are formed in this groove, the channel can be formed in the depth direction, and the vertical field effect transistor can be formed. Semiconductor device can be miniaturized.
【００３１】次に、本発明の第２の実施例に係る縦型電
界効果トランジスタについて説明する。図３は本発明の
第２の実施例に係る縦型電界効果トランジスタを示す断
面図である。本実施例においては、バックゲートコンタ
クト領域３１とチャネルロコス領域３０とが相互に間隔
を空けて交互に区画されている。そして、シリコン基板
２１の表面のバックゲートコンタクト領域３１及びチャ
ネルロコス領域３０間にベース領域２５が形成され、ベ
ース領域２５上にソース領域２６が形成されている。ま
た、ゲート酸化膜２２がソース領域２６上からチャネル
ロコス領域３０内でベース領域２５の側方の位置まで延
出して形成されている。更に、ゲート酸化膜２２上には
ポリシリコンからなるゲート電極２３が形成されてお
り、ゲート電極２３は層間絶縁膜２４に覆われている。
また、バックゲートコンタクト領域３１には隣り合うベ
ース領域２５に接続されベース領域として作用するバッ
クゲート拡散層２７が形成されている。そして、バック
ゲート拡散層２７、ベース領域２５及びソース領域２６
に接続されたソース電極２８並びにドレイン領域となる
ｎ型シリコン基板２１に接続されたドレイン電極２９が
形成されている。なお、ゲート酸化膜２２が形成されて
いる深さはソース電極２８が形成されている深さよりも
深い。Next, a vertical field effect transistor according to a second embodiment of the present invention will be described. FIG. 3 is a sectional view showing a vertical field effect transistor according to a second embodiment of the present invention. In this embodiment, the back gate contact region 31 and the channel LOCOS region 30 are alternately partitioned with an interval therebetween. Then, a base region 25 is formed between the back gate contact region 31 and the channel LOCOS region 30 on the surface of the silicon substrate 21, and a source region 26 is formed on the base region 25. Further, a gate oxide film 22 is formed to extend from above the source region 26 to a position beside the base region 25 in the channel LOCOS region 30. Further, a gate electrode 23 made of polysilicon is formed on the gate oxide film 22, and the gate electrode 23 is covered with an interlayer insulating film 24.
In the back gate contact region 31, a back gate diffusion layer 27 connected to the adjacent base region 25 and acting as a base region is formed. Then, the back gate diffusion layer 27, the base region 25, and the source region 26
And a drain electrode 29 connected to the n-type silicon substrate 21 to be a drain region. Note that the depth at which the gate oxide film 22 is formed is deeper than the depth at which the source electrode 28 is formed.
【００３２】本実施例においては、ゲート酸化膜２２が
形成されている深さがソース電極２８が形成されている
深さよりも深いため、チャネルをより深く形成すること
ができる。これにより、より半導体装置を微細化するこ
とができる。In the present embodiment, since the depth at which the gate oxide film 22 is formed is deeper than the depth at which the source electrode 28 is formed, the channel can be formed deeper. Thereby, the semiconductor device can be further miniaturized.
【００３３】上述の縦型電界効果トランジスタは、第１
の実施例方法と同様の工程により製造することができる
が、図１（ｂ）及び（ｃ）に示すロコス酸化膜を形成す
る工程の前に、チャネルロコス領域３０が形成される予
定の領域にのみロコス形状の溝を形成する必要がある。
これにより、ゲート酸化膜２２をソース電極２８よりも
深く形成することができる。The above-mentioned vertical field-effect transistor has a first
1B, but before the step of forming the LOCOS oxide film shown in FIGS. 1B and 1C, the region where the channel LOCOS region 30 is to be formed is formed. Only locos-shaped grooves need to be formed.
Thus, the gate oxide film 22 can be formed deeper than the source electrode 28.
【００３４】なお、上述の例とは逆に、ソース電極がゲ
ート酸化膜よりも深く形成されていてもよい。この縦型
電界効果トランジスタは、図１（ｂ）及び（ｃ）に示す
ロコス酸化膜を形成する工程の前に、バックゲートコン
タクト領域が形成される予定の領域にのみロコス形状の
溝を形成することにより製造することができる。Incidentally, contrary to the above-described example, the source electrode may be formed deeper than the gate oxide film. In this vertical field effect transistor, before the step of forming a LOCOS oxide film shown in FIGS. 1B and 1C, a LOCOS-shaped groove is formed only in a region where a back gate contact region is to be formed. It can be manufactured by the following.
【００３５】[0035]
【発明の効果】以上詳述したように、本発明によれば、
半導体装置の微細化のためにコンタクト幅を狭くしても
この領域の抵抗の上昇は抑制され、安定して動作する。
また、チャネルを深さ方向に広く形成することができ、
半導体装置の水平方向における寸法を縮小することがで
きる。更に、前記ゲート酸化膜を前記ソース電極よりも
深く形成することにより、よりチャネルを深く形成する
ことができるので、半導体装置を縮小しやすい。また、
本発明方法によれば、バックゲートコンタクト領域が形
成される予定の領域とチャネルロコス領域が形成される
予定の領域とに同時にロコス酸化膜を形成し除去してい
るので、少ない製造工程数で安定して動作する縦型電界
効果トランジスタを製造することができる。As described in detail above, according to the present invention,
Even if the contact width is reduced for miniaturization of the semiconductor device, an increase in resistance in this region is suppressed, and the device operates stably.
Also, the channel can be formed wider in the depth direction,
The size of the semiconductor device in the horizontal direction can be reduced. Further, by forming the gate oxide film deeper than the source electrode, the channel can be formed deeper, so that the semiconductor device can be easily reduced in size. Also,
According to the method of the present invention, since the LOCOS oxide film is simultaneously formed and removed in the region where the back gate contact region is to be formed and the region where the channel LOCOS region is to be formed, the number of manufacturing steps is stable. A vertical field effect transistor that operates in the above manner can be manufactured.
【図１】本発明の実施例方法に係る縦型電界効果トラン
ジスタの製造方法を工程順に示す断面図である。FIG. 1 is a sectional view showing a method of manufacturing a vertical field effect transistor according to a method of an embodiment of the present invention in the order of steps.
【図２】同じく、本発明の実施例方法を示す図であっ
て、図１（ａ）乃至（ｄ）に示す工程の次工程を工程順
に示す断面図である。FIG. 2 is a view showing the method of the embodiment of the present invention, and is a cross-sectional view showing the next step of the steps shown in FIGS.
【図３】本発明の第２の実施例に係る縦型電界効果トラ
ンジスタを示す断面図である。FIG. 3 is a sectional view showing a vertical field-effect transistor according to a second embodiment of the present invention.
【図４】従来のｎチャネル縦型電界効果トランジスタの
製造方法を工程順に示す断面図である。FIG. 4 is a cross-sectional view illustrating a method for manufacturing a conventional n-channel vertical field effect transistor in the order of steps.
【図５】従来の縦型電界効果トランジスタを示す断面図
である。FIG. 5 is a sectional view showing a conventional vertical field effect transistor.
【図６】（ａ）は従来の縦型電界効果トランジスタのバ
ックゲートコンタクト領域を示す模式的断面図であり、
（ｂ）はその等価回路を示す回路図である。FIG. 6A is a schematic sectional view showing a back gate contact region of a conventional vertical field effect transistor,
(B) is a circuit diagram showing the equivalent circuit.
１、２１、５１、６１、７１；ｎ型シリコン基板 ２、２ａ；酸化膜 ３；窒化膜 ４、２５、５４、６４、７２；ベース領域 ５、７、５５；レジスト ６、２７；バックゲート拡散層 ８、２６、５６、６６、７３；ソース領域 ９、２２、５２、６２；ゲート酸化膜 １０、２３、５３、６３；ゲート電極 １１、２４、５７、６７；層間絶縁膜 １２、５８、６８；コンタクト窓 １３、２８、５９、６９；ソース電極 １４、２９、６０、７０、７４；ドレイン電極 １６、３０；チャネルロコス領域 １７、３１；バックゲートコンタクト領域 ７５；寄生コンデンサ ７６；寄生ダイオード ７７；寄生抵抗 ７８；寄生バイポーラトランジスタ ７９；ソース ８０；ドレイン ８１；ソース 1, 21, 51, 61, 71; n-type silicon substrate 2, 2a; oxide film 3, nitride film 4, 25, 54, 64, 72; base region 5, 7, 55; resist 6, 27; Layers 8, 26, 56, 66, 73; Source regions 9, 22, 52, 62; Gate oxide films 10, 23, 53, 63; Gate electrodes 11, 24, 57, 67; Interlayer insulating films 12, 58, 68 Contact windows 13, 28, 59, 69; source electrodes 14, 29, 60, 70, 74; drain electrodes 16, 30; channel locos regions 17, 31; back gate contact regions 75; parasitic capacitors 76; Parasitic resistance 78; Parasitic bipolar transistor 79; Source 80; Drain 81; Source
Claims (6)
基板の表面に形成された第１導電型の逆の第２導電型の
ベース領域と、このベース領域上に形成された第１導電
型のソース領域と、このソース領域上から前記ベース領
域の側方の位置まで延出するゲート酸化膜と、前記ソー
ス領域及び前記ベース領域に接続されたソース電極とを
有することを特徴とする縦型電界効果トランジスタ。1. A semiconductor substrate of a first conductivity type, a base region of a second conductivity type opposite to the first conductivity type formed on a surface of the semiconductor substrate, and a first conductivity type formed on the base region. A source region of a mold, a gate oxide film extending from above the source region to a position lateral to the base region, and a source electrode connected to the source region and the base region. Type field effect transistor.
り、隣り合うベース領域に接続された第２導電型の拡散
層を有し、前記ソース電極は前記拡散層に接続されてい
ることを特徴とする請求項１に記載の縦型電界効果トラ
ンジスタ。2. The semiconductor device according to claim 1, wherein a plurality of the base regions are provided, a diffusion layer of a second conductivity type connected to an adjacent base region, and the source electrode is connected to the diffusion layer. The vertical field effect transistor according to claim 1, wherein
も深く形成されていることを特徴とする請求項１又は２
に記載の縦型電界効果トランジスタ。3. The gate oxide film according to claim 1, wherein the gate oxide film is formed deeper than the source electrode.
4. The vertical field-effect transistor according to claim 1.
の第１のロコス酸化膜を選択的に形成する工程と、前記
第１のロコス酸化膜間に第１導電型の逆の第２導電型の
ベース領域を形成する工程と、前記第１のロコス酸化膜
を除去する工程と、前記ベース領域間の前記半導体基板
の表面に選択的に第２導電型の拡散層を形成する工程
と、前記ベース領域の表面に第１導電型のソース領域を
形成する工程とを有することを特徴とする縦型電界効果
トランジスタの製造方法。4. A step of selectively forming a plurality of first LOCOS oxide films on a surface of a semiconductor substrate of a first conductivity type, and a step of forming a first LOCOS oxide film between the first LOCOS oxide films opposite to the first conductivity type. Forming a two-conductivity-type base region; removing the first LOCOS oxide film; and selectively forming a second-conductivity-type diffusion layer on the surface of the semiconductor substrate between the base regions. And forming a source region of the first conductivity type on the surface of the base region.
入及び拡散法からなる群から選択された１種の方法によ
り前記拡散層を形成する工程を有することを特徴とする
請求項４に記載の縦型電界効果トランジスタの製造方
法。5. The method according to claim 4, wherein the step of forming the diffusion layer includes the step of forming the diffusion layer by one method selected from the group consisting of ion implantation and diffusion. Method for manufacturing vertical field effect transistor.
は、前記半導体基板の表面に前記第１のロコス酸化膜の
数よりも少ない数の第２のロコス酸化膜を形成する工程
と、前記第２のロコス酸化膜を除去する工程と、前記第
２のロコス酸化膜が形成された領域に前記第１のロコス
酸化膜を形成し前記半導体基板の表面に前記第１のロコ
ス酸化膜を選択的に形成する工程とを有することを特徴
とする請求項４又は５に記載の縦型電界効果トランジス
タの製造方法。6. The step of forming the first LOCOS oxide film comprises: forming a second LOCOS oxide film on the surface of the semiconductor substrate, the number of the second LOCOS oxide films being smaller than the number of the first LOCOS oxide films. Removing the second LOCOS oxide film; forming the first LOCOS oxide film in a region where the second LOCOS oxide film is formed; 6. The method for manufacturing a vertical field effect transistor according to claim 4, further comprising a step of selectively forming the vertical field effect transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31093097A JPH11145465A (en) | 1997-11-12 | 1997-11-12 | Vertical field effect transistor and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31093097A JPH11145465A (en) | 1997-11-12 | 1997-11-12 | Vertical field effect transistor and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145465A true JPH11145465A (en) | 1999-05-28 |
Family
ID=18011104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31093097A Pending JPH11145465A (en) | 1997-11-12 | 1997-11-12 | Vertical field effect transistor and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11145465A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013187499A (en) * | 2012-03-09 | 2013-09-19 | Seiko Instruments Inc | Semiconductor device manufacturing method |
-
1997
- 1997-11-12 JP JP31093097A patent/JPH11145465A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013187499A (en) * | 2012-03-09 | 2013-09-19 | Seiko Instruments Inc | Semiconductor device manufacturing method |
| CN103311127B (en) * | 2012-03-09 | 2017-04-12 | 精工半导体有限公司 | Method for manufacturing semiconductor device |
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