JPH10163338A - Semiconductor device and its manufacturing method - Google Patents
Semiconductor device and its manufacturing methodInfo
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- JPH10163338A JPH10163338A JP8334786A JP33478696A JPH10163338A JP H10163338 A JPH10163338 A JP H10163338A JP 8334786 A JP8334786 A JP 8334786A JP 33478696 A JP33478696 A JP 33478696A JP H10163338 A JPH10163338 A JP H10163338A
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Abstract
Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【発明の属する技術分野】本発明は同一チップ内に低電
圧が印加される低電圧用ＭＯＳトランジスタと高電圧が
印加される高電圧用ＭＯＳトランジスタとが形成されて
いる半導体装置に関するものである。The present invention relates to a semiconductor device in which a low-voltage MOS transistor to which a low voltage is applied and a high-voltage MOS transistor to which a high voltage is applied are formed in the same chip.
【０００２】[0002]
【従来の技術】これまで、半導体集積回路装置（以下、
ＬＳＩという）の電源電圧として５Ｖの単一電源が用い
られてきた。しかし、近年のＬＳＩの高集積化に伴な
い、素子が微細化されるにつれて５Ｖでは素子の信頼性
が確保できなくなり、電源電圧が３.３Ｖに下げられて
きている。一方、特定のＬＳＩだけが電源電圧を３.３
Ｖに下げても、他のＬＳＩが５Ｖ系であれば、そのまま
では両者を接続することができない。そのため、３.３
Ｖ系のＬＳＩでも５Ｖ系のＬＳＩと接続するために５Ｖ
用のＩ／Ｏセルが３.３Ｖ系のＬＳＩに用意され、同一
チップ内で複数の電源電圧が使われている。2. Description of the Related Art Heretofore, a semiconductor integrated circuit device (hereinafter, referred to as a semiconductor integrated circuit device) has been described.
A single power supply of 5 V has been used as a power supply voltage for the LSI. However, with the recent increase in the degree of integration of LSIs, the reliability of the element cannot be ensured at 5 V as the element is miniaturized, and the power supply voltage has been reduced to 3.3 V. On the other hand, only a specific LSI sets the power supply voltage to 3.3.
Even if the voltage is lowered to V, if the other LSI is a 5 V system, the two cannot be connected as they are. Therefore, 3.3
5V to connect to 5V LSI even with V LSI
I / O cells are prepared in a 3.3 V LSI, and a plurality of power supply voltages are used in the same chip.
【０００３】５Ｖ系Ｉ／Ｏセルと３.３Ｖ系ＭＯＳトラ
ンジスタとを同一のＬＳＩチップ内に形成する場合、
３.３Ｖ系をベースにして５Ｖ系のＭＯＳトランジスタ
を形成すると、ゲート耐圧やホットキャリア耐圧が低下
する。逆に５Ｖ系をベースに３.３Ｖ系ＭＯＳトランジ
スタを形成すると、３.３Ｖ系トランジスタの駆動能力
が低下し、ＬＳＩの性能が低くなる。When a 5V I / O cell and a 3.3V MOS transistor are formed in the same LSI chip,
When a 5V MOS transistor is formed based on a 3.3V system, the gate breakdown voltage and the hot carrier breakdown voltage are reduced. Conversely, if a 3.3 V MOS transistor is formed based on a 5 V system, the driving capability of the 3.3 V transistor is reduced, and the performance of the LSI is reduced.
【０００４】低電圧用ＭＯＳトランジスタと高電圧用Ｍ
ＯＳトランジスタとを同一チップに形成する方法とし
て、高電圧用ＭＯＳトランジスタのゲート酸化膜の膜厚
を厚くする（特開平３−１９６６７７号公報や特開平６
−３０２８１３号公報を参照）のが一般的な方法であ
る。また、高電圧用では低電圧用と同じゲート絶縁膜の
第１のゲート部と、それに連続して形成された酸化膜と
窒化膜の積層膜からなるゲート絶縁膜を有する第２のゲ
ート部とを備えたものも報告されている（特開平３−２
７５７２号公報参照）。A low voltage MOS transistor and a high voltage M
As a method of forming the OS transistor and the same chip on the same chip, the thickness of the gate oxide film of the high-voltage MOS transistor is increased (Japanese Patent Application Laid-Open Nos.
This is a general method. In addition, for a high voltage, a first gate portion of the same gate insulating film as that for a low voltage, and a second gate portion having a gate insulating film formed of a laminated film of an oxide film and a nitride film formed continuously with the first gate portion. There has also been reported a device provided with (Japanese Patent Application Laid-Open No. 3-2)
7572).
【０００５】一方、同一チップ内に低電圧用と高電圧用
を備えたものではないが、寄生容量の発生を抑え、ホッ
トキャリア信頼性を維持するために、ＬＤＤ（Lightly
doped drain）構造のソース・ドレインのうち、低濃度
ソース・ドレイン拡散層を基板表面から離れた深い位置
に形成する埋込みＬＤＤが提案されている（特開平７−
１３１００４号公報参照）。[0005] On the other hand, although a low voltage and a high voltage are not provided in the same chip, an LDD (Lightly Discharged) is used in order to suppress generation of parasitic capacitance and maintain hot carrier reliability.
A buried LDD in which a low-concentration source / drain diffusion layer is formed at a deep position away from the substrate surface in a source / drain having a doped drain structure has been proposed (Japanese Unexamined Patent Publication No. Hei 7-1995).
131004).
【０００６】本発明は同一チップ内に低電圧が印加され
る低電圧用ＭＯＳトランジスタと高電圧が印加される高
電圧用ＭＯＳトランジスタとが形成されている半導体装
置において、両ＭＯＳトランジスタを最適化し、かつホ
ットキャリア耐圧を高めることを目的とするものであ
る。本発明は、またそのような半導体装置を少ない工程
数で実現することを目的とするものである。The present invention optimizes both MOS transistors in a semiconductor device in which a low-voltage MOS transistor to which a low voltage is applied and a high-voltage MOS transistor to which a high voltage is applied are formed in the same chip. Further, it is intended to increase the hot carrier breakdown voltage. Another object of the present invention is to realize such a semiconductor device in a small number of steps.
【０００７】[0007]
【課題を解決するための手段】本発明の半導体装置で
は、低電圧用ＭＯＳトランジスタは単一層のシリコン酸
化膜にてなるゲート絶縁膜を有するＬＤＤ構造であり、
高電圧用ＭＯＳトランジスタはシリコン酸化膜、シリコ
ン窒化膜及びシリコン酸化膜からなる３層構造のＯＮＯ
膜で低電圧用ＭＯＳトランジスタのゲート絶縁膜より厚
いゲート絶縁膜を有し、ソース・ドレイン構造が高濃度
ソース・ドレインのチャネル側で基板表面から離れた深
い位置に低濃度ソース・ドレインを有する埋込みＬＤＤ
構造である。In the semiconductor device of the present invention, the low-voltage MOS transistor has an LDD structure having a gate insulating film made of a single-layer silicon oxide film.
The MOS transistor for high voltage is a three-layer ONO composed of a silicon oxide film, a silicon nitride film and a silicon oxide film.
A buried film having a gate insulating film thicker than a gate insulating film of a low-voltage MOS transistor, and a source / drain structure having a low-concentration source / drain at a deep position away from the substrate surface on the channel side of the high-concentration source / drain. LDD
Structure.
【０００８】低電圧用ＭＯＳトランジスタでは一層の薄
いゲート酸化膜により駆動能力を高め、高電圧用ＭＯＳ
トランジスタでは低電圧用ＭＯＳトランジスタのゲート
酸化膜よりも厚いＯＮＯ膜をゲート絶縁膜とすることに
より耐圧を高めている。また、高電圧用ＭＯＳトランジ
スタのＬＤＤ構造を埋込み型とすることにより、ゲート
絶縁膜中へのホットキャリア注入を低減でき、ホットキ
ャリア耐圧を改善している。In a low-voltage MOS transistor, the driving capability is enhanced by a thinner gate oxide film, and a high-voltage MOS transistor is formed.
In the transistor, the withstand voltage is increased by using an ONO film thicker than the gate oxide film of the low-voltage MOS transistor as a gate insulating film. Further, by making the LDD structure of the high-voltage MOS transistor a buried type, the injection of hot carriers into the gate insulating film can be reduced and the hot carrier breakdown voltage is improved.
【０００９】本発明の製造方法は、以下の工程（Ａ）か
ら（Ｈ）を備えている。 （Ａ）素子分離領域の形成された半導体基板表面に第１
のシリコン酸化膜を形成し、その上にシリコン窒化膜を
形成する工程、（Ｂ）高電圧用ＭＯＳトランジスタ形成
予定領域をレジスト層で被い、低電圧用ＭＯＳトランジ
スタ形成予定領域のシリコン窒化膜と第１のシリコン酸
化膜をエッチングにより除去する工程、（Ｃ）レジスト
層を除去した後、第２のシリコン酸化膜を形成すること
により、低電圧用ＭＯＳトランジスタ形成予定領域のゲ
ート絶縁膜を単一層の第２のシリコン酸化膜にてなるゲ
ート絶縁膜とし、高電圧用ＭＯＳトランジスタ形成予定
領域のゲート絶縁膜を第１のシリコン酸化膜、シリコン
窒化膜及び第２のシリコン酸化膜からなる３層構造のゲ
ート絶縁膜とする工程、（Ｄ）ゲート電極用導電体膜を
形成し、パターン化を施してゲート電極を形成する工
程、（Ｅ）ゲート電極の外側に露出している第２のシリ
コン酸化膜を除去した後、酸化処理により基板上の膜厚
が第１のシリコン酸化膜よりも厚くなるように第３のシ
リコン酸化膜を形成する工程、（Ｆ）ゲート電極の外側
に露出しているシリコン窒化膜を除去し、続いてその下
の第１のシリコン酸化膜を除去するエッチング工程、
（Ｇ）ＬＤＤ構造の低濃度ソース・ドレインを形成する
ための不純物のイオン注入を、低電圧用ＭＯＳトランジ
スタ形成予定領域では第３のシリコン酸化膜を通して、
高電圧用ＭＯＳトランジスタ形成予定領域では露出した
基板に直接に、両ＭＯＳトランジスタ形成予定領域で同
時に行なう工程、（Ｈ）第３のシリコン酸化膜を除去し
た後、ゲート電極の側面に絶縁物のサイドウォールスペ
ーサを形成し、ＬＤＤ構造の高濃度ソース・ドレインを
形成するための不純物のイオン注入を行なう工程。The manufacturing method of the present invention includes the following steps (A) to (H). (A) A first surface is formed on the surface of a semiconductor substrate on which an element isolation region is formed.
Forming a silicon oxide film and forming a silicon nitride film thereon; (B) covering a region where a high-voltage MOS transistor is to be formed with a resist layer, and forming a silicon nitride film in a region where a low-voltage MOS transistor is to be formed. Removing the first silicon oxide film by etching; (C) forming the second silicon oxide film after removing the resist layer to form a single-layer gate insulating film in the region where the low-voltage MOS transistor is to be formed; And a gate insulating film in a region where a high-voltage MOS transistor is to be formed is a three-layer structure including a first silicon oxide film, a silicon nitride film and a second silicon oxide film. (D) forming a gate electrode conductor film and patterning to form a gate electrode; (E) forming a gate electrode. Forming a third silicon oxide film by removing the second silicon oxide film exposed to the outside of the substrate by an oxidation treatment so that the film thickness on the substrate is larger than that of the first silicon oxide film; (F) an etching step of removing the silicon nitride film exposed outside the gate electrode and subsequently removing the first silicon oxide film thereunder;
(G) Impurity ion implantation for forming a low-concentration source / drain having an LDD structure is performed through a third silicon oxide film in a region where a low-voltage MOS transistor is to be formed.
In the region where the high-voltage MOS transistor is to be formed, the process is performed directly on the exposed substrate at the same time in the region where both MOS transistors are to be formed. (H) After removing the third silicon oxide film, the side of the insulator is formed on the side surface of the gate electrode. A step of forming a wall spacer and ion-implanting impurities for forming a high-concentration source / drain having an LDD structure.
【００１０】工程（Ｇ）では、ＬＤＤ構造の低濃度ソー
ス・ドレインを形成するための不純物のイオン注入を両
ＭＯＳトランジスタ形成予定領域で同じに行なうが、低
電圧用ＭＯＳトランジスタ形成予定領域では第３のシリ
コン酸化膜を通して、高電圧用ＭＯＳトランジスタ形成
予定領域では露出した基板に直接に行なうので、注入深
さの異なるＬＤＤ構造を同時に実現することができ、プ
ロセスが簡単になる。In the step (G), ion implantation of impurities for forming a low-concentration source / drain having an LDD structure is performed in the same region in which both MOS transistors are to be formed. In the region where the high-voltage MOS transistor is to be formed, the exposure is performed directly to the exposed substrate through the silicon oxide film, so that LDD structures having different implantation depths can be simultaneously realized, and the process is simplified.
【００１１】[0011]
【実施例】図１は一実施例を表わしたものである。図の
左側が低電圧用ＭＯＳトランジスタ、右側が高電圧用Ｍ
ＯＳトランジスタである。Ｐ型シリコン基板１の表面に
素子分離用のフィールド酸化膜２とチャネルストッパー
層３が形成されて素子分離がなされている。低電圧用Ｍ
ＯＳトランジスタでは、基板上に５０〜２００Åのシリ
コン酸化膜６からなるゲート酸化膜を介してポリシリコ
ンのゲート電極７が形成され、ソース・ドレインはＬＤ
Ｄ構造であり、高濃度Ｎ型拡散層１４，１４と、それに
つながってチャネル領域側に形成された低濃度Ｎ型拡散
層１５，１５とを備えている。FIG. 1 shows an embodiment. The left side of the figure shows a low voltage MOS transistor, and the right side shows a high voltage M transistor.
OS transistor. A field oxide film 2 for element isolation and a channel stopper layer 3 are formed on the surface of a P-type silicon substrate 1 for element isolation. M for low voltage
In the OS transistor, a gate electrode 7 made of polysilicon is formed on a substrate via a gate oxide film made of a silicon oxide film 6 of 50 to 200 °, and a source and a drain are formed by LD.
It has a D structure and includes high-concentration N-type diffusion layers 14 and 14 and low-concentration N-type diffusion layers 15 and 15 formed on the channel region side.
【００１２】一方、高電圧用ＭＯＳトランジスタでは、
基板上に、下から５０〜２００Åのシリコン酸化膜４、
その上の５０〜２００Åのシリコン窒化膜５、及びさら
その上の５０〜２００Åのシリコン酸化膜６からなる３
層構造のゲート絶縁膜を介してポリシリコンのゲート電
極７が形成されている。ソース・ドレインは埋込みＬＤ
Ｄ構造であり、高濃度Ｎ型拡散層１４，１４と、それに
つながりチャネル側に設けられて、基板表面から離れて
深い位置に形成された低濃度Ｎ型拡散層１６，１６とを
備えている。半導体装置としては、絶縁膜、コンタクト
ホール及び配線が形成され、さらに必要があれば配線が
多層に形成されているが、それらの図示は省略してい
る。On the other hand, in a high-voltage MOS transistor,
On the substrate, a silicon oxide film 4 of 50 to 200 ° from the bottom,
3 comprising a silicon nitride film 5 of 50 to 200 degrees thereon and a silicon oxide film 6 of 50 to 200 degrees thereon
A polysilicon gate electrode 7 is formed via a gate insulating film having a layer structure. Source and drain are embedded LD
It has a D structure and includes high-concentration N-type diffusion layers 14 and 14 and low-concentration N-type diffusion layers 16 provided on the channel side and formed at a deep position away from the substrate surface. . As the semiconductor device, an insulating film, a contact hole, and a wiring are formed, and if necessary, a wiring is formed in multiple layers, but these are not shown.
【００１３】次に、図２と図３によりこの実施例を製造
する方法について説明する。 （Ａ）Ｐ型シリコン基板１上に既知のプロセスにより素
子分離のためのフィールド酸化膜２とチャネルストッパ
ー層３を形成する。基板には、しきい値電圧を制御する
ためのチャネルドープを行なった後、シリコン酸化膜４
を５０〜２００Åの厚さに形成し、その上にシリコン窒
化膜５を５０〜２００Åの厚さに堆積する。シリコン酸
化膜４は電子が直接トンネリングしないように、できる
だけ厚い方が望ましい。Next, a method of manufacturing this embodiment will be described with reference to FIGS. (A) A field oxide film 2 and a channel stopper layer 3 for element isolation are formed on a P-type silicon substrate 1 by a known process. After performing channel doping for controlling the threshold voltage on the substrate, the silicon oxide film 4 is formed.
Is formed to a thickness of 50 to 200 °, and a silicon nitride film 5 is deposited thereon to a thickness of 50 to 200 °. The silicon oxide film 4 is desirably as thick as possible so that electrons do not directly tunnel.
【００１４】（Ｂ）写真製版によりレジストで高電圧用
ＭＯＳトランジスタ側のシリコン窒化膜５を覆い、エッ
チングにより低電圧用ＭＯＳトランジスタ側のシリコン
窒化膜５とシリコン酸化膜４を除去する。そのレジスト
を除去した後、シリコン酸化膜４及びシリコン窒化膜５
上からシリコン酸化膜６を５０〜２００Åの厚さに堆積
する。低電圧用ＭＯＳトランジスタ側ではシリコン酸化
膜６がゲート絶縁膜となり、高電圧用ＭＯＳトランジス
タ側ではシリコン酸化膜４、シリコン窒化膜５及びシリ
コン酸化膜６の３層構造のＯＮＯ膜がゲート絶縁膜とな
る。(B) The silicon nitride film 5 on the high voltage MOS transistor side is covered with a resist by photolithography, and the silicon nitride film 5 and silicon oxide film 4 on the low voltage MOS transistor side are removed by etching. After removing the resist, the silicon oxide film 4 and the silicon nitride film 5 are removed.
From above, a silicon oxide film 6 is deposited to a thickness of 50 to 200 °. On the low-voltage MOS transistor side, the silicon oxide film 6 serves as a gate insulating film, and on the high-voltage MOS transistor side, an ONO film having a three-layer structure of a silicon oxide film 4, a silicon nitride film 5, and a silicon oxide film 6 serves as a gate insulating film. Become.
【００１５】（Ｃ）シリコン酸化膜６上からポリシリコ
ン膜を堆積した後、写真製版とエッチングによりパター
ン化を施してゲート電極７を形成する。ゲート電極７の
外側に露出しているシリコン酸化膜６をエッチングによ
り除去する。(C) After a polysilicon film is deposited on the silicon oxide film 6, patterning is performed by photolithography and etching to form a gate electrode 7. The silicon oxide film 6 exposed outside the gate electrode 7 is removed by etching.
【００１６】（Ｄ）次に、酸化を行なう。その酸化の条
件は、低電圧用ＭＯＳトランジスタ側ではゲート電極７
のポリシリコンの表面とシリコン基板上には１００〜５
００Åのシリコン酸化膜８が形成されるように設定す
る。高電圧用ＭＯＳトランジスタ側ではゲート電極７の
ポリシリコンの表面にのみシリコン酸化膜８が形成さ
れ、ゲ−ト電極７の外側にあるシリコン窒化膜５上には
シリコン酸化膜は形成されない。このシリコン酸化膜８
は高電圧用ＭＯＳトランジスタ側の基板上に残っている
１層目のシリコン酸化膜４よりも厚くなるように酸化条
件を設定する。(D) Next, oxidation is performed. The condition of the oxidation is that the gate electrode 7 on the low voltage MOS transistor side.
100 to 5 on the polysilicon surface and the silicon substrate
The setting is made such that a silicon oxide film 8 of 00 ° is formed. On the high voltage MOS transistor side, a silicon oxide film 8 is formed only on the surface of the polysilicon of the gate electrode 7, and no silicon oxide film is formed on the silicon nitride film 5 outside the gate electrode 7. This silicon oxide film 8
The oxidation conditions are set so as to be thicker than the first silicon oxide film 4 remaining on the substrate on the high voltage MOS transistor side.
【００１７】（Ｅ）シリコン窒化膜５をドライエッチン
グにより除去し、続いてその下のシリコン酸化膜４もド
ライエッチングにより除去する。低電圧用ＭＯＳトラン
ジスタ側のシリコン酸化膜８も一部はエッチングされる
が、シリコン酸化膜８はシリコン酸化膜４よりも厚く形
成されているため、このエッチングによっても低電圧用
ＭＯＳトランジスタ側の基板上にはシリコン酸化膜８が
残る。ＬＤＤ構造ソース・ドレインの低濃度拡散層を形
成するために、Ｎ型不純物の砒素又はリンの注入を行な
う。このときの注入条件は、注入エネルギーが１０〜１
００ＫｅＶ、ドーズ量が１×１０12〜１×１０14／ｃｍ
2である。低電圧用ＭＯＳトランジスタ側と高電圧用Ｍ
ＯＳトランジスタ側で同じ条件でイオン注入されるが、
下地のシリコン酸化膜８の有無によりプロファイルが異
なり、低電圧用ＭＯＳトランジスタ側では浅く、高電圧
用ＭＯＳトランジスタ側では深く注入される。この注入
は基板を面内で回転させながら基板面に対する斜め方向
からの注入でもよいし、垂直方向からの注入でもよい。(E) The silicon nitride film 5 is removed by dry etching, and subsequently the underlying silicon oxide film 4 is also removed by dry etching. The silicon oxide film 8 on the low-voltage MOS transistor side is also partially etched. However, since the silicon oxide film 8 is formed thicker than the silicon oxide film 4, the substrate on the low-voltage MOS transistor side can be also etched by this etching. The silicon oxide film 8 remains on the top. In order to form a low concentration diffusion layer of the LDD structure source / drain, arsenic or phosphorus as an N-type impurity is implanted. The implantation conditions at this time are as follows:
00 KeV, dose amount is 1 × 10 12 to 1 × 10 14 / cm
2 MOS transistor side for low voltage and M for high voltage
Ions are implanted under the same conditions on the OS transistor side,
The profile differs depending on the presence or absence of the underlying silicon oxide film 8, and is implanted shallower on the low voltage MOS transistor side and deeper on the high voltage MOS transistor side. This implantation may be performed in an oblique direction with respect to the substrate surface while rotating the substrate in the plane, or may be performed in a vertical direction.
【００１８】（Ｆ）シリコン酸化膜８を除去した後、別
のシリコン酸化膜を堆積し、エッチバックを行なってゲ
ート電極７の側面にサイドウォール１３を形成する。こ
のシリコン酸化膜堆積時の熱により、先に注入された不
純物が活性化されて深さの異なる低濃度拡散層１５，１
６が形成される。次に、ＬＤＤ構造ソース・ドレインの
高濃度拡散層を形成するための砒素又はリンのＮ型不純
物イオン注入を行なう。このときの注入条件は、基板面
に対して垂直方向からの注入で、注入エネルギーが２０
〜１００ＫｅＶ，ドーズ量が１×１０14〜１×１０16／
ｃｍ2である。その後、熱処理を施すことにより図１に
示されたＬＤＤ構造のソース・ドレインが完成する。そ
の後、既知の方法により絶縁膜を形成し、コンタクトホ
ールを開け、配線を形成する。(F) After removing the silicon oxide film 8, another silicon oxide film is deposited and etched back to form sidewalls 13 on the side surfaces of the gate electrode 7. The impurity implanted earlier is activated by the heat generated during the deposition of the silicon oxide film, and the low concentration diffusion layers 15 and 1 having different depths are activated.
6 are formed. Next, N-type impurity ions of arsenic or phosphorus are implanted to form a high-concentration diffusion layer of an LDD structure source / drain. The implantation conditions at this time are implantation from a direction perpendicular to the substrate surface and an implantation energy of 20.
-100 KeV, dose amount 1 × 10 14 -1 × 10 16 /
cm 2 . Thereafter, by performing a heat treatment, the source / drain having the LDD structure shown in FIG. 1 is completed. Thereafter, an insulating film is formed by a known method, a contact hole is opened, and a wiring is formed.
【００１９】低電圧用ＭＯＳトランジスタとしては例え
ば３.３Ｖ系、高電圧用ＭＯＳトランジスタとしては５
Ｖ系とすることができるが、それ以外の電源電圧系の組
み合わせであってもよい。例えば５Ｖ系と１２Ｖ系の組
合わせ、２Ｖ系と３.３Ｖ系の組合わせなど、種々の電
源電圧系のものを同一チップ内に形成することができ
る。実施例はＮチャネルＭＯＳトランジスタを例示して
いるが、本発明はＰチャネルＭＯＳトランジスタにも同
様に適用することができる。As a low voltage MOS transistor, for example, a 3.3 V system is used. As a high voltage MOS transistor, 5 is used.
Although a V system can be used, a combination of other power supply voltage systems may be used. For example, various power supply voltage systems such as a combination of a 5V system and a 12V system and a combination of a 2V system and a 3.3V system can be formed in the same chip. Although the embodiment exemplifies an N-channel MOS transistor, the present invention can be similarly applied to a P-channel MOS transistor.
【００２０】[0020]
【発明の効果】本発明の半導体装置では、低電圧用ＭＯ
Ｓトランジスタは単一層のシリコン酸化膜にてなるゲー
ト絶縁膜、高電圧用ＭＯＳトランジスタはＯＮＯ膜で低
電圧用ＭＯＳトランジスタのゲート絶縁膜より厚いゲー
ト絶縁膜を有するようにしたので、低電圧用ＭＯＳトラ
ンジスタの駆動能力を維持しつつ、高電圧用ＭＯＳトラ
ンジスタのゲート絶縁膜の信頼性を確保することができ
る。また、高電圧用ＭＯＳトランジスタのソース・ドレ
インのＬＤＤ構造を埋込みＬＤＤ構造としたので、ホッ
トキャリアが発生する点を内部にすることができ、ホッ
トキャリア耐性を向上させることができる。このよう
に、低電圧用ＭＯＳトランジスタと高電圧用ＭＯＳトラ
ンジスタをそれぞれ最適な構造にして同一チップ内に形
成することにより、高性能で信頼性が高く、複数の電源
電圧を持つＭＯＳトランジスタを同一チップ内に備えた
半導体装置を実現することができる。本発明の製造方法
では、高電圧用ＭＯＳトランジスタのゲート絶縁膜にＯ
ＮＯ膜を用い、その窒化膜を利用してＬＤＤ構造の低濃
度ソース・ドレインを形成するための不純物のイオン注
入工程では、低電圧用ＭＯＳトランジスタ形成予定領域
の基板上にはシリコン酸化膜が残り、高電圧用ＭＯＳト
ランジスタ形成予定領域の基板が露出した状態にするの
で、両ＭＯＳトランジスタ形成予定領域で同時にイオン
注入を行なうが、両ＭＯＳトランジスタ形成予定領域で
注入深さの異なるＬＤＤ構造を同時に実現することがで
き、プロセスが簡単になる。According to the semiconductor device of the present invention, the low-voltage MO
The S transistor has a gate insulating film made of a single-layer silicon oxide film, and the high-voltage MOS transistor has an ONO film and a thicker gate insulating film than the gate insulating film of the low-voltage MOS transistor. The reliability of the gate insulating film of the high-voltage MOS transistor can be ensured while maintaining the driving capability of the transistor. Further, since the LDD structure of the source / drain of the high-voltage MOS transistor is a buried LDD structure, the point where hot carriers are generated can be located inside, and the hot carrier resistance can be improved. As described above, by forming the low-voltage MOS transistor and the high-voltage MOS transistor in an optimal structure and forming them on the same chip, a high-performance and highly reliable MOS transistor having a plurality of power supply voltages can be provided on the same chip. A semiconductor device provided therein can be realized. According to the manufacturing method of the present invention, the gate insulating film of the high-voltage MOS transistor
In the step of ion-implanting impurities for forming a low-concentration source / drain having an LDD structure using a nitride film by using a NO film, a silicon oxide film remains on a substrate in a region where a low-voltage MOS transistor is to be formed. Since the substrate in the region where the high-voltage MOS transistor is to be formed is exposed, ion implantation is performed simultaneously in the region where both MOS transistors are to be formed, but LDD structures having different implantation depths are simultaneously realized in the region where both MOS transistors are to be formed. Can simplify the process.
【図１】一実施例を示す要部断面図である。FIG. 1 is a sectional view of a main part showing one embodiment.
【図２】本発明の製造方法の一実施例の前半部を示す工
程断面図である。FIG. 2 is a process sectional view showing a first half of an embodiment of the manufacturing method of the present invention.
【図３】製造方法の同実施例の後半部を示す工程断面図
である。FIG. 3 is a process sectional view showing the latter half of the embodiment of the manufacturing method.
４，６ シリコン酸化膜 ５ シリコン窒化膜 ７ ポリシリコンゲート電極 １４ 高濃度ソース・ドレイン １５，１６ 低濃度ソース・ドレイン 4,6 silicon oxide film 5 silicon nitride film 7 polysilicon gate electrode 14 high concentration source / drain 15,16 low concentration source / drain
Claims (2)
圧用ＭＯＳトランジスタと高電圧が印加される高電圧用
ＭＯＳトランジスタとが形成されている半導体装置にお
いて、 前記低電圧用ＭＯＳトランジスタは単一層のシリコン酸
化膜にてなるゲート絶縁膜を有するＬＤＤ構造であり、 前記高電圧用ＭＯＳトランジスタはシリコン酸化膜、シ
リコン窒化膜及びシリコン酸化膜からなる３層構造で前
記低電圧用ＭＯＳトランジスタのゲート絶縁膜より厚い
ゲート絶縁膜を有し、ソース・ドレイン構造が高濃度ソ
ース・ドレインのチャネル側で基板表面から離れた深い
位置に低濃度ソース・ドレインを有する埋込みＬＤＤ構
造であることを特徴とする半導体装置。In a semiconductor device in which a low-voltage MOS transistor to which a low voltage is applied and a high-voltage MOS transistor to which a high voltage is applied are formed in the same chip, the low-voltage MOS transistor is a single device. An LDD structure having a gate insulating film made of a single silicon oxide film, wherein the high-voltage MOS transistor has a three-layer structure including a silicon oxide film, a silicon nitride film and a silicon oxide film, and has a gate. It has a gate insulating film thicker than the insulating film, and the source / drain structure is a buried LDD structure having a low concentration source / drain at a deep position away from the substrate surface on the channel side of the high concentration source / drain. Semiconductor device.
導体装置の製造方法。 （Ａ）素子分離領域の形成された半導体基板表面に第１
のシリコン酸化膜を形成し、その上にシリコン窒化膜を
形成する工程、 （Ｂ）高電圧用ＭＯＳトランジスタ形成予定領域をレジ
スト層で被い、低電圧用ＭＯＳトランジスタ形成予定領
域の前記シリコン窒化膜と第１のシリコン酸化膜をエッ
チングにより除去する工程、 （Ｃ）前記レジスト層を除去した後、第２のシリコン酸
化膜を形成することにより、低電圧用ＭＯＳトランジス
タ形成予定領域のゲート絶縁膜を単一層の第２のシリコ
ン酸化膜にてなるゲート絶縁膜とし、高電圧用ＭＯＳト
ランジスタ形成予定領域のゲート絶縁膜を第１のシリコ
ン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜か
らなる３層構造のゲート絶縁膜とする工程、 （Ｄ）ゲート電極用導電体膜を形成し、パターン化を施
してゲート電極を形成する工程、 （Ｅ）ゲート電極の外側に露出している第２のシリコン
酸化膜を除去した後、酸化処理により基板上の膜厚が第
１のシリコン酸化膜よりも厚くなるように第３のシリコ
ン酸化膜を形成する工程、 （Ｆ）ゲート電極の外側に露出しているシリコン窒化膜
を除去し、続いてその下の第１のシリコン酸化膜を除去
するエッチング工程、 （Ｇ）ＬＤＤ構造の低濃度ソース・ドレインを形成する
ための不純物のイオン注入を、低電圧用ＭＯＳトランジ
スタ形成予定領域では第３のシリコン酸化膜を通して、
高電圧用ＭＯＳトランジスタ形成予定領域では露出した
基板に直接に、両ＭＯＳトランジスタ形成予定領域で同
時に行なう工程、 （Ｈ）第３のシリコン酸化膜を除去した後、ゲート電極
の側面に絶縁物のサイドウォールスペーサを形成し、Ｌ
ＤＤ構造の高濃度ソース・ドレインを形成するための不
純物のイオン注入を行なう工程。2. A method for manufacturing a semiconductor device comprising the following steps (A) to (H). (A) A first surface is formed on the surface of a semiconductor substrate on which an element isolation region is formed.
Forming a silicon oxide film and forming a silicon nitride film thereon; (B) covering a region where a high voltage MOS transistor is to be formed with a resist layer, and forming the silicon nitride film in a region where a low voltage MOS transistor is to be formed And removing the first silicon oxide film by etching. (C) forming a second silicon oxide film after removing the resist layer, thereby forming a gate insulating film in a region where a low-voltage MOS transistor is to be formed. A gate insulating film made of a single-layer second silicon oxide film is used, and a gate insulating film in a region where a high-voltage MOS transistor is to be formed is made of a first silicon oxide film, a silicon nitride film, and a second silicon oxide film. (D) a step of forming a gate electrode conductive film and patterning to form a gate electrode, After removing the second silicon oxide film exposed outside the gate electrode, a third silicon oxide film is formed by oxidation treatment so that the film thickness on the substrate is larger than the first silicon oxide film. (G) an etching step of removing the silicon nitride film exposed outside the gate electrode and subsequently removing a first silicon oxide film thereunder; (G) a low concentration source / drain of an LDD structure Is implanted through a third silicon oxide film in a region where a low-voltage MOS transistor is to be formed.
A step of simultaneously performing both the MOS transistor formation regions directly on the exposed substrate in the region where the high-voltage MOS transistor is to be formed; and (H) removing the third silicon oxide film and then forming an insulator side surface on the side surface of the gate electrode. A wall spacer is formed, and L
A step of ion-implanting impurities for forming a high-concentration source / drain having a DD structure.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8334786A JPH10163338A (en) | 1996-11-28 | 1996-11-28 | Semiconductor device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8334786A JPH10163338A (en) | 1996-11-28 | 1996-11-28 | Semiconductor device and its manufacturing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163338A true JPH10163338A (en) | 1998-06-19 |
Family
ID=18281227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8334786A Pending JPH10163338A (en) | 1996-11-28 | 1996-11-28 | Semiconductor device and its manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163338A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2002524860A (en) * | 1998-08-28 | 2002-08-06 | クリー インコーポレイテッド | Stacked dielectric in silicon carbide semiconductor structure |
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-
1996
- 1996-11-28 JP JP8334786A patent/JPH10163338A/en active Pending
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