JPH11145465A - 縦型電界効果トランジスタ及びその製造方法 - Google Patents
縦型電界効果トランジスタ及びその製造方法Info
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- JPH11145465A JPH11145465A JP31093097A JP31093097A JPH11145465A JP H11145465 A JPH11145465 A JP H11145465A JP 31093097 A JP31093097 A JP 31093097A JP 31093097 A JP31093097 A JP 31093097A JP H11145465 A JPH11145465 A JP H11145465A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 少ない製造工程数で製造することができ、微
細化しても安定して動作することができる縦型電界効果
トランジスタ及びその製造方法を提供する。 【解決手段】 ｎ型シリコン基板１の表面にｐ型のベー
ス領域４が形成されており、ベース領域４上にｎ型のソ
ース領域８が形成されている。また、このソース領域８
上からベース領域４の側方の位置まで延出するゲート酸
化膜９が形成されており、ゲート酸化膜９上にゲート電
極１０が形成されている。また、バックゲートコンタク
ト領域１７のベース４領域間には、ベース領域４に接続
されたバックゲート拡散層６が形成されており、ベース
領域４、ソース領域８及びバックゲート拡散層６にソー
ス電極１３が接続されている。
細化しても安定して動作することができる縦型電界効果
トランジスタ及びその製造方法を提供する。 【解決手段】 ｎ型シリコン基板１の表面にｐ型のベー
ス領域４が形成されており、ベース領域４上にｎ型のソ
ース領域８が形成されている。また、このソース領域８
上からベース領域４の側方の位置まで延出するゲート酸
化膜９が形成されており、ゲート酸化膜９上にゲート電
極１０が形成されている。また、バックゲートコンタク
ト領域１７のベース４領域間には、ベース領域４に接続
されたバックゲート拡散層６が形成されており、ベース
領域４、ソース領域８及びバックゲート拡散層６にソー
ス電極１３が接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体基板の厚さ方
向の両端にソース及びドレインが設けられその中間部に
ゲートが設けられた縦型電界効果トランジスタ及びその
製造方法に関し、特に、ベース領域の電極取出部である
バックゲートコンタクト領域における抵抗が低い縦型電
界効果トランジスタ及びその製造方法に関する。
向の両端にソース及びドレインが設けられその中間部に
ゲートが設けられた縦型電界効果トランジスタ及びその
製造方法に関し、特に、ベース領域の電極取出部である
バックゲートコンタクト領域における抵抗が低い縦型電
界効果トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】従来、縦型電界効果トランジスタは以下
のようにして製造されている。図４（ａ）乃至（ｆ）は
従来のｎチャネル縦型電界効果トランジスタの製造方法
を工程順に示す断面図である。先ず、図４（ａ）に示す
ように、ｎ型シリコン基板５１を用意する。次に、図４
（ｂ）に示すように、ｎ型シリコン基板５１上にゲート
酸化膜５２及びゲートポリシリコン層５３を順次形成す
る。
のようにして製造されている。図４（ａ）乃至（ｆ）は
従来のｎチャネル縦型電界効果トランジスタの製造方法
を工程順に示す断面図である。先ず、図４（ａ）に示す
ように、ｎ型シリコン基板５１を用意する。次に、図４
（ｂ）に示すように、ｎ型シリコン基板５１上にゲート
酸化膜５２及びゲートポリシリコン層５３を順次形成す
る。
【０００３】次いで、図４（ｃ）に示すように、フォト
リソグラフィ技術によりゲートポリシリコン層５３及び
ゲート酸化膜５２を選択的にエッチングする。そして、
ゲートポリシリコン層５３をマスクとして、イオン注入
又は拡散法によりｎ型シリコン基板５１の表面にｐ型ベ
ース領域５４を形成する。
リソグラフィ技術によりゲートポリシリコン層５３及び
ゲート酸化膜５２を選択的にエッチングする。そして、
ゲートポリシリコン層５３をマスクとして、イオン注入
又は拡散法によりｎ型シリコン基板５１の表面にｐ型ベ
ース領域５４を形成する。
【０００４】その後、図４（ｄ）に示すように、フォト
リソグラフィ技術によりｐ型ベース領域５４上に選択的
にレジスト５５を形成した後、ゲートポリシリコン層５
３及びレジスト５５をマスクとして、イオン注入又は拡
散法によりｐ型ベース領域５４の表面にｎ型ソース領域
５６を形成する。
リソグラフィ技術によりｐ型ベース領域５４上に選択的
にレジスト５５を形成した後、ゲートポリシリコン層５
３及びレジスト５５をマスクとして、イオン注入又は拡
散法によりｐ型ベース領域５４の表面にｎ型ソース領域
５６を形成する。
【０００５】次に、図４（ｅ）に示すように、レジスト
５５を除去した後、全面に層間絶縁膜５７としてＢＰＳ
Ｇ膜を形成する。そして、フォトリソグラフィ技術によ
り、ベース領域５４及びソース領域５６とコンタクトを
とるためのコンタクト窓５８を開口する。
５５を除去した後、全面に層間絶縁膜５７としてＢＰＳ
Ｇ膜を形成する。そして、フォトリソグラフィ技術によ
り、ベース領域５４及びソース領域５６とコンタクトを
とるためのコンタクト窓５８を開口する。
【０００６】次いで、図４（ｆ）に示すように、ベース
領域５４及びソース領域５６に接続されたソース電極５
９並びにドレインとなるｎ型シリコン基板５１に接続さ
れたドレイン電極６０を形成する。こうして、縦型電界
効果トランジスタが製造される。
領域５４及びソース領域５６に接続されたソース電極５
９並びにドレインとなるｎ型シリコン基板５１に接続さ
れたドレイン電極６０を形成する。こうして、縦型電界
効果トランジスタが製造される。
【０００７】また、半導体装置の高集積化を実現するた
めにチャネル領域にロコス（ＬＯＣＯＳ）形状を適用し
た縦型電界効果トランジスタが知られている。図５は従
来の縦型電界効果トランジスタを示す断面図である。こ
の縦型電界効果トランジスタにおいては、チャネル領域
にロコス形状が適用されている。つまり、シリコン基板
６１の表面にベース領域６４が形成され、ベース領域６
４内にソース領域６６が形成され、ゲート酸化膜６２が
ソース領域６６上から隣り合うベース領域６４の間まで
延出して形成されている。更に、ゲート酸化膜６２上に
はゲートポリシリコン層６３が形成されており、ゲート
ポリシリコン層６３は層間絶縁膜６７に覆われている。
なお、ベース領域６４及びソース領域６６上にはコンタ
クト窓６８が設けられている。そして、ベース領域６４
及びソース領域６６に接続されたソース電極６９並びに
ドレイン領域となるｎ型シリコン基板６１に接続された
ドレイン電極７０が形成されている。
めにチャネル領域にロコス（ＬＯＣＯＳ）形状を適用し
た縦型電界効果トランジスタが知られている。図５は従
来の縦型電界効果トランジスタを示す断面図である。こ
の縦型電界効果トランジスタにおいては、チャネル領域
にロコス形状が適用されている。つまり、シリコン基板
６１の表面にベース領域６４が形成され、ベース領域６
４内にソース領域６６が形成され、ゲート酸化膜６２が
ソース領域６６上から隣り合うベース領域６４の間まで
延出して形成されている。更に、ゲート酸化膜６２上に
はゲートポリシリコン層６３が形成されており、ゲート
ポリシリコン層６３は層間絶縁膜６７に覆われている。
なお、ベース領域６４及びソース領域６６上にはコンタ
クト窓６８が設けられている。そして、ベース領域６４
及びソース領域６６に接続されたソース電極６９並びに
ドレイン領域となるｎ型シリコン基板６１に接続された
ドレイン電極７０が形成されている。
【０００８】このように構成された縦型電界効果トラン
ジスタにおいては、チャネルを半導体基板の厚さ方向
（以下、深さ方向という）に広く形成することができる
ので、ロコス形状が適用されていないものと比して、半
導体基板の面方向（以下、水平方向という）の縮小が可
能となるため、半導体装置を微細化することができる。
ジスタにおいては、チャネルを半導体基板の厚さ方向
（以下、深さ方向という）に広く形成することができる
ので、ロコス形状が適用されていないものと比して、半
導体基板の面方向（以下、水平方向という）の縮小が可
能となるため、半導体装置を微細化することができる。
【０００９】しかし、前述のように構成された従来の縦
型電界効果トランジスタにおいては、半導体装置の高集
積化に伴ってコンタクト窓５８又は６８の幅を縮小する
と、ベース領域５４又は６４の電極取出部であるバック
ゲートコンタクト領域の面積が減少する。電気抵抗は導
電体の面積に反比例するので、バックゲートコンタクト
領域の面積が減少すると、バックゲートコンタクト領域
の寄生抵抗（以下、寄生抵抗をベース抵抗という）ＲB
が高くなる。ベース抵抗ＲBが高くなると、局部的に電
流密度が高くなり、バックゲートコンタクト領域に寄生
する寄生バイポーラトランジスタが動作して素子が破壊
される。図６（ａ）は従来の縦型電界効果トランジスタ
のバックゲートコンタクト領域を示す模式的断面図であ
り、（ｂ）はその等価回路を示す回路図である。図６
（ａ）に示すように、バックゲートコンタクト領域はド
レイン電極７４、半導体基板７１、ベース領域７２及び
ソース領域７３から構成されており、図６（ｂ）に示す
ように、このバックゲートコンタクト領域には、ドレイ
ン７９、ゲート電極８０及びソース８１からなる電界効
果トランジスタの他に、寄生コンデンサ７５、寄生ダイ
オード７６、ベース抵抗７７及び寄生バイポーラトラン
ジスタ７８が存在している。コンタクト幅が広い場合に
はベース抵抗ＲBが小さいため、ベース抵抗７７に印加
される電圧は流れる電流によって寄生バイポーラトラン
ジスタ７８を動作させる電圧（ＶON）には達しない。例
えば、電圧ＶONは約０．７Ｖである。このとき、電流は
経路Ａを通る。一方、コンタクト幅が狭い場合にはベー
ス抵抗ＲBが大きくなり、ベース抵抗７７に印加される
電圧が流れる電流によって寄生バイポーラトランジスタ
７８が動作する電圧（ＶON）に達することがある。この
とき、電流は経路Ｂを通り、過大電流が流れて素子が破
壊されてしまう。
型電界効果トランジスタにおいては、半導体装置の高集
積化に伴ってコンタクト窓５８又は６８の幅を縮小する
と、ベース領域５４又は６４の電極取出部であるバック
ゲートコンタクト領域の面積が減少する。電気抵抗は導
電体の面積に反比例するので、バックゲートコンタクト
領域の面積が減少すると、バックゲートコンタクト領域
の寄生抵抗（以下、寄生抵抗をベース抵抗という）ＲB
が高くなる。ベース抵抗ＲBが高くなると、局部的に電
流密度が高くなり、バックゲートコンタクト領域に寄生
する寄生バイポーラトランジスタが動作して素子が破壊
される。図６（ａ）は従来の縦型電界効果トランジスタ
のバックゲートコンタクト領域を示す模式的断面図であ
り、（ｂ）はその等価回路を示す回路図である。図６
（ａ）に示すように、バックゲートコンタクト領域はド
レイン電極７４、半導体基板７１、ベース領域７２及び
ソース領域７３から構成されており、図６（ｂ）に示す
ように、このバックゲートコンタクト領域には、ドレイ
ン７９、ゲート電極８０及びソース８１からなる電界効
果トランジスタの他に、寄生コンデンサ７５、寄生ダイ
オード７６、ベース抵抗７７及び寄生バイポーラトラン
ジスタ７８が存在している。コンタクト幅が広い場合に
はベース抵抗ＲBが小さいため、ベース抵抗７７に印加
される電圧は流れる電流によって寄生バイポーラトラン
ジスタ７８を動作させる電圧（ＶON）には達しない。例
えば、電圧ＶONは約０．７Ｖである。このとき、電流は
経路Ａを通る。一方、コンタクト幅が狭い場合にはベー
ス抵抗ＲBが大きくなり、ベース抵抗７７に印加される
電圧が流れる電流によって寄生バイポーラトランジスタ
７８が動作する電圧（ＶON）に達することがある。この
とき、電流は経路Ｂを通り、過大電流が流れて素子が破
壊されてしまう。
【００１０】また、その製造工程数を減少すると共に、
ソース領域形成のためのレジストの位置ずれを防止する
縦型電界効果トランジスタが提案されている（特開昭６
４−８００７８号公報）。この公報に記載された縦型電
界効果トランジスタを製造する方法においては、ゲート
電極を形成した後に、このゲート電極をマスクとしてベ
ース領域及びソース領域を形成する。そして、全面に層
間絶縁膜を堆積した後、フォトレジストを使用してソー
ス領域を貫通しベース領域まで到達する溝をゲート電極
間に形成する。そして、全面にアルミニウム層を形成す
ることにより、縦型電界効果トランジスタを製造してい
る。
ソース領域形成のためのレジストの位置ずれを防止する
縦型電界効果トランジスタが提案されている（特開昭６
４−８００７８号公報）。この公報に記載された縦型電
界効果トランジスタを製造する方法においては、ゲート
電極を形成した後に、このゲート電極をマスクとしてベ
ース領域及びソース領域を形成する。そして、全面に層
間絶縁膜を堆積した後、フォトレジストを使用してソー
ス領域を貫通しベース領域まで到達する溝をゲート電極
間に形成する。そして、全面にアルミニウム層を形成す
ることにより、縦型電界効果トランジスタを製造してい
る。
【００１１】この従来の縦型電界効果トランジスタにお
いては、その製造工程数を減少すると共に、ソース領域
形成のためのレジストの位置ずれを防止することができ
るだけでなく、バックゲートコンタクト領域でソース領
域とベース領域とが深さ方向に並んで形成されているた
め、この領域の抵抗を高くすることなくコンタクト幅を
狭くすることができる。
いては、その製造工程数を減少すると共に、ソース領域
形成のためのレジストの位置ずれを防止することができ
るだけでなく、バックゲートコンタクト領域でソース領
域とベース領域とが深さ方向に並んで形成されているた
め、この領域の抵抗を高くすることなくコンタクト幅を
狭くすることができる。
【００１２】
【発明が解決しようとする課題】しかしながら、特開昭
６４−８００７８号公報に記載された従来の縦型電界効
果トランジスタでは、チャネルの水平方向の縮小が実現
されず、半導体装置の微細化に十分には対応することが
できないという問題点がある。単に、前述の縦型電界効
果トランジスタのチャネル領域にロコス形状を適用する
のでは、その製造工程数が著しく増加してしまう。
６４−８００７８号公報に記載された従来の縦型電界効
果トランジスタでは、チャネルの水平方向の縮小が実現
されず、半導体装置の微細化に十分には対応することが
できないという問題点がある。単に、前述の縦型電界効
果トランジスタのチャネル領域にロコス形状を適用する
のでは、その製造工程数が著しく増加してしまう。
【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、少ない製造工程数で製造することができ、
微細化しても安定して動作することができる縦型電界効
果トランジスタ及びその製造方法を提供することを目的
とする。
のであって、少ない製造工程数で製造することができ、
微細化しても安定して動作することができる縦型電界効
果トランジスタ及びその製造方法を提供することを目的
とする。
【００１４】
【課題を解決するための手段】本発明に係る縦型電界効
果トランジスタは、第１導電型の半導体基板と、この半
導体基板の表面に形成された第１導電型の逆の第２導電
型のベース領域と、このベース領域上に形成された第１
導電型のソース領域と、このソース領域上から前記ベー
ス領域の側方の位置まで延出するゲート酸化膜と、前記
ソース領域及び前記ベース領域に接続されたソース電極
とを有することを特徴とする。
果トランジスタは、第１導電型の半導体基板と、この半
導体基板の表面に形成された第１導電型の逆の第２導電
型のベース領域と、このベース領域上に形成された第１
導電型のソース領域と、このソース領域上から前記ベー
ス領域の側方の位置まで延出するゲート酸化膜と、前記
ソース領域及び前記ベース領域に接続されたソース電極
とを有することを特徴とする。
【００１５】本発明においては、ソース領域とベース領
域とが半導体基板の厚さ方向に並んで形成されているの
で、半導体装置の微細化のためにコンタクト幅を狭くし
てもこの領域の抵抗の上昇は抑制され、安定して動作す
る。また、ゲート酸化膜がベース領域の側方の位置まで
延出して形成されているので、チャネルを深さ方向に広
く形成することができ、半導体装置の水平方向における
寸法を縮小することができる。
域とが半導体基板の厚さ方向に並んで形成されているの
で、半導体装置の微細化のためにコンタクト幅を狭くし
てもこの領域の抵抗の上昇は抑制され、安定して動作す
る。また、ゲート酸化膜がベース領域の側方の位置まで
延出して形成されているので、チャネルを深さ方向に広
く形成することができ、半導体装置の水平方向における
寸法を縮小することができる。
【００１６】前記ベース領域は複数個設けられており、
隣り合うベース領域に接続された第２導電型の拡散層を
有し、前記ソース電極は前記拡散層に接続されているこ
とが望ましい。拡散層を設けることにより、オン抵抗を
より低下させることができる。
隣り合うベース領域に接続された第２導電型の拡散層を
有し、前記ソース電極は前記拡散層に接続されているこ
とが望ましい。拡散層を設けることにより、オン抵抗を
より低下させることができる。
【００１７】また、前記ゲート酸化膜を前記ソース電極
よりも深く形成することにより、よりチャネルを深く形
成することができるので、半導体装置を縮小しやすい。
よりも深く形成することにより、よりチャネルを深く形
成することができるので、半導体装置を縮小しやすい。
【００１８】本発明に係る縦型電界効果トランジスタの
製造方法は、第１導電型の半導体基板の表面に複数個の
第１のロコス酸化膜を選択的に形成する工程と、前記第
１のロコス酸化膜間に第１導電型の逆の第２導電型のベ
ース領域を形成する工程と、前記第１のロコス酸化膜を
除去する工程と、前記ベース領域間の前記半導体基板の
表面に選択的に第２導電型の拡散層を形成する工程と、
前記ベース領域の表面に第１導電型のソース領域を形成
する工程とを有することを特徴とする。
製造方法は、第１導電型の半導体基板の表面に複数個の
第１のロコス酸化膜を選択的に形成する工程と、前記第
１のロコス酸化膜間に第１導電型の逆の第２導電型のベ
ース領域を形成する工程と、前記第１のロコス酸化膜を
除去する工程と、前記ベース領域間の前記半導体基板の
表面に選択的に第２導電型の拡散層を形成する工程と、
前記ベース領域の表面に第１導電型のソース領域を形成
する工程とを有することを特徴とする。
【００１９】本発明においては、半導体基板表面にロコ
ス酸化膜を形成しこれを除去して溝を形成している。そ
して、この溝に挟まれた領域にソース領域とベース領域
とを半導体基板の厚さ方向に並べて形成しているので、
半導体装置の微細化のためにコンタクト幅を狭くしても
この領域の抵抗の上昇は抑制され、縦型電界効果トラン
ジスタは安定して動作する。また、前述の溝内にゲート
酸化膜及びゲート電極を形成することができるので、チ
ャネルを深さ方向に形成して半導体装置の水平方向の寸
法を縮小することができる。
ス酸化膜を形成しこれを除去して溝を形成している。そ
して、この溝に挟まれた領域にソース領域とベース領域
とを半導体基板の厚さ方向に並べて形成しているので、
半導体装置の微細化のためにコンタクト幅を狭くしても
この領域の抵抗の上昇は抑制され、縦型電界効果トラン
ジスタは安定して動作する。また、前述の溝内にゲート
酸化膜及びゲート電極を形成することができるので、チ
ャネルを深さ方向に形成して半導体装置の水平方向の寸
法を縮小することができる。
【００２０】前記拡散層を形成する工程は、イオン注入
及び拡散法からなる群から選択された１種の方法により
前記拡散層を形成する工程を有することができる。
及び拡散法からなる群から選択された１種の方法により
前記拡散層を形成する工程を有することができる。
【００２１】また、前記第１のロコス酸化膜を形成する
工程は、前記半導体基板の表面に前記第１のロコス酸化
膜の数よりも少ない数の第２のロコス酸化膜を形成する
工程と、前記第２のロコス酸化膜を除去する工程と、前
記第２のロコス酸化膜が形成された領域に前記第１のロ
コス酸化膜を形成し前記半導体基板の表面に前記第１の
ロコス酸化膜を選択的に形成する工程とを有してもよ
い。
工程は、前記半導体基板の表面に前記第１のロコス酸化
膜の数よりも少ない数の第２のロコス酸化膜を形成する
工程と、前記第２のロコス酸化膜を除去する工程と、前
記第２のロコス酸化膜が形成された領域に前記第１のロ
コス酸化膜を形成し前記半導体基板の表面に前記第１の
ロコス酸化膜を選択的に形成する工程とを有してもよ
い。
【００２２】
【発明の実施の形態】以下、本発明の実施例方法に係る
縦型電界効果トランジスタの製造方法について、添付の
図面を参照して具体的に説明する。図１（ａ）乃至
（ｄ）及び図２（ａ）乃至（ｄ）は本発明の実施例方法
に係る縦型電界効果トランジスタの製造方法を工程順に
示す断面図である。本実施例方法においては、先ず、図
１（ａ）に示すように、ｎ型シリコン基板１を用意す
る。
縦型電界効果トランジスタの製造方法について、添付の
図面を参照して具体的に説明する。図１（ａ）乃至
（ｄ）及び図２（ａ）乃至（ｄ）は本発明の実施例方法
に係る縦型電界効果トランジスタの製造方法を工程順に
示す断面図である。本実施例方法においては、先ず、図
１（ａ）に示すように、ｎ型シリコン基板１を用意す
る。
【００２３】次に、図１（ｂ）に示すように、ｎ型シリ
コン基板１上に酸化膜２及び窒化膜３を順次形成する。
その後、フォトリソグラフィ技術により、酸化膜２及び
窒化膜３を選択的にエッチングすることにより、バック
ゲートコンタクト領域又はチャネルを有するチャネルロ
コス領域が形成される予定の領域に酸化膜２及び窒化膜
３を残す。
コン基板１上に酸化膜２及び窒化膜３を順次形成する。
その後、フォトリソグラフィ技術により、酸化膜２及び
窒化膜３を選択的にエッチングすることにより、バック
ゲートコンタクト領域又はチャネルを有するチャネルロ
コス領域が形成される予定の領域に酸化膜２及び窒化膜
３を残す。
【００２４】次いで、図１（ｃ）に示すように、酸化膜
２を成長させてロコス酸化膜２ａを形成する。これによ
り、バックゲートコンタクト領域又はチャネルロコス領
域が形成される予定の領域にロコス形状が形成される。
そして、窒化膜３をエッチング除去する。
２を成長させてロコス酸化膜２ａを形成する。これによ
り、バックゲートコンタクト領域又はチャネルロコス領
域が形成される予定の領域にロコス形状が形成される。
そして、窒化膜３をエッチング除去する。
【００２５】次に、図１（ｄ）に示すように、酸化膜２
ａをマスクとして、イオン注入又は拡散法により、酸化
膜２ａ間のｎ型シリコン基板１表面にｐ型ベース領域４
を形成する。
ａをマスクとして、イオン注入又は拡散法により、酸化
膜２ａ間のｎ型シリコン基板１表面にｐ型ベース領域４
を形成する。
【００２６】その後、図２（ａ）に示すように、酸化膜
２ａをエッチング除去し、レジスト膜を全面に形成す
る。そして、レジスト膜をフォトリソグラフィ技術によ
り選択的にエッチングし、バックゲートコンタクト領域
が形成される予定の領域に開口部を有するレジスト５を
形成する。次に、レジスト５をマスクとして、イオン注
入又は拡散法により、ベース領域として作用するｐ型の
バックゲート拡散層６をｎ型シリコン基板１表面に形成
する。
２ａをエッチング除去し、レジスト膜を全面に形成す
る。そして、レジスト膜をフォトリソグラフィ技術によ
り選択的にエッチングし、バックゲートコンタクト領域
が形成される予定の領域に開口部を有するレジスト５を
形成する。次に、レジスト５をマスクとして、イオン注
入又は拡散法により、ベース領域として作用するｐ型の
バックゲート拡散層６をｎ型シリコン基板１表面に形成
する。
【００２７】そして、図２（ｂ）に示すように、レジス
ト５を除去した後、バックゲート拡散層６に隣接するｐ
型ベース領域４上に開口部を有するレジスト７を形成す
る。次いで、レジスト７をマスクとして、イオン注入又
は拡散法により、バックゲート拡散層６に隣接するｐ型
ベース領域４の表面にソース領域８を形成する。こうし
て、バックゲートコンタクト領域１７が形成される。
ト５を除去した後、バックゲート拡散層６に隣接するｐ
型ベース領域４上に開口部を有するレジスト７を形成す
る。次いで、レジスト７をマスクとして、イオン注入又
は拡散法により、バックゲート拡散層６に隣接するｐ型
ベース領域４の表面にソース領域８を形成する。こうし
て、バックゲートコンタクト領域１７が形成される。
【００２８】次に、図２（ｃ）に示すように、レジスト
７を除去した後、バックゲート拡散層６から離間する方
向へソース領域８の中央部から延出するゲート酸化膜９
及びポリシリコンからなるゲート電極１０をｎ型シリコ
ン基板１上に順次形成する。このとき、ロコス形状の溝
内にゲート酸化膜９及びゲート電極１０が形成され、こ
の領域にチャネルロコス領域１６が形成される。次い
で、全面に層間絶縁膜１１を形成した後、フォトリソグ
ラフィ技術により、バックゲート拡散層６上にベース領
域４及びソース領域８とコンタクトをとるためのコンタ
クト窓１２を形成する。
７を除去した後、バックゲート拡散層６から離間する方
向へソース領域８の中央部から延出するゲート酸化膜９
及びポリシリコンからなるゲート電極１０をｎ型シリコ
ン基板１上に順次形成する。このとき、ロコス形状の溝
内にゲート酸化膜９及びゲート電極１０が形成され、こ
の領域にチャネルロコス領域１６が形成される。次い
で、全面に層間絶縁膜１１を形成した後、フォトリソグ
ラフィ技術により、バックゲート拡散層６上にベース領
域４及びソース領域８とコンタクトをとるためのコンタ
クト窓１２を形成する。
【００２９】そして、図２（ｄ）に示すように、バック
ゲート拡散層６、ベース領域４及びソース領域８に接続
されたソース電極１３並びにドレイン領域となるｎ型シ
リコン基板１に接続されたドレイン電極１４を形成す
る。
ゲート拡散層６、ベース領域４及びソース領域８に接続
されたソース電極１３並びにドレイン領域となるｎ型シ
リコン基板１に接続されたドレイン電極１４を形成す
る。
【００３０】このようにして製造された本実施例の縦型
電界効果トランジスタは、図２（ｄ）に示す構造を有し
ており、バックゲートコンタクト領域１７にロコス形状
の溝が形成され、この溝にソース電極１３が埋め込まれ
ている。このため、オン抵抗を従来のものと比して約１
０％低減することができる。これにより、寄生バイポー
ラトランジスタを動作させることなく安定して縦型電界
効果トランジスタを動作させることができる。また、ソ
ース領域８とのコンタクトを深さ方向に深く形成するこ
とができ、従来よりもコンタクト幅を縮小することがで
きる。これにより、ベース領域を浅くしてセルを微細化
することが可能となる。更に、チャネルロコス領域にも
ロコス形状の溝が形成され、この溝にゲート酸化膜９及
びゲート電極１０が形成されているため、チャネルを深
さ方向に形成することができ縦型電界効果トランジスタ
を有する半導体装置を微細化することができる。
電界効果トランジスタは、図２（ｄ）に示す構造を有し
ており、バックゲートコンタクト領域１７にロコス形状
の溝が形成され、この溝にソース電極１３が埋め込まれ
ている。このため、オン抵抗を従来のものと比して約１
０％低減することができる。これにより、寄生バイポー
ラトランジスタを動作させることなく安定して縦型電界
効果トランジスタを動作させることができる。また、ソ
ース領域８とのコンタクトを深さ方向に深く形成するこ
とができ、従来よりもコンタクト幅を縮小することがで
きる。これにより、ベース領域を浅くしてセルを微細化
することが可能となる。更に、チャネルロコス領域にも
ロコス形状の溝が形成され、この溝にゲート酸化膜９及
びゲート電極１０が形成されているため、チャネルを深
さ方向に形成することができ縦型電界効果トランジスタ
を有する半導体装置を微細化することができる。
【００３１】次に、本発明の第２の実施例に係る縦型電
界効果トランジスタについて説明する。図３は本発明の
第２の実施例に係る縦型電界効果トランジスタを示す断
面図である。本実施例においては、バックゲートコンタ
クト領域３１とチャネルロコス領域３０とが相互に間隔
を空けて交互に区画されている。そして、シリコン基板
２１の表面のバックゲートコンタクト領域３１及びチャ
ネルロコス領域３０間にベース領域２５が形成され、ベ
ース領域２５上にソース領域２６が形成されている。ま
た、ゲート酸化膜２２がソース領域２６上からチャネル
ロコス領域３０内でベース領域２５の側方の位置まで延
出して形成されている。更に、ゲート酸化膜２２上には
ポリシリコンからなるゲート電極２３が形成されてお
り、ゲート電極２３は層間絶縁膜２４に覆われている。
また、バックゲートコンタクト領域３１には隣り合うベ
ース領域２５に接続されベース領域として作用するバッ
クゲート拡散層２７が形成されている。そして、バック
ゲート拡散層２７、ベース領域２５及びソース領域２６
に接続されたソース電極２８並びにドレイン領域となる
ｎ型シリコン基板２１に接続されたドレイン電極２９が
形成されている。なお、ゲート酸化膜２２が形成されて
いる深さはソース電極２８が形成されている深さよりも
深い。
界効果トランジスタについて説明する。図３は本発明の
第２の実施例に係る縦型電界効果トランジスタを示す断
面図である。本実施例においては、バックゲートコンタ
クト領域３１とチャネルロコス領域３０とが相互に間隔
を空けて交互に区画されている。そして、シリコン基板
２１の表面のバックゲートコンタクト領域３１及びチャ
ネルロコス領域３０間にベース領域２５が形成され、ベ
ース領域２５上にソース領域２６が形成されている。ま
た、ゲート酸化膜２２がソース領域２６上からチャネル
ロコス領域３０内でベース領域２５の側方の位置まで延
出して形成されている。更に、ゲート酸化膜２２上には
ポリシリコンからなるゲート電極２３が形成されてお
り、ゲート電極２３は層間絶縁膜２４に覆われている。
また、バックゲートコンタクト領域３１には隣り合うベ
ース領域２５に接続されベース領域として作用するバッ
クゲート拡散層２７が形成されている。そして、バック
ゲート拡散層２７、ベース領域２５及びソース領域２６
に接続されたソース電極２８並びにドレイン領域となる
ｎ型シリコン基板２１に接続されたドレイン電極２９が
形成されている。なお、ゲート酸化膜２２が形成されて
いる深さはソース電極２８が形成されている深さよりも
深い。
【００３２】本実施例においては、ゲート酸化膜２２が
形成されている深さがソース電極２８が形成されている
深さよりも深いため、チャネルをより深く形成すること
ができる。これにより、より半導体装置を微細化するこ
とができる。
形成されている深さがソース電極２８が形成されている
深さよりも深いため、チャネルをより深く形成すること
ができる。これにより、より半導体装置を微細化するこ
とができる。
【００３３】上述の縦型電界効果トランジスタは、第１
の実施例方法と同様の工程により製造することができる
が、図１（ｂ）及び（ｃ）に示すロコス酸化膜を形成す
る工程の前に、チャネルロコス領域３０が形成される予
定の領域にのみロコス形状の溝を形成する必要がある。
これにより、ゲート酸化膜２２をソース電極２８よりも
深く形成することができる。
の実施例方法と同様の工程により製造することができる
が、図１（ｂ）及び（ｃ）に示すロコス酸化膜を形成す
る工程の前に、チャネルロコス領域３０が形成される予
定の領域にのみロコス形状の溝を形成する必要がある。
これにより、ゲート酸化膜２２をソース電極２８よりも
深く形成することができる。
【００３４】なお、上述の例とは逆に、ソース電極がゲ
ート酸化膜よりも深く形成されていてもよい。この縦型
電界効果トランジスタは、図１（ｂ）及び（ｃ）に示す
ロコス酸化膜を形成する工程の前に、バックゲートコン
タクト領域が形成される予定の領域にのみロコス形状の
溝を形成することにより製造することができる。
ート酸化膜よりも深く形成されていてもよい。この縦型
電界効果トランジスタは、図１（ｂ）及び（ｃ）に示す
ロコス酸化膜を形成する工程の前に、バックゲートコン
タクト領域が形成される予定の領域にのみロコス形状の
溝を形成することにより製造することができる。
【００３５】
【発明の効果】以上詳述したように、本発明によれば、
半導体装置の微細化のためにコンタクト幅を狭くしても
この領域の抵抗の上昇は抑制され、安定して動作する。
また、チャネルを深さ方向に広く形成することができ、
半導体装置の水平方向における寸法を縮小することがで
きる。更に、前記ゲート酸化膜を前記ソース電極よりも
深く形成することにより、よりチャネルを深く形成する
ことができるので、半導体装置を縮小しやすい。また、
本発明方法によれば、バックゲートコンタクト領域が形
成される予定の領域とチャネルロコス領域が形成される
予定の領域とに同時にロコス酸化膜を形成し除去してい
るので、少ない製造工程数で安定して動作する縦型電界
効果トランジスタを製造することができる。
半導体装置の微細化のためにコンタクト幅を狭くしても
この領域の抵抗の上昇は抑制され、安定して動作する。
また、チャネルを深さ方向に広く形成することができ、
半導体装置の水平方向における寸法を縮小することがで
きる。更に、前記ゲート酸化膜を前記ソース電極よりも
深く形成することにより、よりチャネルを深く形成する
ことができるので、半導体装置を縮小しやすい。また、
本発明方法によれば、バックゲートコンタクト領域が形
成される予定の領域とチャネルロコス領域が形成される
予定の領域とに同時にロコス酸化膜を形成し除去してい
るので、少ない製造工程数で安定して動作する縦型電界
効果トランジスタを製造することができる。
【図１】本発明の実施例方法に係る縦型電界効果トラン
ジスタの製造方法を工程順に示す断面図である。
ジスタの製造方法を工程順に示す断面図である。
【図２】同じく、本発明の実施例方法を示す図であっ
て、図１（ａ）乃至（ｄ）に示す工程の次工程を工程順
に示す断面図である。
て、図１（ａ）乃至（ｄ）に示す工程の次工程を工程順
に示す断面図である。
【図３】本発明の第２の実施例に係る縦型電界効果トラ
ンジスタを示す断面図である。
ンジスタを示す断面図である。
【図４】従来のｎチャネル縦型電界効果トランジスタの
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図５】従来の縦型電界効果トランジスタを示す断面図
である。
である。
【図６】（ａ）は従来の縦型電界効果トランジスタのバ
ックゲートコンタクト領域を示す模式的断面図であり、
（ｂ）はその等価回路を示す回路図である。
ックゲートコンタクト領域を示す模式的断面図であり、
（ｂ）はその等価回路を示す回路図である。
１、２１、５１、６１、７１；ｎ型シリコン基板 ２、２ａ；酸化膜 ３；窒化膜 ４、２５、５４、６４、７２；ベース領域 ５、７、５５；レジスト ６、２７；バックゲート拡散層 ８、２６、５６、６６、７３；ソース領域 ９、２２、５２、６２；ゲート酸化膜 １０、２３、５３、６３；ゲート電極 １１、２４、５７、６７；層間絶縁膜 １２、５８、６８；コンタクト窓 １３、２８、５９、６９；ソース電極 １４、２９、６０、７０、７４；ドレイン電極 １６、３０；チャネルロコス領域 １７、３１；バックゲートコンタクト領域 ７５；寄生コンデンサ ７６；寄生ダイオード ７７；寄生抵抗 ７８；寄生バイポーラトランジスタ ７９；ソース ８０；ドレイン ８１；ソース
Claims (6)
- 【請求項１】 第１導電型の半導体基板と、この半導体
基板の表面に形成された第１導電型の逆の第２導電型の
ベース領域と、このベース領域上に形成された第１導電
型のソース領域と、このソース領域上から前記ベース領
域の側方の位置まで延出するゲート酸化膜と、前記ソー
ス領域及び前記ベース領域に接続されたソース電極とを
有することを特徴とする縦型電界効果トランジスタ。 - 【請求項２】 前記ベース領域は複数個設けられてお
り、隣り合うベース領域に接続された第２導電型の拡散
層を有し、前記ソース電極は前記拡散層に接続されてい
ることを特徴とする請求項１に記載の縦型電界効果トラ
ンジスタ。 - 【請求項３】 前記ゲート酸化膜は前記ソース電極より
も深く形成されていることを特徴とする請求項１又は２
に記載の縦型電界効果トランジスタ。 - 【請求項４】 第１導電型の半導体基板の表面に複数個
の第１のロコス酸化膜を選択的に形成する工程と、前記
第１のロコス酸化膜間に第１導電型の逆の第２導電型の
ベース領域を形成する工程と、前記第１のロコス酸化膜
を除去する工程と、前記ベース領域間の前記半導体基板
の表面に選択的に第２導電型の拡散層を形成する工程
と、前記ベース領域の表面に第１導電型のソース領域を
形成する工程とを有することを特徴とする縦型電界効果
トランジスタの製造方法。 - 【請求項５】 前記拡散層を形成する工程は、イオン注
入及び拡散法からなる群から選択された１種の方法によ
り前記拡散層を形成する工程を有することを特徴とする
請求項４に記載の縦型電界効果トランジスタの製造方
法。 - 【請求項６】 前記第１のロコス酸化膜を形成する工程
は、前記半導体基板の表面に前記第１のロコス酸化膜の
数よりも少ない数の第２のロコス酸化膜を形成する工程
と、前記第２のロコス酸化膜を除去する工程と、前記第
２のロコス酸化膜が形成された領域に前記第１のロコス
酸化膜を形成し前記半導体基板の表面に前記第１のロコ
ス酸化膜を選択的に形成する工程とを有することを特徴
とする請求項４又は５に記載の縦型電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31093097A JPH11145465A (ja) | 1997-11-12 | 1997-11-12 | 縦型電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31093097A JPH11145465A (ja) | 1997-11-12 | 1997-11-12 | 縦型電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145465A true JPH11145465A (ja) | 1999-05-28 |
Family
ID=18011104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31093097A Pending JPH11145465A (ja) | 1997-11-12 | 1997-11-12 | 縦型電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11145465A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013187499A (ja) * | 2012-03-09 | 2013-09-19 | Seiko Instruments Inc | 半導体装置の製造方法 |
-
1997
- 1997-11-12 JP JP31093097A patent/JPH11145465A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013187499A (ja) * | 2012-03-09 | 2013-09-19 | Seiko Instruments Inc | 半導体装置の製造方法 |
| CN103311127B (zh) * | 2012-03-09 | 2017-04-12 | 精工半导体有限公司 | 半导体装置的制造方法 |
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