JPH11145413A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11145413A JPH11145413A JP9312210A JP31221097A JPH11145413A JP H11145413 A JPH11145413 A JP H11145413A JP 9312210 A JP9312210 A JP 9312210A JP 31221097 A JP31221097 A JP 31221097A JP H11145413 A JPH11145413 A JP H11145413A
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Abstract
(57)【要約】
【課題】ノイズ等による各降圧回路の出力する内部電圧
の電圧値相互間の逆転を防止しより信頼性の高い半導体
集積回路装置を提供する。 【解決手段】内部電圧ＶＩ１を降圧して内部電圧ＶＩ２
を発生することを特徴とする降圧回路２Ａを備える。
の電圧値相互間の逆転を防止しより信頼性の高い半導体
集積回路装置を提供する。 【解決手段】内部電圧ＶＩ１を降圧して内部電圧ＶＩ２
を発生することを特徴とする降圧回路２Ａを備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に外部電源電圧から低電圧動作用の複数の内
部電圧を発生する内部降圧回路を有する半導体集積回路
装置に関する。
に関し、特に外部電源電圧から低電圧動作用の複数の内
部電圧を発生する内部降圧回路を有する半導体集積回路
装置に関する。
【０００２】
【従来の技術】近年、半導体集積回路装置、特に大容量
の半導体記憶装置では、スケーリング則に従うトランジ
スタ素子の微細化に伴い、これらトランジスタのゲート
酸化膜の薄膜化が進んでいる。一方で、ゲート酸化膜の
耐圧の問題から供給電源電圧の低電圧化も進んでいる。
しかし、この種の半導体記憶装置を搭載する半導体集積
回路装置の電源電圧の低電圧化の現状は、他の論理回路
等が必ずしも記憶装置同様に素子の微細化が進んでいる
とは言えず従来と同等の電源電圧の供給を要するものも
多く混在するため、その変化は緩やかである。この結
果、外部電源を直接この種の半導体集積回路装置内部で
使用することは微細化素子からなる記憶回路等を構成す
るトランジスタ素子のゲート酸化膜を破壊し動作不良を
引き起こしてしまう可能性がある。
の半導体記憶装置では、スケーリング則に従うトランジ
スタ素子の微細化に伴い、これらトランジスタのゲート
酸化膜の薄膜化が進んでいる。一方で、ゲート酸化膜の
耐圧の問題から供給電源電圧の低電圧化も進んでいる。
しかし、この種の半導体記憶装置を搭載する半導体集積
回路装置の電源電圧の低電圧化の現状は、他の論理回路
等が必ずしも記憶装置同様に素子の微細化が進んでいる
とは言えず従来と同等の電源電圧の供給を要するものも
多く混在するため、その変化は緩やかである。この結
果、外部電源を直接この種の半導体集積回路装置内部で
使用することは微細化素子からなる記憶回路等を構成す
るトランジスタ素子のゲート酸化膜を破壊し動作不良を
引き起こしてしまう可能性がある。
【０００３】したがって、最近の大容量の半導体記憶装
置を含む半導体集積回路装置においては、これらの間題
を解決するために半導体チップ上に外部電源電圧を降圧
する降圧回路を設け、この降圧回路の出力である内部電
圧を内部回路の電源電圧とすることが行われている。
置を含む半導体集積回路装置においては、これらの間題
を解決するために半導体チップ上に外部電源電圧を降圧
する降圧回路を設け、この降圧回路の出力である内部電
圧を内部回路の電源電圧とすることが行われている。
【０００４】さらに、半導体集積回路装置の消費電流を
抑えるために高速動作を必要とする部分と必要としない
部分で電源電圧を変えて使用する場合やオーバードライ
ブ形式で駆動するセンスアンプを有する場合などには複
数の降圧内部電圧を必要とする。このように降圧内部電
圧を複数化することは回路設計上の白由度を向上させる
点で大いに役立っている。その一方で、ノイズなどによ
る影響を考慮した降圧回路の設計がより重要になってく
る。
抑えるために高速動作を必要とする部分と必要としない
部分で電源電圧を変えて使用する場合やオーバードライ
ブ形式で駆動するセンスアンプを有する場合などには複
数の降圧内部電圧を必要とする。このように降圧内部電
圧を複数化することは回路設計上の白由度を向上させる
点で大いに役立っている。その一方で、ノイズなどによ
る影響を考慮した降圧回路の設計がより重要になってく
る。
【０００５】例えば、公知の縦続接続インバータを用い
る遅延回路の例を回路図で示す図６（Ａ），（Ｂ）を参
照して、内部電圧の複数化の効果について説明すると、
図６（Ａ）に示すような単一の内部電圧ＶＩ１を電源と
して用いる第１の遅延回路は、ゲートを入力にソースを
内部電圧ＶＩ１にそれぞれ接続しドレインを出力とする
Ｐ型ＭＯＳトランジスタＰ７１と、ゲートを入力にソー
スを接地にドレインをトランジスタＰ７１のドレインに
それぞれ接続したＮ型ＭＯＳトランジスタＮ７１から成
るインバータを複数段縦続接続し、各段の出力と接地間
に挿入したコンデンサＣ７１を有する。
る遅延回路の例を回路図で示す図６（Ａ），（Ｂ）を参
照して、内部電圧の複数化の効果について説明すると、
図６（Ａ）に示すような単一の内部電圧ＶＩ１を電源と
して用いる第１の遅延回路は、ゲートを入力にソースを
内部電圧ＶＩ１にそれぞれ接続しドレインを出力とする
Ｐ型ＭＯＳトランジスタＰ７１と、ゲートを入力にソー
スを接地にドレインをトランジスタＰ７１のドレインに
それぞれ接続したＮ型ＭＯＳトランジスタＮ７１から成
るインバータを複数段縦続接続し、各段の出力と接地間
に挿入したコンデンサＣ７１を有する。
【０００６】また、図６（Ｂ）に示すような２つの内部
電圧ＶＩ１，ＶＩ２（ＶＩｌ＞ＶＩ２）を用いる第２の
遅延回路は、ソースのＰ＋拡散層とＮ型のウェル領域間
に逆バイアス用の内部電圧ＶＩ１を接続しゲートを入力
にソースを内部電圧ＶＩ２にそれぞれ接続しドレインを
出力とするＰ型ＭＯＳトランジスタＰ７２と、ゲートを
入力にソースを接地にドレインをトランジスタＰ７２の
ドレインにそれぞれ接続したＮ型ＭＯＳトランジスタＮ
７１から成るインバータを複数段縦続接続し、各段の出
力と接地間に挿入したコンデンサＣ７１を有する。
電圧ＶＩ１，ＶＩ２（ＶＩｌ＞ＶＩ２）を用いる第２の
遅延回路は、ソースのＰ＋拡散層とＮ型のウェル領域間
に逆バイアス用の内部電圧ＶＩ１を接続しゲートを入力
にソースを内部電圧ＶＩ２にそれぞれ接続しドレインを
出力とするＰ型ＭＯＳトランジスタＰ７２と、ゲートを
入力にソースを接地にドレインをトランジスタＰ７２の
ドレインにそれぞれ接続したＮ型ＭＯＳトランジスタＮ
７１から成るインバータを複数段縦続接続し、各段の出
力と接地間に挿入したコンデンサＣ７１を有する。
【０００７】単一の内部電圧ＶＩ１を電源として用いる
第１の遅延回路に比べ、２つの内部電圧ＶＩ１，ＶＩ２
（ＶＩｌ＞ＶＩ２）を用いる第２の遅延回路の方がＰ型
Ｍ０ＳトランジスタＰ７２のソースのＰ＋拡散層とＮ型
のウェル領域間に逆バイアスが印加されることによりし
きい値電圧｜ＶＴ｜が高くなり、同一ゲート電圧でもト
ランジスタＰ７２の電流供給能力を低下させることが出
来る。
第１の遅延回路に比べ、２つの内部電圧ＶＩ１，ＶＩ２
（ＶＩｌ＞ＶＩ２）を用いる第２の遅延回路の方がＰ型
Ｍ０ＳトランジスタＰ７２のソースのＰ＋拡散層とＮ型
のウェル領域間に逆バイアスが印加されることによりし
きい値電圧｜ＶＴ｜が高くなり、同一ゲート電圧でもト
ランジスタＰ７２の電流供給能力を低下させることが出
来る。
【０００８】したがって、同一遅延時間を実現するため
の遅延回路の半導体チップ上での占有面積で比較する
と、２つの内部電圧を用いる第２の遅延回路の方がトラ
ンジスタ数を少なくすることができるので、単一の内部
電圧の第１の遅延回路よりも小さくできる。
の遅延回路の半導体チップ上での占有面積で比較する
と、２つの内部電圧を用いる第２の遅延回路の方がトラ
ンジスタ数を少なくすることができるので、単一の内部
電圧の第１の遅延回路よりも小さくできる。
【０００９】複数の内部電圧発生用の複数の内部降圧回
路を備える従来の半導体集積回路装置のをブロックで示
す図７を参照すると、この従来の半導体集積回路装置
は、基準電圧ＶＲ１により制御され外部電源Ｖｃｃを降
圧して所定の内部電圧ＶＩ１を生成する降圧回路１と、
基準電圧ＶＲ２により制御され外部電源Ｖｃｃを降圧し
て所定の内部電圧ＶＩ２を生成する降圧回路２とを備え
る。
路を備える従来の半導体集積回路装置のをブロックで示
す図７を参照すると、この従来の半導体集積回路装置
は、基準電圧ＶＲ１により制御され外部電源Ｖｃｃを降
圧して所定の内部電圧ＶＩ１を生成する降圧回路１と、
基準電圧ＶＲ２により制御され外部電源Ｖｃｃを降圧し
て所定の内部電圧ＶＩ２を生成する降圧回路２とを備え
る。
【００１０】降圧回路１は、ソースを電源Ｖｃｃに接続
しドレインから内部電圧ＶＩ１を出力するＰ型ＭＯＳト
ランジスタＰ１１と、反転入力端に基準電圧ＶＲ１の供
給を正入力端に内部電圧ＶＩ１の供給をそれぞれ受け基
準電圧ＶＲ１と内部電圧ＶＩ１との差電圧信号Ｄ１をト
ランジスタＰ１１のゲートに供給する演算増幅器（オペ
アンプ）１１とを備える。
しドレインから内部電圧ＶＩ１を出力するＰ型ＭＯＳト
ランジスタＰ１１と、反転入力端に基準電圧ＶＲ１の供
給を正入力端に内部電圧ＶＩ１の供給をそれぞれ受け基
準電圧ＶＲ１と内部電圧ＶＩ１との差電圧信号Ｄ１をト
ランジスタＰ１１のゲートに供給する演算増幅器（オペ
アンプ）１１とを備える。
【００１１】降圧回路２は、ソースを電源Ｖｃｃに接続
しドレインから内部電圧ＶＩ２を出力するＰ型ＭＯＳト
ランジスタＰ２１と、反転入力端に基準電圧ＶＲ２の供
給を正入力端に内部電圧ＶＩ２の供給をそれぞれ受け基
準電圧ＶＲ２と内部電圧ＶＩ２との差電圧信号Ｄ２をト
ランジスタＰ２１のゲートに供給するオペアンプ２１と
を備える。
しドレインから内部電圧ＶＩ２を出力するＰ型ＭＯＳト
ランジスタＰ２１と、反転入力端に基準電圧ＶＲ２の供
給を正入力端に内部電圧ＶＩ２の供給をそれぞれ受け基
準電圧ＶＲ２と内部電圧ＶＩ２との差電圧信号Ｄ２をト
ランジスタＰ２１のゲートに供給するオペアンプ２１と
を備える。
【００１２】ここで、基準電圧ＶＲ１＜ＶＲ２とし、差
電圧信号Ｄ１ Ｄ２とすると、得られる内部電圧ＶＩ１
＜ＶＩ２となる。
電圧信号Ｄ１ Ｄ２とすると、得られる内部電圧ＶＩ１
＜ＶＩ２となる。
【００１３】しかし、このような複数の降圧した内部電
圧を有する半導体集積回路装置では、内部降圧回路内で
のノイズの影響が深刻な間題となる。すなわち、降圧回
路内のノイズはオペアンプ１１，２１等の正常動作を妨
げ、出力の差電圧Ｄ１，Ｄ２を異常値とすることにより
所望の内部電圧ＶＩ１，ＶＩ２も異常な値に変えてしま
う。
圧を有する半導体集積回路装置では、内部降圧回路内で
のノイズの影響が深刻な間題となる。すなわち、降圧回
路内のノイズはオペアンプ１１，２１等の正常動作を妨
げ、出力の差電圧Ｄ１，Ｄ２を異常値とすることにより
所望の内部電圧ＶＩ１，ＶＩ２も異常な値に変えてしま
う。
【００１４】さらに、これら降圧回路１，２は互いに共
通の外部電源Ｖｃｃを用いているため、最悪の場合、降
圧回路内のノイズによる差電圧Ｄ１，Ｄ２の異常により
出力内部電圧ＶＩ１がＶＩ２より大きくなるという電圧
レベルの逆転が生じる。これにより、回路動作不良を起
こしてしまう。
通の外部電源Ｖｃｃを用いているため、最悪の場合、降
圧回路内のノイズによる差電圧Ｄ１，Ｄ２の異常により
出力内部電圧ＶＩ１がＶＩ２より大きくなるという電圧
レベルの逆転が生じる。これにより、回路動作不良を起
こしてしまう。
【００１５】その理由の一つとしては、回路の構成上Ｐ
型ＭＯＳトランジスタＰ１１，Ｐ１２のゲート制御信号
すなわち差電圧信号Ｄ１、Ｄ２次第で、内部電圧ＶＩ
１，ＶＩ２は、Ｖｃｃ≧ＶＩ１≧ＶＲ１及びＶｃｃ≧Ｖ
Ｉ２≧ＶＲ２とその変動範囲が重なった電圧値を取り得
るからである。
型ＭＯＳトランジスタＰ１１，Ｐ１２のゲート制御信号
すなわち差電圧信号Ｄ１、Ｄ２次第で、内部電圧ＶＩ
１，ＶＩ２は、Ｖｃｃ≧ＶＩ１≧ＶＲ１及びＶｃｃ≧Ｖ
Ｉ２≧ＶＲ２とその変動範囲が重なった電圧値を取り得
るからである。
【００１６】また上記回路動作不良の一例としては、以
下に説明する寄生バイポーラ素子によるラッチアップ現
象がある。
下に説明する寄生バイポーラ素子によるラッチアップ現
象がある。
【００１７】前述の図６（Ｂ）に示した第２の遅延回路
を構成するＭＯＳトランジスタの中でＰ型ＭＯＳトラン
ジスタＰ７２のゲートの垂直方向の断面構造の一例を断
面図で示す図８を参照すると、このＰ型ＭＯＳトランジ
スタのソース部のＰ＋拡散層９１とこのＰ型ＭＯＳトラ
ンジスタの基板を構成するＮ型ウェル領域９３及び、バ
イアスＶＢＢが印加されバルク基板となるＰ型基板９４
により寄生ＰＮＰバイボーラ素子９６が構成される。ゲ
ート電極９０には入力信号Ｖｉｎを、Ｎ＋拡散層９２を
介して内部電圧ＶＩ１を、Ｐ＋拡散層９１を介して内部
電圧ＶＩ２をそれぞれ供給する。Ｐ＋拡散層９５はドレ
インを構成し次段ゲートに出力信号を出力する。
を構成するＭＯＳトランジスタの中でＰ型ＭＯＳトラン
ジスタＰ７２のゲートの垂直方向の断面構造の一例を断
面図で示す図８を参照すると、このＰ型ＭＯＳトランジ
スタのソース部のＰ＋拡散層９１とこのＰ型ＭＯＳトラ
ンジスタの基板を構成するＮ型ウェル領域９３及び、バ
イアスＶＢＢが印加されバルク基板となるＰ型基板９４
により寄生ＰＮＰバイボーラ素子９６が構成される。ゲ
ート電極９０には入力信号Ｖｉｎを、Ｎ＋拡散層９２を
介して内部電圧ＶＩ１を、Ｐ＋拡散層９１を介して内部
電圧ＶＩ２をそれぞれ供給する。Ｐ＋拡散層９５はドレ
インを構成し次段ゲートに出力信号を出力する。
【００１８】通常動作時、すなわちＶＩ１＞ＶＩ２＞Ｖ
ＢＢの場合には、Ｐ＋拡散層９１とＮ型ウェル領域９３
間及び、Ｎ型ウェル領域９３とＰ型基板９４間には逆バ
イアスが印加され寄生ＰＮＰバイポーラ素子９６はオフ
状態にある。しかし、ノイズにより内部電圧ＶＩ１，Ｖ
Ｉ２に電圧レベルの逆転が生じ、ＶＩ２＞ＶＩ１＞ＶＢ
Ｂとなった場合には、Ｐ＋拡散層９１とＮ型ウェル領域
９３間のバイアスが順方向になり、Ｎ型ウェル領域９３
にＰ＋拡散層９１から電流が流れ込み寄生ＰＮＰバイボ
ーラ素子９６をオン状態にする。すなわち、内部電圧Ｖ
Ｉ２とバイアス電圧ＶＢＢの間に貫通電流が流れラッチ
アップ状態になり、回路動作不良を起こす。
ＢＢの場合には、Ｐ＋拡散層９１とＮ型ウェル領域９３
間及び、Ｎ型ウェル領域９３とＰ型基板９４間には逆バ
イアスが印加され寄生ＰＮＰバイポーラ素子９６はオフ
状態にある。しかし、ノイズにより内部電圧ＶＩ１，Ｖ
Ｉ２に電圧レベルの逆転が生じ、ＶＩ２＞ＶＩ１＞ＶＢ
Ｂとなった場合には、Ｐ＋拡散層９１とＮ型ウェル領域
９３間のバイアスが順方向になり、Ｎ型ウェル領域９３
にＰ＋拡散層９１から電流が流れ込み寄生ＰＮＰバイボ
ーラ素子９６をオン状態にする。すなわち、内部電圧Ｖ
Ｉ２とバイアス電圧ＶＢＢの間に貫通電流が流れラッチ
アップ状態になり、回路動作不良を起こす。
【００１９】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置は、単一の外部電源電圧をそれぞれ独立の
降圧回路で降圧して所望内部電圧を生成するよう構成し
ているので、ノイズ等により各降圧回路の動作が異常に
なるとその出力内部電圧が異常値範囲として相互に重な
る電圧値を取り得ることにより、最悪の場合には電圧値
の逆転が生じ、負荷の各回路の動作不良要因となるとい
う欠点があった。
集積回路装置は、単一の外部電源電圧をそれぞれ独立の
降圧回路で降圧して所望内部電圧を生成するよう構成し
ているので、ノイズ等により各降圧回路の動作が異常に
なるとその出力内部電圧が異常値範囲として相互に重な
る電圧値を取り得ることにより、最悪の場合には電圧値
の逆転が生じ、負荷の各回路の動作不良要因となるとい
う欠点があった。
【００２０】本発明の目的は、ノイズ等による各降圧回
路の出力する内部電圧の電圧値相互間の逆転を防止しよ
り信頼性の高い半導体集積回路装置を提供することにあ
る。
路の出力する内部電圧の電圧値相互間の逆転を防止しよ
り信頼性の高い半導体集積回路装置を提供することにあ
る。
【００２１】
【課題を解決するための手段】本発明の半導体集積回路
装置は、電源電圧を降圧してこの電源電圧より低い第１
の電圧の第１の内部電源及び前記第１の電圧より低い第
２の電圧の第２の内部電源をそれぞれ発生する第１及び
第２の降圧回路を半導体チップ上に備え、前記第１及び
第２の電源をそれぞれ対応の内部回路に供給する半導体
集積回路装置において、前記第２の降圧回路が、前記第
１の内部電源を降圧して前記第２の内部電源を発生する
ことを特徴とするものである。
装置は、電源電圧を降圧してこの電源電圧より低い第１
の電圧の第１の内部電源及び前記第１の電圧より低い第
２の電圧の第２の内部電源をそれぞれ発生する第１及び
第２の降圧回路を半導体チップ上に備え、前記第１及び
第２の電源をそれぞれ対応の内部回路に供給する半導体
集積回路装置において、前記第２の降圧回路が、前記第
１の内部電源を降圧して前記第２の内部電源を発生する
ことを特徴とするものである。
【００２２】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図７と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図１を参照すると、この図に
示す本実施の形態の半導体集積回路装置は、従来と共通
の基準電圧ＶＲ１により制御され外部電源Ｖｃｃを降圧
して所定の内部電圧ＶＩ１を生成する降圧回路１に加え
て、降圧回路２の代わりに基準電圧ＶＲ２により制御さ
れ内部電源ＶＩ１を降圧して所定の内部電圧ＶＩ２を生
成する降圧回路２Ａとを備える。
を図７と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図１を参照すると、この図に
示す本実施の形態の半導体集積回路装置は、従来と共通
の基準電圧ＶＲ１により制御され外部電源Ｖｃｃを降圧
して所定の内部電圧ＶＩ１を生成する降圧回路１に加え
て、降圧回路２の代わりに基準電圧ＶＲ２により制御さ
れ内部電源ＶＩ１を降圧して所定の内部電圧ＶＩ２を生
成する降圧回路２Ａとを備える。
【００２３】降圧回路１は、従来と共通のソースを電源
Ｖｃｃに接続しドレインから内部電圧ＶＩ１を出力する
Ｐ型ＭＯＳトランジスタＰ１１と、反転入力端に基準電
圧ＶＲ１の供給を正入力端に内部電圧ＶＩ１の供給をそ
れぞれ受け基準電圧ＶＲ１と内部電圧ＶＩ１との差電圧
信号Ｄ１をトランジスタＰ１１のゲートに供給するオペ
アンプ１１とを備える。
Ｖｃｃに接続しドレインから内部電圧ＶＩ１を出力する
Ｐ型ＭＯＳトランジスタＰ１１と、反転入力端に基準電
圧ＶＲ１の供給を正入力端に内部電圧ＶＩ１の供給をそ
れぞれ受け基準電圧ＶＲ１と内部電圧ＶＩ１との差電圧
信号Ｄ１をトランジスタＰ１１のゲートに供給するオペ
アンプ１１とを備える。
【００２４】降圧回路２Ａは、ソースに降圧回路１の出
力の内部電圧ＶＩ１の供給を受けドレインから内部電圧
ＶＩ２を出力するＰ型ＭＯＳトランジスタＰ２１と、反
転入力端に基準電圧ＶＲ１より低い基準電圧ＶＲ２の供
給を正入力端に内部電圧ＶＩ２の供給をそれぞれ受け基
準電圧ＶＲ２と内部電圧ＶＩ２との差電圧信号Ｄ２をト
ランジスタＰ２１のゲートに供給するオペアンプ２１と
を備える。
力の内部電圧ＶＩ１の供給を受けドレインから内部電圧
ＶＩ２を出力するＰ型ＭＯＳトランジスタＰ２１と、反
転入力端に基準電圧ＶＲ１より低い基準電圧ＶＲ２の供
給を正入力端に内部電圧ＶＩ２の供給をそれぞれ受け基
準電圧ＶＲ２と内部電圧ＶＩ２との差電圧信号Ｄ２をト
ランジスタＰ２１のゲートに供給するオペアンプ２１と
を備える。
【００２５】次に、図１を参照して本実施の形態の動作
について説明すると、まず、正常時には従来の回路と同
様の動作を行い降圧回路１，２Ａの各々はそれぞれ正常
値の内部電圧ＶＩ１，ＶＩ２を出力する。次に、ノイズ
等により降圧回路１，２Ａが異常動作し内部電圧ＶＩ
１，ＶＩ２が変動した場合は、降圧回路２Ａが内部電圧
ＶＩ１を降圧するよう構成されているので、内部電圧Ｖ
Ｉ２が内部電圧ＶＩ１を超えることはあり得ない。すな
わち、最悪の場合ＶＩ２＝ＶＩ１であり、内部電圧相互
間の逆転は生じない。
について説明すると、まず、正常時には従来の回路と同
様の動作を行い降圧回路１，２Ａの各々はそれぞれ正常
値の内部電圧ＶＩ１，ＶＩ２を出力する。次に、ノイズ
等により降圧回路１，２Ａが異常動作し内部電圧ＶＩ
１，ＶＩ２が変動した場合は、降圧回路２Ａが内部電圧
ＶＩ１を降圧するよう構成されているので、内部電圧Ｖ
Ｉ２が内部電圧ＶＩ１を超えることはあり得ない。すな
わち、最悪の場合ＶＩ２＝ＶＩ１であり、内部電圧相互
間の逆転は生じない。
【００２６】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図２を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、降圧
回路２Ａの代わりに降圧回路２Ａと共通のＰ型ＭＯＳト
ランジスタＰ２１と、オペアンプ２１とに加えて、制御
信号φの供給に応答して選択的に動作用電源である内部
電圧ＶＩ１を直接内部電圧ＶＩ２及びトランジスタＰ２
１のソースのいずれか一方にに供給するよう切り替える
スイッチ回路２２を有する降圧回路２Ｂを備えることで
ある。
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図２を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、降圧
回路２Ａの代わりに降圧回路２Ａと共通のＰ型ＭＯＳト
ランジスタＰ２１と、オペアンプ２１とに加えて、制御
信号φの供給に応答して選択的に動作用電源である内部
電圧ＶＩ１を直接内部電圧ＶＩ２及びトランジスタＰ２
１のソースのいずれか一方にに供給するよう切り替える
スイッチ回路２２を有する降圧回路２Ｂを備えることで
ある。
【００２７】スイッチ回路２２は、内部電圧ＶＩ１とト
ランジスタＰ２１のソースとの間に挿入され制御信号φ
の供給に応答して内部電圧ＶＩ１を導通させトランジス
タＰ２１のソースに供給するスイッチング用のトランジ
スタＭ２２と、制御信号φを反転し反転制御信号φＢを
出力するインバータＩ２１と、一端が内部電圧ＶＩ１に
他端が内部電圧ＶＩ２にそれぞれ接続され反転制御信号
φＢの供給に応答して導通するスイッチング用のトラン
ジスタＭ２３とを備える。
ランジスタＰ２１のソースとの間に挿入され制御信号φ
の供給に応答して内部電圧ＶＩ１を導通させトランジス
タＰ２１のソースに供給するスイッチング用のトランジ
スタＭ２２と、制御信号φを反転し反転制御信号φＢを
出力するインバータＩ２１と、一端が内部電圧ＶＩ１に
他端が内部電圧ＶＩ２にそれぞれ接続され反転制御信号
φＢの供給に応答して導通するスイッチング用のトラン
ジスタＭ２３とを備える。
【００２８】次に、図２を参照して本実施の形態の動作
について説明すると、前述の第１の実施の形態において
は、降圧回路２Ａの出力内部電圧ＶＩ２の負荷容量はこ
の降圧回路２Ａの動作電源である内部電圧ＶＩ１により
充電されるため、従来のように外部電源Ｖｃｃを用いる
場合に比べその充電時間は長くなる。本実施の形態を特
徴付ける降圧回路２Ｂは、出力内部電圧ＶＩ２の負荷容
量への充電時間の短縮を実現する。
について説明すると、前述の第１の実施の形態において
は、降圧回路２Ａの出力内部電圧ＶＩ２の負荷容量はこ
の降圧回路２Ａの動作電源である内部電圧ＶＩ１により
充電されるため、従来のように外部電源Ｖｃｃを用いる
場合に比べその充電時間は長くなる。本実施の形態を特
徴付ける降圧回路２Ｂは、出力内部電圧ＶＩ２の負荷容
量への充電時間の短縮を実現する。
【００２９】まず、電源Ｖｃｃの供給に応答して、降圧
回路１が動作開始すると同時に、制御信号φがＨレベル
となり、この制御信号φのＨレベルに応答して降圧回路
２Ｂのスイッチ回路２２のトランジスタＭ２２がオフ
し、反転制御信号φＢのＬレベルに応答してトランジス
タＭ２３がオンする。したがって、この期間は、降圧回
路１の出力内部電圧ＶＩ１により降圧回路１及び２Ｂの
各負荷容量を充電する。
回路１が動作開始すると同時に、制御信号φがＨレベル
となり、この制御信号φのＨレベルに応答して降圧回路
２Ｂのスイッチ回路２２のトランジスタＭ２２がオフ
し、反転制御信号φＢのＬレベルに応答してトランジス
タＭ２３がオンする。したがって、この期間は、降圧回
路１の出力内部電圧ＶＩ１により降圧回路１及び２Ｂの
各負荷容量を充電する。
【００３０】次に、内部電圧ＶＩ２の電圧値が基準電圧
ＶＲ２以下という条件で所定の時間経過した後、制御信
号φがＨレベルからＬレベルに遷移しこのの制御信号φ
のＬレベルに応答してトランジスタＭ２２がオンし、反
転制御信号φＢのＨレベルに応答してトランジスタＭ２
３がオフする。したがって、この期間は、第１の実施の
形態と同様の動作を行い、内部電圧ＶＩ１により降圧回
路１の負荷容量を充電し、内部電圧ＶＩ２により降圧回
路２Ｂの負荷容量を充電する。
ＶＲ２以下という条件で所定の時間経過した後、制御信
号φがＨレベルからＬレベルに遷移しこのの制御信号φ
のＬレベルに応答してトランジスタＭ２２がオンし、反
転制御信号φＢのＨレベルに応答してトランジスタＭ２
３がオフする。したがって、この期間は、第１の実施の
形態と同様の動作を行い、内部電圧ＶＩ１により降圧回
路１の負荷容量を充電し、内部電圧ＶＩ２により降圧回
路２Ｂの負荷容量を充電する。
【００３１】このように、降圧回路の初期動作時に外部
電源Ｖｃｃを動作電源とする降圧回路１を用いて降圧回
路２Ｂの負荷容量を充電することで、第１の実施の形態
と比べて内部電圧ＶＩ２の負荷容量への充電時間の短縮
が実現出来る。
電源Ｖｃｃを動作電源とする降圧回路１を用いて降圧回
路２Ｂの負荷容量を充電することで、第１の実施の形態
と比べて内部電圧ＶＩ２の負荷容量への充電時間の短縮
が実現出来る。
【００３２】次に、本発明の第３の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図３を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、降圧
回路２Ａに加えて基準電圧ＶＲ３により制御され内部電
源ＶＩ１を降圧して所定の内部電圧ＶＩ３を生成する降
圧回路３をさらに備えることである。
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図３を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、降圧
回路２Ａに加えて基準電圧ＶＲ３により制御され内部電
源ＶＩ１を降圧して所定の内部電圧ＶＩ３を生成する降
圧回路３をさらに備えることである。
【００３３】降圧回路１と降圧回路２Ａ，３の関係は、
第１の実施の形態と同様であり、降圧回路１の出力内部
電圧ＶＩ１をそれぞれ動作電源として用いる。
第１の実施の形態と同様であり、降圧回路１の出力内部
電圧ＶＩ１をそれぞれ動作電源として用いる。
【００３４】次に、本発明の第４の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図４を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、降圧
回路２Ａに加えてこの降圧回路２Ａと共通の基準電圧Ｖ
Ｒ２により制御され内部電源ＶＩ１を降圧して所定の内
部電圧ＶＩ２を生成する降圧回路３Ａをさらに備えるこ
とである。
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図４を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、降圧
回路２Ａに加えてこの降圧回路２Ａと共通の基準電圧Ｖ
Ｒ２により制御され内部電源ＶＩ１を降圧して所定の内
部電圧ＶＩ２を生成する降圧回路３Ａをさらに備えるこ
とである。
【００３５】本実施の形態は、同一の内部電圧ＶＩ２を
２系統の負荷に独立に供給できこれら各負荷回路間の相
互ノイズ干渉を抑圧できる。
２系統の負荷に独立に供給できこれら各負荷回路間の相
互ノイズ干渉を抑圧できる。
【００３６】次に、本発明の第５の実施の形態を図３と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図５を参照すると、この図に示す本実
施の形態の前述の第３の実施の形態との相違点は、降圧
回路３の代わりに基準電圧ＶＲ３により制御され内部電
源ＶＩ２を降圧してて所定の内部電圧ＶＩ３を生成する
降圧回路３Ｂを備えることである。
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図５を参照すると、この図に示す本実
施の形態の前述の第３の実施の形態との相違点は、降圧
回路３の代わりに基準電圧ＶＲ３により制御され内部電
源ＶＩ２を降圧してて所定の内部電圧ＶＩ３を生成する
降圧回路３Ｂを備えることである。
【００３７】本実施の形態では、内部電圧ＶＩ１から内
部電圧ＶＩ２を生成し、この内部電圧ＶＩ２から内部電
圧ＶＩ３を生成する。
部電圧ＶＩ２を生成し、この内部電圧ＶＩ２から内部電
圧ＶＩ３を生成する。
【００３８】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置は、高電位の内部電圧を降圧して低電位の内
部電位を生成することにより高低各内部電圧の電位の逆
転要因を本質的に除去できるという効果がある。
積回路装置は、高電位の内部電圧を降圧して低電位の内
部電位を生成することにより高低各内部電圧の電位の逆
転要因を本質的に除去できるという効果がある。
【００３９】また、外部電源の低電圧化により複数の内
部電圧の電圧値相互間のマージンが小さくなるような場
合も、これら複数の内部電圧の高低の順序付けができて
いるため、各々の内部電圧値の分離が容易にできるとい
う効果がある。
部電圧の電圧値相互間のマージンが小さくなるような場
合も、これら複数の内部電圧の高低の順序付けができて
いるため、各々の内部電圧値の分離が容易にできるとい
う効果がある。
【図１】本発明の半導体集積回路装置の第１の実施の形
態を示すブロック図である。
態を示すブロック図である。
【図２】本発明の半導体集積回路装置の第２の実施の形
態を示すブロック図である。
態を示すブロック図である。
【図３】本発明の半導体集積回路装置の第３の実施の形
態を示すブロック図である。
態を示すブロック図である。
【図４】本発明の半導体集積回路装置の第４の実施の形
態を示すブロック図である。
態を示すブロック図である。
【図５】本発明の半導体集積回路装置の第５の実施の形
態を示すブロック図である。
態を示すブロック図である。
【図６】単一電源及び２電源の遅延回路の一例をそれぞ
れ示す回路図である。
れ示す回路図である。
【図７】従来の半導体集積回路装置の一例を示すブロッ
ク図である。
ク図である。
【図８】図６Ｂの遅延回路を構成するＰ型ＭＯＳトラン
ジスタの構造を模式的に示す断面図である。
ジスタの構造を模式的に示す断面図である。
１，２，２Ａ，２Ｂ，３，３Ａ 降圧回路 １１，２１ オペアンプ ２２ スイッチ回路 ９１，９５ Ｐ＋拡散層 ９２ Ｎ＋拡散層 ９３ Ｎ型ウェル領域 ９４ Ｐ型基板 ９６ 寄生ＰＮＰバイポーラ素子 Ｃ７１ コンデンサ Ｍ２２，Ｍ２３，Ｎ７１，Ｐ１１，Ｐ２１，Ｐ７１，Ｐ
７２ トランジスタ
７２ トランジスタ
Claims (5)
- 【請求項１】 電源電圧を降圧してこの電源電圧より低
い第１の電圧の第１の内部電源及び前記第１の電圧より
低い第２の電圧の第２の内部電源をそれぞれ発生する第
１及び第２の降圧回路を半導体チップ上に備え、前記第
１及び第２の電源をそれぞれ対応の内部回路に供給する
半導体集積回路装置において、 前記第２の降圧回路が、前記第１の内部電源を降圧して
前記第２の内部電源を発生することを特徴とする半導体
集積回路装置。 - 【請求項２】 前記電源電圧が、外部から供給を受ける
外部電源電圧であることを特徴とする請求項１記載の半
導体集積回路装置。 - 【請求項３】 前記第２の内部電源を降圧して前記第２
の電圧より低い第３の電圧を発生する第３の内部電源を
さらに備えることを特徴とする請求項１記載の半導体集
積回路装置。 - 【請求項４】 前記第１の降圧回路が、第１の入力端に
第１の基準電圧の供給を受け第２の入力端に前記第１の
内部電圧を帰還して第１の差電圧信号を出力する第１の
演算増幅器と、ソースに前記電源電圧の供給を受けゲー
トへの前記第１の差電圧信号の供給に応答してドレイン
から前記第１の内部電源を出力する第１のトランジスタ
を備え、 前記第２の降圧回路が、第１の入力端に第２の基準電圧
の供給を受け第２の入力端に前記第２の内部電圧を帰還
して第２の差電圧信号を出力する第２の演算増幅器と、
ソースに前記第１の内部電源の供給を受けゲートへの前
記第２の差電圧信号の供給に応答してドレインから前記
第２の内部電源を出力する第２のトランジスタを備える
ことを特徴とする請求項１記載の半導体集積回路装置。 - 【請求項５】 前記第２の降圧回路が、制御信号の供給
に応答して前記第１の内部電源を選択的に前記第２の電
源及び前記第２のトランジスタのソースとのいずれか一
方に供給するスイッチ手段を備えることを特徴とする請
求項４記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9312210A JPH11145413A (ja) | 1997-11-13 | 1997-11-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9312210A JPH11145413A (ja) | 1997-11-13 | 1997-11-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145413A true JPH11145413A (ja) | 1999-05-28 |
Family
ID=18026531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9312210A Pending JPH11145413A (ja) | 1997-11-13 | 1997-11-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11145413A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003001167A3 (en) * | 2001-06-21 | 2003-03-06 | Glucon Inc | Permittivity based temperature measurement and related methods |
| JP2008140531A (ja) * | 2006-11-07 | 2008-06-19 | Nec Electronics Corp | 半導体装置及びメモリ |
| JP2011134059A (ja) * | 2009-12-24 | 2011-07-07 | Samsung Electronics Co Ltd | 電圧安定化装置及びそれを用いた半導体装置並びに電圧安定化方法 |
| US8493795B2 (en) | 2009-12-24 | 2013-07-23 | Samsung Electronics Co., Ltd. | Voltage stabilization device and semiconductor device including the same, and voltage generation method |
-
1997
- 1997-11-13 JP JP9312210A patent/JPH11145413A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003001167A3 (en) * | 2001-06-21 | 2003-03-06 | Glucon Inc | Permittivity based temperature measurement and related methods |
| JP2008140531A (ja) * | 2006-11-07 | 2008-06-19 | Nec Electronics Corp | 半導体装置及びメモリ |
| JP2011134059A (ja) * | 2009-12-24 | 2011-07-07 | Samsung Electronics Co Ltd | 電圧安定化装置及びそれを用いた半導体装置並びに電圧安定化方法 |
| US8493795B2 (en) | 2009-12-24 | 2013-07-23 | Samsung Electronics Co., Ltd. | Voltage stabilization device and semiconductor device including the same, and voltage generation method |
| KR101415227B1 (ko) * | 2009-12-24 | 2014-07-04 | 삼성전자주식회사 | 전압 안정화 장치 및 그것을 포함하는 반도체 장치 및 전압 생성 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010424 |