JPH0865149A - 準静的無損失ゲート - Google Patents
準静的無損失ゲートInfo
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- JPH0865149A JPH0865149A JP7202742A JP20274295A JPH0865149A JP H0865149 A JPH0865149 A JP H0865149A JP 7202742 A JP7202742 A JP 7202742A JP 20274295 A JP20274295 A JP 20274295A JP H0865149 A JPH0865149 A JP H0865149A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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Abstract
(57)【要約】
【課題】ＣＭＯＳ回路を導通状態にしてフルレール電圧
値に移行し維持するように回路に電力を供給する手段が
接続されクッロク信号を有するＣＭＯＳ回路を開示す
る。 【解決手段】連続した対のＣＭＯＳゲートは、ゲートと
出力ノード間に接続された相関する補助ＣＭＯＳゲート
を有する。フェーズ中にクッロク信号電力供給及びクッ
ロク信号供給電力の補助信号と異なる相補クッロク信号
が相補ゲートを制御する。与えられた活性ゲートとその
相補ゲートが共に導通状態であるとき、連続するゲート
と相関するクッロク信号間に直列に接続されたブロッキ
ングダイオードが各ゲート対に他の状態に生じる逆流を
阻止する。
値に移行し維持するように回路に電力を供給する手段が
接続されクッロク信号を有するＣＭＯＳ回路を開示す
る。 【解決手段】連続した対のＣＭＯＳゲートは、ゲートと
出力ノード間に接続された相関する補助ＣＭＯＳゲート
を有する。フェーズ中にクッロク信号電力供給及びクッ
ロク信号供給電力の補助信号と異なる相補クッロク信号
が相補ゲートを制御する。与えられた活性ゲートとその
相補ゲートが共に導通状態であるとき、連続するゲート
と相関するクッロク信号間に直列に接続されたブロッキ
ングダイオードが各ゲート対に他の状態に生じる逆流を
阻止する。
Description
【０００１】
【発明の属する技術分野】本発明は低電力半導体回路に
係わり、特に無損失回路用相補形回路に関する。
係わり、特に無損失回路用相補形回路に関する。
【０００２】
【従来の技術】多くの電子装置、特にバッテリ、太陽電
池あるいはその能力に限界のある電力供給装置から給電
される携帯用装置用として低電力で動作する回路が望ま
れている。このＣＭＯＳ回路の１の特徴は、エミッター
カップルロジック（ＥＣＬ）、バイポーラあるいは他の
タイプの半導体回路に比して電力消費量が低いことであ
る。しかし、マスク技術によりＣＭＯＳ構造素子のサイ
ズをサブミクロン程度に小さくしているにも拘らず、こ
れらの素子が周波数スぺクトルの高い範囲でそれらのス
イチィング機能をはたすことがますます要求される。そ
の結果、最近の若干のＣＭＯＳ回路設計は、サブミクロ
ンの温度感知ＶＬＳＩ半導体パッケージ用というより通
常の光バルブ用に適するようなワット数を持たせてい
る。
池あるいはその能力に限界のある電力供給装置から給電
される携帯用装置用として低電力で動作する回路が望ま
れている。このＣＭＯＳ回路の１の特徴は、エミッター
カップルロジック（ＥＣＬ）、バイポーラあるいは他の
タイプの半導体回路に比して電力消費量が低いことであ
る。しかし、マスク技術によりＣＭＯＳ構造素子のサイ
ズをサブミクロン程度に小さくしているにも拘らず、こ
れらの素子が周波数スぺクトルの高い範囲でそれらのス
イチィング機能をはたすことがますます要求される。そ
の結果、最近の若干のＣＭＯＳ回路設計は、サブミクロ
ンの温度感知ＶＬＳＩ半導体パッケージ用というより通
常の光バルブ用に適するようなワット数を持たせてい
る。
【０００３】一般的に、論理スイッチを準静的に実行す
るなら、スイチッングで消費されるエネルギーを減じ、
無損失特性をもたらすことができる。この無損失特性と
は、エネルギーの移動が順次十分行われるなら電力消費
媒質でのエネルギーの消費を減じることができることを
意味する。しかし、ホットクロックと呼ばれる回路はこ
の原理を応用し無損失特性をもたらす従来にない回路設
計である。これらの装置は、回路の変動率を減じるが、
徐々にである。周知のホットクロックとして知られる回
路は、０．９ミクロンＣＭＯＳで２０ｍＨｚのような高
周波数で動作させることができる。このような条件下
で、ホットクロック設計により５倍ないし１０倍の出力
消費低減を達成できる。１９８５年にthe Chapel Hill
VLSI ConferenceでSeitz等によって開示されたように、
ホットクロック論理設計はクロックラインを通してゲー
トに全出力を供給する。
るなら、スイチッングで消費されるエネルギーを減じ、
無損失特性をもたらすことができる。この無損失特性と
は、エネルギーの移動が順次十分行われるなら電力消費
媒質でのエネルギーの消費を減じることができることを
意味する。しかし、ホットクロックと呼ばれる回路はこ
の原理を応用し無損失特性をもたらす従来にない回路設
計である。これらの装置は、回路の変動率を減じるが、
徐々にである。周知のホットクロックとして知られる回
路は、０．９ミクロンＣＭＯＳで２０ｍＨｚのような高
周波数で動作させることができる。このような条件下
で、ホットクロック設計により５倍ないし１０倍の出力
消費低減を達成できる。１９８５年にthe Chapel Hill
VLSI ConferenceでSeitz等によって開示されたように、
ホットクロック論理設計はクロックラインを通してゲー
トに全出力を供給する。
【０００４】準静的論理動作は直流コンバータ技術にお
ける直流に類似した２個の基本的なルール有する。すな
わち、（１）その両端のポテンシャルが０でないならス
イッチを導通にしない、（２）流れる電流があるならス
イッチを不導通にしない、というものである。米国出願
第08/167,709 号に開示されたように、ＣＭＯＳのホッ
トクロック回路特性はブロックダイオードを付加するこ
とで改良された。
ける直流に類似した２個の基本的なルール有する。すな
わち、（１）その両端のポテンシャルが０でないならス
イッチを導通にしない、（２）流れる電流があるならス
イッチを不導通にしない、というものである。米国出願
第08/167,709 号に開示されたように、ＣＭＯＳのホッ
トクロック回路特性はブロックダイオードを付加するこ
とで改良された。
【０００５】
【発明が解決しようとする課題】クロックレベルを非対
称的に増幅し、あるいは、ゲートあるいは低閾値ダイオ
ードを用いレベルシフターを用い回路の出力で低下した
信号電圧のゆれを克服する回路が要望されている。
称的に増幅し、あるいは、ゲートあるいは低閾値ダイオ
ードを用いレベルシフターを用い回路の出力で低下した
信号電圧のゆれを克服する回路が要望されている。
【０００６】
【課題を解決するための手段】本発明のＣＭＯＳゲート
は一対のゲートトランジスタ、一対のゲートトランジス
タ間の出力ノード及び一対のゲートを含む。各ゲートク
ロック信号はそれぞれのＣＭＯＳゲートトランジスタの
ソース電極に接続されている。補助トランジスタは各そ
れぞれのゲートクロックと出力ノード間に接続されてい
る。一対の相補的補助クロック信号のそれぞれの１個は
ゲート電極、すなわち各それぞれの相補形補助トランジ
スタの制御素子に接続されている。前記４個のクロック
信号は４個の別個のフェーズを有するようにゲートクロ
ック信号からフェーズシフトされ、それで一対のゲート
トランジスタは安定した導通になり出力ノードでフルレ
ール電圧を保持する。
は一対のゲートトランジスタ、一対のゲートトランジス
タ間の出力ノード及び一対のゲートを含む。各ゲートク
ロック信号はそれぞれのＣＭＯＳゲートトランジスタの
ソース電極に接続されている。補助トランジスタは各そ
れぞれのゲートクロックと出力ノード間に接続されてい
る。一対の相補的補助クロック信号のそれぞれの１個は
ゲート電極、すなわち各それぞれの相補形補助トランジ
スタの制御素子に接続されている。前記４個のクロック
信号は４個の別個のフェーズを有するようにゲートクロ
ック信号からフェーズシフトされ、それで一対のゲート
トランジスタは安定した導通になり出力ノードでフルレ
ール電圧を保持する。
【０００７】望ましくは、これらの４個のクロック信号
は各々から９０度位相シフトされている。特に、本発明
の補助トランジスタとクロック信号はゲート出力でフル
レール電圧ゆれを発生させる間、無損失特性をもたら
す。
は各々から９０度位相シフトされている。特に、本発明
の補助トランジスタとクロック信号はゲート出力でフル
レール電圧ゆれを発生させる間、無損失特性をもたら
す。
【０００８】
【発明の実施の形態】図１は、２個のオフセット台形ホ
ットクロック信号Ｃ1、Ｃ2及びその相補信号を用い無損
失動作が得るれるＣＭＯＳインバータのストリングを示
す。図２では、出力波形Ａ，Ｂ，Ｄが入力信号Ｉｎのフ
ルレールゆれに応答して全電圧範囲ＶssーＶDDにわたっ
てフルレールをゆらしていないことが判る。図１の回路
では、点線で示され、無損失動作、ゲート出力フローテ
ィングを必要とするように、そのゲートへのクロック信
号入力が全く導通されていなとき、ステップフェーズ
（＃１）中各ゲートトランジスタの制御素子供給される
入力信号は変化する。
ットクロック信号Ｃ1、Ｃ2及びその相補信号を用い無損
失動作が得るれるＣＭＯＳインバータのストリングを示
す。図２では、出力波形Ａ，Ｂ，Ｄが入力信号Ｉｎのフ
ルレールゆれに応答して全電圧範囲ＶssーＶDDにわたっ
てフルレールをゆらしていないことが判る。図１の回路
では、点線で示され、無損失動作、ゲート出力フローテ
ィングを必要とするように、そのゲートへのクロック信
号入力が全く導通されていなとき、ステップフェーズ
（＃１）中各ゲートトランジスタの制御素子供給される
入力信号は変化する。
【０００９】しかしながら、ゲート出力は、全論理値Ｖ
ssーＶDDを維持するせず、中位で既にフローティングし
ている。例えば、図２で、Ｃ1は可能フェーズ（＃２）
中高い状態になると、ＭＮ1は導通状態になり、出力Ａ
はフルＶssに推移しその値を保持する。しかしながら、
クロック信号が台形であるので、不導通フェーズ（＃
４）中、ゲートトランジスタＭＰ１とＭＮ１は不導通で
あり、活性ゲートトランジスタＭＮ１は、十分長く活性
を保ち電流がＭＮ１を導通し、その結果出力Ａは中間電
圧にするようクロックバーＣ1に電流を流す。それか
ら、ＭＮ１は最終的には不導通になり、出力ＡはＶＳＳ
のフルレール値を保持するよりはむしろ不導通フェイズ
（＃４）の休止期間中中間値でフロートする。ゲートト
ランジスタが移行を完遂し、Ｃ1その補助バーＣ1間のパ
スがもう一度カットオフになると出力Ａは次のステップ
フェーズ（＃１）中フロートを継続する。
ssーＶDDを維持するせず、中位で既にフローティングし
ている。例えば、図２で、Ｃ1は可能フェーズ（＃２）
中高い状態になると、ＭＮ1は導通状態になり、出力Ａ
はフルＶssに推移しその値を保持する。しかしながら、
クロック信号が台形であるので、不導通フェーズ（＃
４）中、ゲートトランジスタＭＰ１とＭＮ１は不導通で
あり、活性ゲートトランジスタＭＮ１は、十分長く活性
を保ち電流がＭＮ１を導通し、その結果出力Ａは中間電
圧にするようクロックバーＣ1に電流を流す。それか
ら、ＭＮ１は最終的には不導通になり、出力ＡはＶＳＳ
のフルレール値を保持するよりはむしろ不導通フェイズ
（＃４）の休止期間中中間値でフロートする。ゲートト
ランジスタが移行を完遂し、Ｃ1その補助バーＣ1間のパ
スがもう一度カットオフになると出力Ａは次のステップ
フェーズ（＃１）中フロートを継続する。
【００１０】このタイミング線図では入力信号Ｉｎは、
ステップフェーズ（＃１）の期間中ＶDDからＶSSに、あ
るいはＶssからＶDDに値を変える。導通フェーズ（＃
２）では、ステップフェーズ（＃１）の期間中入力信号
Ｉｎのフルレール変化は、導通フェーズ（＃２）中中間
値からフルＤDDあるいはＶSS値へ出力信号Ｉｎの遅れた
部分的な変化を引き起こす。ゲートの出力Ａに現れるこ
の歪んだ信号は、規則正しいが不十分な形でインバータ
ゲートＢ、Ｄ及びＯＵＴの休止中伝搬される。図３は本
発明の第１の実施例のフルレイル信号移行と改良された
無損失特性を提供する他の直列な列を示している。
ステップフェーズ（＃１）の期間中ＶDDからＶSSに、あ
るいはＶssからＶDDに値を変える。導通フェーズ（＃
２）では、ステップフェーズ（＃１）の期間中入力信号
Ｉｎのフルレール変化は、導通フェーズ（＃２）中中間
値からフルＤDDあるいはＶSS値へ出力信号Ｉｎの遅れた
部分的な変化を引き起こす。ゲートの出力Ａに現れるこ
の歪んだ信号は、規則正しいが不十分な形でインバータ
ゲートＢ、Ｄ及びＯＵＴの休止中伝搬される。図３は本
発明の第１の実施例のフルレイル信号移行と改良された
無損失特性を提供する他の直列な列を示している。
【００１１】Ｃ1とバーＣ1のような各対のゲートクロッ
ク信号は各々の対のＣＭＯＳゲートトランジスタＭＰ1
とＭＮ1のソース電極に接続され、各ゲートトランジス
タＭＰ1とＭＮ2のドレン電極は補助トランジスタＭＰ2
とＭＮ2を通してゲートの出力ノードに接続されてい
る。しかしながら、図３では、補助トランジスタＭＰ2
とＭＮ2は各それぞれのゲートクロックと出力ノード間
に接続されている。特に、補助トランジスタＭＰ2とＭ
Ｎ2のソース電極はそれぞれのゲートトランジスタＭＰ1
とＭＮ1のドレン電極に接続されている。
ク信号は各々の対のＣＭＯＳゲートトランジスタＭＰ1
とＭＮ1のソース電極に接続され、各ゲートトランジス
タＭＰ1とＭＮ2のドレン電極は補助トランジスタＭＰ2
とＭＮ2を通してゲートの出力ノードに接続されてい
る。しかしながら、図３では、補助トランジスタＭＰ2
とＭＮ2は各それぞれのゲートクロックと出力ノード間
に接続されている。特に、補助トランジスタＭＰ2とＭ
Ｎ2のソース電極はそれぞれのゲートトランジスタＭＰ1
とＭＮ1のドレン電極に接続されている。
【００１２】また、 ゲートＣ1、バーＣ1のゲートクロ
ック信号からオフセットしている一対の補助クロック信
号のそれぞれの１個はバーＣ2、Ｃ2は、各それぞれの補
助トランジスタ ＭＰ2とＭＮ2の制御素子であるゲート
電極に接続されている。図３で、各ステージでの対のゲ
ートクロック例えばゲートＣ1、Ｃ2及び相補信号（コン
プレメント）は、前段すなわち他のオフセットクロック
Ｃ2またはＣ1によりドライブされる段に供給される。補
助トランジスタ ＭＰ2とＭＮ2の制御素子であるゲート
電極に接続されている。このことはクロック信号と出力
Ａ間にパスが分配されるようにゲートの不導通フェーズ
（＃４）中カットオフになるのを確実にする。
ック信号からオフセットしている一対の補助クロック信
号のそれぞれの１個はバーＣ2、Ｃ2は、各それぞれの補
助トランジスタ ＭＰ2とＭＮ2の制御素子であるゲート
電極に接続されている。図３で、各ステージでの対のゲ
ートクロック例えばゲートＣ1、Ｃ2及び相補信号（コン
プレメント）は、前段すなわち他のオフセットクロック
Ｃ2またはＣ1によりドライブされる段に供給される。補
助トランジスタ ＭＰ2とＭＮ2の制御素子であるゲート
電極に接続されている。このことはクロック信号と出力
Ａ間にパスが分配されるようにゲートの不導通フェーズ
（＃４）中カットオフになるのを確実にする。
【００１３】図２とは対照的に各補助トランジスタＭＰ
2とＭＮ2は、それに直列に接続されているゲートトラン
ジスタＭＰ1とＭＮ1が図４の移行状態にあり、出力Ａが
そのフルレール値にある間、完全にカットオフ状態であ
る。図４のように、ゲート補助トランジスタのこの作用
が次の導通フェーズ（＃２）中出力Ａでフルレールゆれ
を発生させる。図５は本発明のＣＭＯＳＮＡＮＤゲート
回路を示し、図６は本発明のＣＭＯＳＮＡＮＤゲート回
路を示す。これらの論理ゲートでは、入力信号ＩＮ１と
ＩＮ２がゲートトランジスタを制御する。オフセットク
ロックＣ2、及びそのコンプレメントは相関して補助ト
ランジスタＭＮ3とＭＰ３を制御する。
2とＭＮ2は、それに直列に接続されているゲートトラン
ジスタＭＰ1とＭＮ1が図４の移行状態にあり、出力Ａが
そのフルレール値にある間、完全にカットオフ状態であ
る。図４のように、ゲート補助トランジスタのこの作用
が次の導通フェーズ（＃２）中出力Ａでフルレールゆれ
を発生させる。図５は本発明のＣＭＯＳＮＡＮＤゲート
回路を示し、図６は本発明のＣＭＯＳＮＡＮＤゲート回
路を示す。これらの論理ゲートでは、入力信号ＩＮ１と
ＩＮ２がゲートトランジスタを制御する。オフセットク
ロックＣ2、及びそのコンプレメントは相関して補助ト
ランジスタＭＮ3とＭＰ３を制御する。
【００１４】図３、４のように、これらの対の補助トラ
ンジスタは、クロックＣ1の移行とその逆の動作の間に
ゲート出力へのパスを破壊して出力Ａが台形クロックに
続くのを防ぐ。勿論、本発明のインバータと他のゲート
回路が図３に示されるように直列に接続されてもよく、
また図７に示されるように並列でもよく、またこれらの
組み合わせでもよい。また、論理ゲートではなく、図８
で示されるように、ゲートはメモリシェルでもよい。各
例はで上述したように、補助トランジスタは台形クロッ
クが電力を浪費し、出力信号が歪むのを防ぐ。
ンジスタは、クロックＣ1の移行とその逆の動作の間に
ゲート出力へのパスを破壊して出力Ａが台形クロックに
続くのを防ぐ。勿論、本発明のインバータと他のゲート
回路が図３に示されるように直列に接続されてもよく、
また図７に示されるように並列でもよく、またこれらの
組み合わせでもよい。また、論理ゲートではなく、図８
で示されるように、ゲートはメモリシェルでもよい。各
例はで上述したように、補助トランジスタは台形クロッ
クが電力を浪費し、出力信号が歪むのを防ぐ。
【００１５】図７の回路では、ホットクロックブロッキ
ングダイオードを図３の回路に付加し、ゲート入力信号
が不変化の間に、この非無損失充電変化が発生するのを
防止する。点線で示される低レベル信号アーティファク
トのようにゲートへの入力信号がフラットであるとき、
この非無損失充電が、各ステップフェーズ（＃１）に図
１０のタイミングチャートとして出力ノードに表れる。
図３で示されるように、図１１では補助トランジスタＭ
Ｐ2とＭＮ2のソース電極はそれぞれのゲートトランジス
タＭＰ1とＭＮ1のドレイン電極に接続されており、ドレ
イン電極は出力ノードＡに接続されている。また、ゲー
トＣ1またはバーＣ1のゲートクロック信号からオフセッ
トしている一対の補助クロック信号バーＣ2、Ｃ2のそれ
ぞれの１個は、ゲート電極、すなわち各それぞれの補助
トランジスタＭＰ2とＭＮ2の制御素子に接続されてい
る。しかしながら、ステップフェーズ（＃１）中入力信
号がフラットを保持しているとき、わずかな非無損失充
電が図３の回路に生じるのがわかる。
ングダイオードを図３の回路に付加し、ゲート入力信号
が不変化の間に、この非無損失充電変化が発生するのを
防止する。点線で示される低レベル信号アーティファク
トのようにゲートへの入力信号がフラットであるとき、
この非無損失充電が、各ステップフェーズ（＃１）に図
１０のタイミングチャートとして出力ノードに表れる。
図３で示されるように、図１１では補助トランジスタＭ
Ｐ2とＭＮ2のソース電極はそれぞれのゲートトランジス
タＭＰ1とＭＮ1のドレイン電極に接続されており、ドレ
イン電極は出力ノードＡに接続されている。また、ゲー
トＣ1またはバーＣ1のゲートクロック信号からオフセッ
トしている一対の補助クロック信号バーＣ2、Ｃ2のそれ
ぞれの１個は、ゲート電極、すなわち各それぞれの補助
トランジスタＭＰ2とＭＮ2の制御素子に接続されてい
る。しかしながら、ステップフェーズ（＃１）中入力信
号がフラットを保持しているとき、わずかな非無損失充
電が図３の回路に生じるのがわかる。
【００１６】この信号アーティファクトが図１０の点線
で示される。第２クロック期間のステップフェーズ（＃
１）中、バーＣ1が高い状態にある間バーＣ2のＭＮ2の
導通で起きる５Ｖ装置での約２Ｖのバンプを通して、部
分的非無損失充電がＡに生じる。ｎーチャンネル材料の
応答とｐーチャンネル材料の応答の固有差のため変位が
幾分小さくなるが、このバンプはまたＣ1が高い間Ｃ2の
ＭＰ2の導通を通してＡに生じる。
で示される。第２クロック期間のステップフェーズ（＃
１）中、バーＣ1が高い状態にある間バーＣ2のＭＮ2の
導通で起きる５Ｖ装置での約２Ｖのバンプを通して、部
分的非無損失充電がＡに生じる。ｎーチャンネル材料の
応答とｐーチャンネル材料の応答の固有差のため変位が
幾分小さくなるが、このバンプはまたＣ1が高い間Ｃ2の
ＭＰ2の導通を通してＡに生じる。
【００１７】この残存するアーティファクトはブロック
ィングダイオードを使用して取り除くができ、一方各ゲ
ートトランジスタ用ダイオードよりむしろ図１１のＣＭ
ＯＳ回路の各対称の半分で各４個のクロックバス用のバ
スを設けることでブロックィングダイオードのネガティ
ブ効果を最小にする。ワンーダイオードーパアーバス
（ＯＮＥーＤＩＯＤＥーＰＥＲ−ＢＵＳ）回路は、ショ
ットキィダイオードはＭＯＳ装置でなく、またこの高価
なチップを付加で、ショットキィダイオードを用いると
き特に利点がある。しかしながら、ＭＯＳダイオード
は、残存電力損失や信号歪がこの回路に生じる低電圧レ
ベルでは十分なブロッキングを果たさない。このよう
に、もし補助ダイオードが本発明に基づき動作する回路
に用いられるなら、ショットキィダイオードが適当であ
る。なお、クロックＣ１、Ｃ２は９０度オフセットして
いる必要はない。
ィングダイオードを使用して取り除くができ、一方各ゲ
ートトランジスタ用ダイオードよりむしろ図１１のＣＭ
ＯＳ回路の各対称の半分で各４個のクロックバス用のバ
スを設けることでブロックィングダイオードのネガティ
ブ効果を最小にする。ワンーダイオードーパアーバス
（ＯＮＥーＤＩＯＤＥーＰＥＲ−ＢＵＳ）回路は、ショ
ットキィダイオードはＭＯＳ装置でなく、またこの高価
なチップを付加で、ショットキィダイオードを用いると
き特に利点がある。しかしながら、ＭＯＳダイオード
は、残存電力損失や信号歪がこの回路に生じる低電圧レ
ベルでは十分なブロッキングを果たさない。このよう
に、もし補助ダイオードが本発明に基づき動作する回路
に用いられるなら、ショットキィダイオードが適当であ
る。なお、クロックＣ１、Ｃ２は９０度オフセットして
いる必要はない。
【００１８】
【発明の効果】好ましい実施態様では、これは均一なＣ
ＭＯＳ装置パッケージで成し遂げられる。均一な装置パ
ッケージは、出力レベルシフトやクロックリードの非対
称昇圧のような機能を含む回路に要求される複合パッケ
ージよりも製造が容易である。特に、ブロッキングダイ
オード用として選ばれるショットキーダイオードはｎｏ
ｎ−ＭＯＳ装置であり、本発明の多くの製品ではその使
用を避け得る。他の実施例では、特に要求される製品
で、本発明のオフセットクロック信号を有するブロッキ
ングダイオードの相互作用が回路の非無損失装置充電を
さらに減じる。
ＭＯＳ装置パッケージで成し遂げられる。均一な装置パ
ッケージは、出力レベルシフトやクロックリードの非対
称昇圧のような機能を含む回路に要求される複合パッケ
ージよりも製造が容易である。特に、ブロッキングダイ
オード用として選ばれるショットキーダイオードはｎｏ
ｎ−ＭＯＳ装置であり、本発明の多くの製品ではその使
用を避け得る。他の実施例では、特に要求される製品
で、本発明のオフセットクロック信号を有するブロッキ
ングダイオードの相互作用が回路の非無損失装置充電を
さらに減じる。
【図１】従来の論理回路の図
【図２】図１の回路のタイミング図
【図３】本発明の第１の実施例のＣＭＯＳ論理回路の図
【図４】図３の回路のタイミング図
【図５】本発明の他のタイプの論理ゲート図
【図６】本発明の他のタイプの論理ゲート図
【図７】本発明の他のタイプの論理ゲート図
【図８】図７の回路のタイミング図
【図９】本発明の他のタイプの論理ゲート図
【図１０】異なる入力信号Ｉｎで示す図３の回路のタイ
ミング図
ミング図
【図１１】本発明の他の実施例のＣＭＯＳ論理回路の
図。
図。
Claims (10)
- 【請求項１】一対のゲートトランジスタを含み、その各
ゲートトランジスタが、それぞれの制御素子と、それぞ
れのゲートトランジスタに一対の相補形ゲートクロック
信号の一個を印加するに適するゲートクロック信号入力
とを有し、かつゲートトランジスタ間に接続された出力
ノードを有するゲートにおいて、 一対の補助トランジスタと、 前記制御素子に一対の相補形補助ゲートクロック信号の
一個を供給する補助クロック信号入力と、を有し、 前記一対の補助トランジスタの各々は、制御素子を有
し、それぞれのゲート信号入力と出力ノード間に接続さ
れ、前記補助クロック信号は、ゲートクロック信号から
位相シフトしており、その結果、前記４個のクロック信
号が４個の個別の位相をそれぞれ有し、それにより前記
ゲートを安定させ、出力ノードにおけるフルーレール電
圧値を保持することを特徴とするゲート。 - 【請求項２】前記ゲートがインバータであることを特徴
とする請求項１のゲート。 - 【請求項３】前記ゲートがメモリセルであることを特徴
とする請求項１のゲート。 - 【請求項４】第一と第二のクロック信号が入力される第
一と第二のクロック信号入力と、第一と第二の相補形ク
ロック信号が入力される第一と第二の相補形クロック信
号入力とを有し、前記４個のクロック信号が、それぞれ
４個の個別の位相を有するように第一と第二のクロック
信号が位相シフトされており、各第一と第二のクロック
信号入力及びそのそれぞれの相補形信号用の前記第一と
第二の相補形クロック信号入力は、各第一と第二のクロ
ック信号がそれぞれ各第一と第二の一対のゲートトラン
ジスタの一個のトランジスタを印加され、前記それぞれ
の相補形クロック信号が各それぞれの一対のゲートトラ
ンジスタの他のゲートトランジスタに接続されるように
設けられており、 前記回路はそれぞれの各対のゲートトランジスタ間に１
個の出力ノードを有し、前記回路はそれぞれの一対のゲ
ートトランジスタの前記出力ノードでノード信号に応答
する出力信号を有するように接続されている回路におい
て、 一対の補助トランジスタと、 前記一対の補助トランジスタの各補助トランジスタの制
御素子とを具備し、前記対の補助トランジスタの各制御
素子は、一対のそれぞれの相補形クロック信号に接続さ
れて、その結果、第一の一対のゲートトランジスタ用の
一対の補助トランジスタのそれぞれの制御素子が第二の
クロック信号及びその相補形信号にそれぞれ接続され、
かつ第二の一対のゲートトランジスタ用の一対の補助ト
タンジスタのそれぞれの制御素子が第一のクロック信号
及びその相補信号にそれぞれ接続されており、それによ
り、前記回路が安定し出力ノードにおけるフルーレール
電圧値を保持するようにことを特徴とする回路。 - 【請求項５】第一と第二の対のゲートトランジスタが直
列であることを特徴とした請求項４の回路。 - 【請求項６】第一と第二の対ゲートトランジスタが並列
であることを特徴とした請求項４の回路。 - 【請求項７】少なくとも３対のゲートトランジスタを有
し、かつ並列の対のトランジスタ及び直列の対のトラン
ジスタを有することを特徴とした請求項４の回路。 - 【請求項８】第一と第二のクロック信号が入力される第
一と第二のクロック信号入力と、第一と第二の相補形ク
ロック信号がそれぞれ入力される第一と第二のそれぞれ
の相補形クロック信号入力を含み、前記クロック信号が
それぞれ４個の個別の位相を有するように前記第一と第
二のクロック信号は位相シフトされており、各第一と第
二のクロック信号が各第一と第二の対のゲートトランジ
スタの一個のトランジスタにそれぞれ印加され、かつ前
記それぞれの相補形信号は各それぞれの対のゲートトラ
ンジスタに接続されるように、各第一と第二のクロック
信号用入力が設けられ、前記回路は各対のゲートトラン
ジスタ間に出力ノードを有し、前記回路はそれぞれの一
対のゲートトランジスタの前記出力ノードでノード信号
に応答する出力信号を有するように接続されている回路
において、 一対の補助トランジスタと、 前記一対の補助トランジスタの各補助トランジスタの制
御素子と、 各対のそれぞれのゲートトランジスタとそれぞれの相補
クロック信号間に接続された一対のダイオードとを具備
し、第一の一対のゲート用の一対の補助トランジスタの
それぞれの制御素子がそれぞれ第二のクロック信号及び
その相補信号に接続され、かつ第二の一対のゲートトラ
ンジスタ用の一対の補助トタンジスタのそれぞれの制御
素子が第一のクロック信号及びその相補形信号にそれぞ
れ接続されるように、前記一対の補助トランジスタの各
補助トランジスタはそれぞれの一対の相補クロック信号
の相関クロック信号と前記それぞれの出力ノード間に接
続されることを特徴とする回路。 - 【請求項９】前記ダイオードがショットキーダイオード
であることを特徴とした請求項８の回路。 - 【請求項１０】それぞれのクロック信号の１個をダイオ
ードの１個により２以上のゲートトランジスタに供給す
ることを特徴とした請求項８の回路。
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|---|---|---|---|
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-
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