JPH11143564A - 差動増幅回路及びこれを用いた基準電圧発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 トランジスタのしきい値のバラツキに拘わら
ず安定な出力電圧を得ることができる差動増幅回路及び
これを用いた基準電圧発生回路を提供する。 【解決手段】 差動増幅回路１０は、差動ＰＭＯＳトラ
ンジスタ対ＱP1，ＱP2と、カレントミラー回路を構成す
るＮＭＯＳトランジスタ対ＱN1，ＱN2を有する。内部入
力ノードＧ１，Ｇ２と信号入力端子２０Ａ，２０Ｂの間
には、クロックにより制御されてこれらの間の接続切り
替えを行う第１のアナログスイッチ回路１１が設けられ
る。これと同期して、内部出力ノードＮ１，Ｎ２を交互
に信号出力端子２１に接続する第２のアナログスイッチ
回路１２、負荷のゲートを内部出力ノードＮ１，Ｎ２に
交互に切り替え接続する第３のアナログスイッチ回路１
３が設けられる。信号入力端子２０Ａ，２０Ｂに、出力
電圧が帰還されるダイオード回路１６，１７が設けられ
て基準電圧発生回路が構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
に用いられる差動増幅回路及びこれを用いた基準電圧発
生回路に関する。

【０００２】

【従来の技術】半導体メモリに代表される集積回路で
は、外部電源電圧とは異なるチップ内部で発生させた種
々の内部電源電圧が用いられる。内部電源電圧には、外
部電源電圧の変動の影響を受けないこと、及び温度依存
性がないことが要求される。これらの要求を満たすため
に、通常、内部電源電圧の基準となる電圧を発生する基
準電圧発生回路が用いられる。基準電圧発生回路として
は、バンドギャップリファレンス（Band Gap Referenc
e）回路（以下、ＢＧＲ回路という）がよく用いられ
る。

【０００３】図１０は、従来のよく知られたＢＧＲ回路
を示す。このＢＧＲ回路は、差動増幅回路（オペアン
プ）１０１と、この差動増幅回路１０１の出力端子と接
地端子の間に抵抗Ｒ１とダイオードＤ１を直列接続して
構成されたダイオード回路１０２と、同じく差動増幅回
路１０１の出力端子と接地端子の間に抵抗Ｒ２，Ｒ３及
びダイオードＤ２を直列接続して構成されたダイオード
回路１０３とを有する。ダイオードＤ２はＰＮ接合がＮ
（例えば、Ｎ＝１００）個並列に設けられる。一方のダ
イオード回路１０２のダイオードＤ１と抵抗Ｒ１の接続
ノードＶＢが差動増幅回路１０１の非反転入力端子に、
他方のダイオード回路１０３の抵抗Ｒ２とＲ３の接続ノ
ードＶＡが差動増幅回路１０１の反転入力端子にそれぞ
れ接続される。

【０００４】差動増幅回路１０１が高利得、高入力イン
ピーダンスであると、出力電圧Ｖout のフィードバック
により、二つのノードＶＡ，ＶＢの電位は等しくなる。
従って、抵抗Ｒ１，Ｒ２の値とこれらに流れる電流Ｉ
１，Ｉ２の関係は、Ｉ１／Ｉ２＝Ｒ２／Ｒ１となる。ダ
イオードＤ１の順方向電圧降下ＶＦ１と、ＰＮ接合をＮ
個並列接続したダイオードＤ２の順方向電圧降下ＶＦ２
とは、両者の電流容量比（従って面積比）により異な
り、その差電圧ΔＶＦ（即ち、抵抗Ｒ３の端子間電圧）
は、抵抗Ｒ１，Ｒ２の電流をそれぞれＩ１，Ｉ２とし
て、下記数１で表される。

【０００５】

【数１】 ΔＶＦ＝ＶＦ１−ＶＦ２＝ （ｋＴ／ｑ）ｌｎ（Ｎ・Ｉ１／Ｉ２） ＝（ｋＴ／ｑ）ｌｎ（Ｎ・Ｒ２／Ｒ１） 数１を用いて、出力電圧Ｖout は、次の数２で表され
る。

【０００６】

【数２】 Ｖout ＝ＶＦ１＋（Ｒ２／Ｒ３）ΔＶＦ ＝ＶＦ１＋（Ｒ２／Ｒ３）（ｋＴ／ｑ）ｌｎ（Ｎ・Ｒ２／Ｒ１） 数２において、右辺第１項のＶＦ１は、負の温度係数β
（ −１．５〜−２．５ｍＶ／℃）を持ち、右辺第２項
は正の温度係数を持つ。従って、各抵抗Ｒ１〜Ｒ３を最
適設定すれば、出力電圧Ｖout の温度依存性をゼロとす
ることができる。詳細説明は省略するが、例えば、ＶＦ
１＝０．７４Ｖ、β＝−１．７ｍＶ／℃と仮定し、Ｎ＝
１００、Ｒ２／Ｒ３＝４．２８５、Ｒ１＝Ｒ２と設定し
て、出力電圧がＶout ＝１．２５Ｖなる温度依存性のな
い基準電圧となる。

【０００７】図１０の差動増幅回路１０１には、例えば
図１１に示すような回路が用いられる。これは、差動Ｐ
ＭＯＳトランジスタ対ＱP1，ＱP2と、能動負荷としての
ＮＭＯＳトランジスタＱN1，ＱN2を用いた、よく知られ
たカレントミラー型差動増幅回路である。図１０の基準
電圧発生回路の動作説明では、この差動増幅回路が理想
的なものと仮定したが、実際には、負荷ＮＭＯＳトラン
ジスタ対ＱN1，ＱN2、及び差動ＰＭＯＳトランジスタ対
ＱP1，ＱP2の間でしきい値がばらつくと、出力電圧Ｖou
t の変動が生じる。このしきい値のバラツキによる出力
電圧の変動（オフセット）は、そのまま基準電圧の変動
となる。

【０００８】図１２は、ＮＭＯＳトランジスタ対ＱN1，
ＱN2のしきい値のバラツキΔＶＮと、ＰＭＯＳトランジ
スタＱP1，ＱP2のしきい値のバラツキΔＶＰをそれぞれ
横軸と縦軸に取って、出力電圧Ｖout を回路シミュレー
ションにより求めた結果である。図を見ると、ΔＶＮと
ΔＶＰが共に正になると、出力電圧Ｖout は下がる。例
えば、ΔＶＮ＝＋６ｍＶで且つ、ΔＶＰ＝＋５ｍＶのと
き（図１１のＡ点）、出力電圧は、Vout＝１．１５Ｖと
なる。ΔＶＮとΔＶＰが共に負になると、出力電圧Ｖou
t は上がる。例えば、ΔＶＮ＝−６ｍＶで且つ、ΔＶＰ
＝−５ｍＶのとき（図１１のＢ点）、出力電圧は、Vout
＝１．３５Ｖとなる。また、ΔＶＮとΔＶＰが、ΔＶＮ
＝±１０ｍＶから、ΔＶＰ＝±１０ｍＶの領域でばらつ
いたときの出力電圧Ｖout の最大値と最小値の差は、
０．３９Ｖにも達する。

【０００９】

【発明が解決しようとする課題】以上のように、従来の
差動増幅回路は、ドライバ側、負荷側に用いられるトラ
ンジスタ対のしきい値がばらつくと、出力電圧にオフセ
ットが生じ、従ってこの様な差動増幅回路を用いた基準
電圧発生回路により得られる基準電圧も変動を生じると
いう問題がある。

【００１０】この発明は、上記事情を考慮してなされた
もので、トランジスタのしきい値のバラツキに拘わらず
安定な出力電圧を得ることができる差動増幅回路を提供
することを目的としている。この発明はまた、そのよう
な差動増幅回路を用いて安定な基準電圧を発生すること
ができる基準電圧発生回路を提供することを目的として
いる。

【００１１】

【課題を解決するための手段】この発明に係る差動増幅
回路は、ソースが共通に第１の電源端子に接続され、ド
レインがそれぞれ負荷を介して第２の電源端子に接続さ
れた差動トランジスタ対と、この差動トランジスタ対の
ゲートに差動入力信号を供給するための二つの信号入力
端子と、前記差動トランジスタ対のドレインの少なくと
も一方の信号電圧を取り出すための信号出力端子と、所
定周波数のクロックにより制御されて前記信号入力端子
を交互に切り替えて前記差動トランジスタ対のゲートに
接続する第１のスイッチ回路と、前記クロックにより制
御されて前記差動トランジスタ対のドレインを交互に切
り替えて前記信号出力端子に接続する第２のスイッチ回
路とを備えたことを特徴としている。

【００１２】前記負荷は例えば、ドレインがそれぞれ差
動トランジスタ対のドレインに接続され、ゲートが共通
に差動トランジスタ対のドレインの一方に接続された負
荷トランジスタ対を用いて構成されたカレントミラー回
路である。この発明において、この様なカレントミラー
回路を負荷に用いた場合には、第１及び第２のスイッチ
回路に加えて、同じクロックにより制御されて負荷トラ
ンジスタ対のゲートを差動トランジスタ対のドレインに
交互に切り替えて接続する第３のスイッチ回路を備え
る。

【００１３】第１〜第３のスイッチ回路は例えば、ＣＭ
ＯＳトランスファゲートにより構成されたアナログスイ
ッチ回路である。この発明に係る基準電圧発生回路は、
上述のような差動増幅回路を用い、更に、信号出力端子
と基準電位端子の間に第１の抵抗と第１のダイオードを
直列接続して構成されて前記第１の抵抗と第１のダイオ
ードの接続ノードが前記差動増幅回路の非反転入力端子
に接続された第１のダイオード回路と、前記信号出力端
子と基準電位端子の間に第２及び第３の抵抗と前記第１
のダイオードより順方向電圧降下の小さい第２のダイオ
ードを直列接続して構成されて前記第２の抵抗と第３の
抵抗の接続ノードが前記差動増幅回路の他方の反転入力
端子に接続された第２のダイオード回路とを備えて構成
される。

【００１４】具体的に第２のダイオード回路は、複数の
ＰＮ接合が並列接続されて構成される。この発明による
差動増幅回路では、第１のスイッチ回路により差動入力
信号が差動増幅回路の内部入力ノードである差動トラン
ジスタ対のゲートに対して交互に切り替えて供給され、
これと同期して第２のスイッチ回路により内部出力ノー
ドである差動トランジスタ対のドレインの信号電圧が交
互に切り替えられて信号出力端子に取り出される。この
様な入出力信号の同期的スイッチングを行うことによっ
て、差動トランジスタ対のしきい値のバラツキの影響、
即ち出力電圧のしきい値のバラツキによる正負の変動が
平均化され、安定した出力電圧を得ることができる。

【００１５】差動増幅回路の負荷が能動負荷である場
合、即ちカレントミラー回路である場合には、上述した
入出力のスイッチングと同期して負荷トランジスタ対の
ゲートを二つの内部出力ノードに交互に切り替えて接続
するために第３のスイッチ回路が設けられる。これによ
り、カレントミラー型差動増幅回路においては、差動ト
ランジスタ対及び負荷トランジスタ対のしきい値のバラ
ツキに起因する出力電圧変動を抑えることができる。

【００１６】この発明による基準電圧発生回路は、上述
のような差動増幅回路を用いて、基準電圧源となるダイ
オードと温度係数をゼロにするための抵抗を組み合わせ
たダイオード回路を組み込んだＢＧＲ回路を構成するこ
とにより、温度係数がゼロでしかも差動増幅回路に用い
るトランジスタのしきい値のバラツキの影響を受けない
安定した基準電圧を発生させることができる。

【００１７】

【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例に係
る差動増幅回路１０の構成を示す。差動増幅回路１０の
主要部は、差動ＰＭＯＳトランジスタ対ＱP1，ＱP2と、
負荷ＮＭＯＳトランジスタ対ＱN1，ＱN2により構成され
る。差動ＰＭＯＳトランジスタ対ＱP1，ＱP2のソースは
共通に第１の電源端子であるＶCC端子に接続され、それ
ぞれのゲートが内部入力ノードＧ１，Ｇ２となる。差動
ＰＭＯＳトランジスタ対ＱP1，ＱP2のドレインはそれぞ
れ負荷ＮＭＯＳトランジスタ対ＱN1，ＱN2のドレインに
接続され、これらのドレインが内部出力ノードＮ１，Ｎ
２となる。負荷ＮＭＯＳトランジスタ対ＱN1，ＱN2のソ
ースは共通に第２の電源端子であるＶSS端子に接続さ
れ、ゲートは共通接続されて内部出力ノードＮ１，Ｎ２
のいずれか一方に接続されて、この負荷ＮＭＯＳトラン
ジスタ対ＱN1，ＱN2はカレントミラー回路を構成する。

【００１８】二つの内部入力ノードＧ１，Ｇ２はそれぞ
れ、差動入力信号ＶＡ，ＶＢが入る二つの信号入力端子
２０Ａ，２０Ｂに接続されるが、この実施例では信号入
力端子２０Ａ，２０Ｂを交互に切り替えて内部入力ノー
ドＧ１，Ｇ２に接続するように、第１のアナログスイッ
チ回路１１が設けられている。第１のアナログスイッチ
回路１１は、所定周波数のクロックφにより、２０Ａ−
Ｇ２，２０Ｂ−Ｇ１の接続状態と、２０Ａ−Ｇ１，２０
Ｂ−Ｇ２の接続状態との切り替えを制御する。

【００１９】差動入力信号ＶＡ，ＶＢをこの様に交互に
切り替えて内部入力ノードＧ１，Ｇ２に与えても、内部
出力ノードの切り替えを行わなければ、差動入力信号が
平均化されて増幅出力は得られない。そこで、入力端子
の切り替えと同期して、二つの内部出力ノードＮ１，Ｎ
２も交互に切り替えて外部信号出力端子２１に接続する
ために、クロックφにより制御される第２のアナログス
イッチ回路１２が設けられている。

【００２０】更に、これらの入出力端子の切り替えと同
期して、カレントミラー回路を構成する負荷ＮＭＯＳト
ランジスタ対ＱN1，ＱN2の共通ゲートを二つの内部出力
ノードＮ１，Ｎ２の一方に交互に接続するために、第３
のアナログスイッチ回路１３が設けられている。

【００２１】図２は、図１の構成をより具体的に示した
ものである。第１のアナログスイッチ回路１１は、クロ
ックφとその相補クロック／φにより制御される４個の
ＣＭＯＳトランスファゲートＴ１〜Ｔ４により構成され
ている。トランスファゲートＴ１は、信号入力端子２０
Ｂと内部入力ノードＧ１の間に、トランスファゲートＴ
２は、信号入力端子２０Ａと内部入力ノードＧ１の間
に、トランスファゲートＴ３は、信号入力端子２０Ｂと
内部入力ノードＧ２の間に、トランスファゲートＴ４
は、信号入力端子２０Ａと内部入力ノードＧ２の間にそ
れぞれ設けられている。

【００２２】クロックφが“Ｈ”のとき、トランスファ
ゲートＴ１とＴ４がオン、Ｔ２とＴ３がオフとなり、こ
のとき信号入力端子２０Ｂが内部入力ノードＧ１に、信
号入力端子２０Ａが内部入力ノードＧ２にそれぞれ接続
される。クロックφが“Ｌ”になると、トランスファゲ
ートＴ２とＴ３がオン、トランスファゲートＴ１とＴ４
がオフとなり、このとき信号入力端子２０Ｂが内部入力
ノードＧ２に、信号入力端子２０Ａが内部入力ノードＧ
１にそれぞれ接続される。

【００２３】出力端子切り替えを行う第２のアナログス
イッチ回路１２は、やはりクロックφとその相補クロッ
ク／φにより制御される二つのＣＭＯＳトランスファゲ
ートＴ７，Ｔ８により構成されている。クロックφが
“Ｈ”の時、トランスファゲートＴ７がオンになって、
内部出力ノードＮ２が信号出力端子２１に接続され、ク
ロックφが“Ｌ”の時、トランスファゲートＴ８がオン
になって、内部出力ノードＮ１が信号出力端子２１に接
続される。

【００２４】カレントミラー回路のゲート接続を切り替
える第３のアナログスイッチ回路１３は、共通ゲートと
内部出力ノードＮ１の間に設けられたＣＭＯＳトランス
ファゲートＴ５と、共通ゲートと内部出力ノードＮ２の
間に設けられたＣＭＯＳトランスファゲートＴ６により
構成されている。クロックφが“Ｈ”の時、トランスフ
ァゲートＴ５がオンになって、共通ゲートは内部出力ノ
ードＮ１に接続され、クロックφが“Ｌ”の時、トラン
スファゲートＴ６がオンになって、共通ゲートは内部出
力ノードＮ２に接続される。

【００２５】図２の実施例では、アナログスイッチ回路
１２の出力部に出力バッファ段１４が設けられている。
出力バッファ段１４は、ＮＭＯＳトランジスタＱN3と抵
抗Ｒ４からなるインバータ段とその出力により制御され
る、ソースが電源ＶCCに接続された出力ＰＭＯＳトラン
ジスタＱP3とから構成されている。

【００２６】また図２の実施例では、クロック動作に伴
う高周波ノイズ低減のための回路要素が付加されてい
る。即ち、負荷ＮＭＯＳトランジスタ対ＱN1，ＱN2の共
通ゲートと基準電位端子としての接地端子ＶSSの間に、
高周波成分をパスさせるキャパシタＣが設けられ、出力
端子２１にはロウパスフィルタ１５が設けられている。

【００２７】図２の差動増幅回路１０は、クロック動作
を考えない場合、入力端子２０Ａ−入力ノードＧ２を反
転入力端子、入力端子２０Ｂ−入力ノードＧ１を非反転
入力端子とし、出力ノードＮ２−出力端子２１にひとつ
の出力信号を出すシングルエンド型として構成されてい
る。

【００２８】図３は、図２に示す差動増幅回路１０を用
いて構成された基準電圧発生回路としてのＢＧＲ回路を
示している。信号出力端子２１と接地端子ＶSSの間に、
抵抗Ｒ１とダイオードＤ１を直列接続して、その接続ノ
ードを非反転入力端子である入力端子２０Ｂに接続した
第１のダイオード回路１６と、同じく信号出力端子２１
と接地端子ＶSSの間に、抵抗Ｒ２，Ｒ３とダイオードＤ
２を直列接続して、抵抗Ｒ２，Ｒ３の接続ノードを反転
入力端子としての入力端子２０Ａに接続した第２のダイ
オード回路１７とを有する。この構成は、図１０で説明
した従来例と同様であり、第２のダイオードＤ２は例え
ばＰＮ接合が１００個並列に設けられて、その順方向電
圧降下が第１のダイオードＤ１のそれに比べて小さく設
定される。そして、従来と同様に抵抗Ｒ１〜Ｒ３の値を
最適設定することにより、温度依存性のない、例えばＶ
out ＝１．２５Ｖの基準電圧を発生させる。

【００２９】図２に示す差動増幅回路１０、従って図３
に示すＢＧＲ回路においては、第１，第２のアナログス
イッチ回路１１，１２による入出力端子の交互切り替
え、及び第３のアナログスイッチ回路１３によるカレン
トミラー回路の共通ゲートの接続先の交互切り替えによ
り、トランジスタ対のしきい値のバラツキの影響が低減
される。その理由を具体的に、差動増幅回路の主要部を
取り出して示した図４（ａ）〜（ｄ）を参照して説明す
る。

【００３０】図４（ａ）は、差動ＰＭＯＳトランジスタ
対ＱP1，ＱP2の間で、ＱP2のしきい値がＱP1のそれに対
して、＋ΔＶＰ高く、負荷ＮＭＯＳトランジスタ対ＱN
1，ＱN2の間でＱN2のしきい値がＱN1のそれに対して、
＋ΔＶＮ高い場合を示している。このとき、ＢＧＲ回路
の出力電圧Ｖout は、図１２のシミュレーション結果か
ら、下記数３で表される。

【００３１】

【数３】Ｖout ＝１．２５＋αΔＶＮ＋βΔＶＰ 図４（ｂ）は、図４（ａ）とはしきい値の大小関係が逆
の場合を示している。即ち、ＱP2のしきい値がＱP1のそ
れに対して、−ΔＶＰであり、ＱN2のしきい値がＱN1の
それに対して、−ΔＶＮの場合である。このとき、ＢＧ
Ｒ回路の出力電圧Ｖout は、数３に対して、下記数４と
なる。

【００３２】

【数４】Ｖout ＝１．２５−αΔＶＮ−βΔＶＰ 図４（ｃ）は、図４（ｂ）の状態に対して、ＰＭＯＳト
ランジスタ対ＱP1，ＱP2にそれぞれ、ΔＶＰなるしきい
値を加算する操作を行い、同様にＮＭＯＳトランジスタ
対ＱN1，ＱN2に対してΔＶＮなるしきい値を加算する操
作を行った状態を示している。この操作を行うと、それ
ぞれのしきい値の絶対値は変化するが、しきい値の差は
図４（ｂ）の状態と変わらない。出力電圧の変動の要因
は、前述のようにトランジスタ対のしきい値の差にあ
り、しきい値の絶対値が多少平行移動しても、その影響
は無視できる。従ってこのとき、図４（ｂ）と同じ出力
電圧、即ち数４に示す出力電圧が得られる。

【００３３】図４（ｄ）は、図４（ｃ）の回路を左右反
転したものである。従って出力電圧は、図４（ｃ）と変
わらず、数４で表される。図４（ａ）と図４（ｄ）を比
較すると、ＰＭＯＳトランジスタ対ＱP1，ＱP2の間及び
ＮＭＯＳトランジスタ対ＱN1，ＱN2の間のしきい値のず
れは変わりないが、次の４点で異なる。〓出力電圧Ｖou
t の間に、数３と数４で示される差がある。〓入力信号
電圧ＶＡ，ＶＢが入れ替わっている。〓外部出力端子２
１につながる出力ノードＮ１，Ｎ２が入れ替わってい
る。〓負荷ＮＭＯＳトランジスタ対ＱN1，ＱN2の共通ゲ
ートの接続先が入れ替わっている。

【００３４】上記実施例の回路は、第１〜第３のアナロ
グスイッチ回路１１〜１３によって、図４（ａ）の状態
と図４（ｄ）の状態を時間的に交互に切り替える操作を
行っていることになる。これにより、出力電圧Ｖout
は、数３と数４を時間的に加算平均したことになり、出
力電圧Ｖout ＝１．２５［Ｖ］が得られる。即ち、差動
ＰＭＯＳトランジスタ対ＱP1，ＱP2の間、及び負荷ＮＭ
ＯＳトランジスタ対ＱN1，ＱN2の間にしきい値のずれが
あっても、その影響は出力電圧に現れることなく、しき
い値のバラツキに起因するオフセットのない出力電圧が
得られることになる。

【００３５】図５は、ＮＭＯＳトランジスタ対ＱN1，Ｑ
N2のしきい値の差ΔＶＮを横軸に、ＰＭＯＳトランジス
タ対ＱP1，ＱP2のしきい値の差ΔＶＰを縦軸にとった時
の、図３の実施例の回路の出力電圧Ｖout をシミュレー
ションした結果を、図１２に対応させて示している。こ
の結果から、ΔＶＰ，ΔＶＮが相当大きくばらついて
も、例えば、ΔＶＰ＝±１０ｍＶ、ΔＶＮ＝±１０ｍＶ
の範囲でも、出力電圧Ｖout は殆ど変動せず、最大で
１．２６５Ｖ、最小で１．２２５Ｖである。即ち、最大
値と最小値の差は僅か０．０４Ｖである。これは、従来
例と比較して、約１０分の１まで出力電圧変動を抑制し
たことになる。

【００３６】なお上述の回路シミュレーションは、ノイ
ズ低減のための負荷ＮＭＯＳトランジスタ対ＱN1，ＱN2
の共通ゲートに設けるキャパシタＣ、及び出力段のロウ
パスフィルタ１５を考慮しない場合のものである。実際
にはキャパシタＣ及びロウパスフィルタ１５を設けるこ
とによって、上述の最大値と最小値の差０．０４Ｖは更
に小さくすることが可能である。

【００３７】更に、しきい値のずれがここで想定した範
囲より大きくなったとしても、この発明による回路方式
は原理的にそのしきい値の差の影響を相殺するものであ
るため、出力電圧の変動が増大することはない。

【００３８】図６（ａ）（ｂ）は、出力バッファ段１４
の他の構成例を示す。図６（ａ）の出力バッファ段１４
ａは、ソースを接地したオープン・ドレイン形式のＮＭ
ＯＳトランジスタＱN3のみにより構成されている。図６
（ｂ）の出力バッファ段１４ｂは、ソースを電源ＶCCに
接続したオープン・ドレイン形式のＰＭＯＳトランジス
タＱP3のみにより構成されている。

【００３９】図２及び図３に示した出力バッファ段１４
は、内部出力ノードＮ１又はＮ２の電圧を反転させずに
出力端子２１に出すのに対して、図６（ａ）（ｂ）の出
力バッファ段１４ａ，１４ｂは、内部出力ノードＮ１又
はＮ２の反転出力となる。従って、二つの信号入力端子
２０Ａ，２０Ｂの反転，非反転の関係は、図２及び図３
の場合とは逆になる。

【００４０】図２及び図３の実施例では、第１〜第３の
アナログスイッチ回路１１〜１３をＣＭＯＳトランスフ
ァゲートＴ１〜Ｔ８により構成したが、これらのトラン
スファゲートＴ１〜Ｔ８をＮＭＯＳトランジスタのみ、
あるいはＰＭＯＳトランジスタのみにより構成すること
もできる。図７は、各アナログスイッチ回路１１〜１３
のトランスファゲートＴ１〜Ｔ８をＮＭＯＳトランジス
タのみにより構成した例を示す。これにより、アナログ
スイッチ回路１１〜１３の構成を簡単にすることができ
る。

【００４１】図８は、この発明の別の実施例による差動
増幅回路３０を示す。図１と対応する部分には図１と同
一符号を付して詳細な説明は省く。先の実施例は、ＮＭ
ＯＳカレントミラー回路を用いたのに対し、この実施例
ではＰＭＯＳカレントミラー回路を用いている。即ち、
ソースを共通に接地したＮＭＯＳトランジスタ対ＱN1，
ＱN2により差動トランジスタ対を構成して、それらのゲ
ートを内部入力ノードＧ１，Ｇ２とし、ドレインを内部
出力ノードＮ１，Ｎ２としている。これらの内部出力ノ
ードＮ１，Ｎ２にドレインを接続し、ソースを共通に電
源ＶCCに接続した負荷ＰＭＯＳトランジスタ対ＱP1，Ｑ
P2がカレントミラー回路を構成している。

【００４２】この様なＰＭＯＳトランジスタによるカレ
ントミラー回路を構成した差動増幅回路３０の場合に
も、先の実施例と同様に、信号入出力端子及びカレント
ミラー回路のゲートの接続先をクロックにより切り替え
る第１〜第３のアナログスイッチ回路１１〜１３が設け
られる。これにより、先の実施例と同様に、トランジス
タ対のしきい値のバラツキの出力電圧に対する影響を低
減することができる。

【００４３】図９は、更に差動出力型とした実施例の差
動増幅回路４０を示している。ソースが共通に接地され
た差動ＮＭＯＳトランジスタ対ＱN1，ＱN2のドレイン
は、負荷Ｒ11，Ｒ12を介して電源ＶCCに接続され、二つ
の内部出力ノードＮ１，Ｎ２がそれぞれ信号出力端子２
１Ａ，２１Ｂに取り出される。差動出力型であるため、
出力端子切り替えのために、二つのアナログスイッチ回
路１２Ａ，１２Ｂが必要となる。負荷はカレントミラー
回路でないから、これまでの実施例で用いた第３のアナ
ログスイッチ回路１３は必要がない。負荷Ｒ11，Ｒ12に
は抵抗の他、種々のタイプのＭＯＳトランジスタを用い
得る。

【００４４】

【発明の効果】以上述べたようにこの発明によれば、差
動増幅回路の二つの内部入力ノードへの差動入力信号を
クロックにより交互に切り替えると同時に、これと同期
して二つの内部出力ノードを交互に切り替えて信号出力
端子に取り出すというクロック制御を行うことにより、
差動トランジスタ対のしきい値のバラツキの影響を受け
ない安定な出力電圧を得ることができる。カレントミラ
ー型差動増幅回路の場合には、能動負荷の共通ゲートの
接続先を、入出力端子の切り替えと同期してクロックに
より切り替え制御することにより、負荷トランジスタ対
のしきい値のバラツキの影響もなくなる。この様な安定
な差動増幅回路を組み込んで基準電圧発生回路を構成す
ることにより、安定な基準電圧を発生させることができ
る。

【図面の簡単な説明】

【図１】 この発明の一実施例による差動増幅回路の構
成を示す。

【図２】 同実施例の差動増幅回路の具体的な構成を示
す。

【図３】 同実施例の差動増幅回路を用いた基準電圧発
生回路の構成を示す。

【図４】 同実施例の回路による出力電圧安定化の原理
を説明するための図である。

【図５】 同実施例の基準電圧発生回路のしきい値変動
と出力電圧の関係をシミュレーションした結果を示す。

【図６】 出力バッファ段の他の構成例を示す。

【図７】 他の実施例による差動増幅回路の構成を示
す。

【図８】 他の実施例による差動増幅回路の構成を示
す。

【図９】 他の実施例による差動増幅回路の構成を示
す。

【図１０】 従来の基準電圧発生回路の構成を示す。

【図１１】 図１０の基準電圧発生回路に用いられる差
動増幅回路の構成を示す。

【図１２】 図１０の基準電圧発生回路のしきい値変動
と出力電圧の関係をシミュレーションした結果を示す。

【符号の説明】

１０，３０，４０…差動増幅回路、ＱP1，ＱP2…差動Ｐ
ＭＯＳトランジスタ対、ＱN1，ＱN2…負荷ＮＭＯＳトラ
ンジスタ対、Ｇ１，Ｇ２…内部入力ノード、Ｎ１，Ｎ２
…内部出力ノード、２０Ａ，２０Ｂ…信号入力端子、２
１…信号出力端子、１１…第１のアナログスイッチ回
路、１２…第２のアナログスイッチ回路、１３…第３の
アナログスイッチ回路、Ｔ１〜Ｔ８…トランスファゲー
ト、Ｃ…キャパシタ、１４…出力バッファ段、１５…ロ
ウパスフィルタ、１６…第１のダイオード回路、１７…
第２のダイオード回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ソースが共通に第１の電源端子に接続さ
   れ、ドレインがそれぞれ負荷を介して第２の電源端子に
   接続された差動トランジスタ対と、 この差動トランジスタ対のゲートに差動入力信号を供給
   するための二つの信号入力端子と、 前記差動トランジスタ対のドレインの少なくとも一方の
   信号電圧を取り出すための信号出力端子と、 所定周波数のクロックにより制御されて前記信号入力端
   子を交互に切り替えて前記差動トランジスタ対のゲート
   に接続する第１のスイッチ回路と、 前記クロックにより制御されて前記差動トランジスタ対
   のドレインを交互に切り替えて前記信号出力端子に接続
   する第２のスイッチ回路とを備えたことを特徴とする差
   動増幅回路。
2. 【請求項２】 前記負荷は、ドレインがそれぞれ前記差
   動トランジスタ対のドレインに接続され、ゲートが共通
   に前記差動トランジスタ対のドレインの一方に接続され
   る負荷トランジスタ対を用いて構成されたカレントミラ
   ー回路であり、 前記クロックにより制御されて前記負荷トランジスタ対
   の共通ゲートを前記差動トランジスタ対のドレインに交
   互に切り替えて接続する接続する第３のスイッチ回路を
   有することを特徴とする請求項１記載の差動増幅回路。
3. 【請求項３】 前記第１〜第３のスイッチ回路は、ＣＭ
   ＯＳトランスファゲートにより構成されたアナログスイ
   ッチ回路であることを特徴とする請求項２記載の差動増
   幅回路。
4. 【請求項４】 前記負荷トランジスタ対の共通ゲートと
   基準電位端子の間に設けられたキャパシタと、前記信号
   出力端子に設けられたロウパスフィルタとを更に備えた
   ことを特徴とする請求項２記載の差動増幅回路。
5. 【請求項５】 請求項１乃至４のいずれかに記載の差動
   増幅回路と、 前記信号出力端子と基準電位端子の間に第１の抵抗と第
   １のダイオードを直列接続して構成されて前記第１の抵
   抗と第１のダイオードの接続ノードが前記差動増幅回路
   の二つの信号入力端子のうち非反転入力端子に接続され
   た第１のダイオード回路と、 前記信号出力端子と基準電位端子の間に第２及び第３の
   抵抗と前記第１のダイオードより順方向電圧降下の小さ
   い第２のダイオードを直列接続して構成されて前記第２
   の抵抗と第３の抵抗の接続ノードが前記差動増幅回路の
   二つの信号入力端子のうち反転入力端子に接続された第
   ２のダイオード回路とを備えたことを特徴とする基準電
   圧発生回路。
6. 【請求項６】 前記第２のダイオード回路は、複数のＰ
   Ｎ接合が並列接続されてなるものであることを特徴とす
   る請求項５記載の基準電圧発生回路。