JPH0234490B2 - - Google Patents
Info
- Publication number
- JPH0234490B2 JPH0234490B2 JP57207005A JP20700582A JPH0234490B2 JP H0234490 B2 JPH0234490 B2 JP H0234490B2 JP 57207005 A JP57207005 A JP 57207005A JP 20700582 A JP20700582 A JP 20700582A JP H0234490 B2 JPH0234490 B2 JP H0234490B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- voltage
- transistors
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005669 field effect Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、主として相補型絶縁ゲート構成の半
導体集積回路上に実現するＡ／Ｄ変換器等に用
い、微小なる差のある２つの電圧を比較しその大
小に応じた論理電圧を出力させるのに適した電圧
比較回路に関するものである。
導体集積回路上に実現するＡ／Ｄ変換器等に用
い、微小なる差のある２つの電圧を比較しその大
小に応じた論理電圧を出力させるのに適した電圧
比較回路に関するものである。
従来相補型絶縁ゲート構成の半導体集積回路に
用いる電圧比較回路としては、第１図に示すごと
く、Ｍ１を定電流源とし、Ｍ２，Ｍ３を入力トラ
ンジスタとし、Ｍ４，Ｍ５を電流ミラー型負荷と
して構成した差動増幅器１０により、端子２，３
に加えられた電圧の差に比例した出力電圧を端子
６からとり出し、これをＭ６を定電流負荷とする
反転増幅器１１により更に増幅する２段構成の増
幅回路を使用していた。
用いる電圧比較回路としては、第１図に示すごと
く、Ｍ１を定電流源とし、Ｍ２，Ｍ３を入力トラ
ンジスタとし、Ｍ４，Ｍ５を電流ミラー型負荷と
して構成した差動増幅器１０により、端子２，３
に加えられた電圧の差に比例した出力電圧を端子
６からとり出し、これをＭ６を定電流負荷とする
反転増幅器１１により更に増幅する２段構成の増
幅回路を使用していた。
第１図をはじめ本願において使用するシンボル
は、ｎチヤンネルトランジスタを第２図ａ、ｐチ
ヤンネルトランジスタを第２図ｂのように定め
る。共にＧと示したのがゲート、Ｓと示したのが
ソース、Ｄと示したのがドレインである。この２
段構成の増幅回路によれば、通常2000倍〜5000倍
の利得が得られるが、利得の余裕を得るため普通
は更にトランジスタＭ８，Ｍ９からなる反転増幅
器１２を１段付加している。１３は前記Ｍ１とＭ
６を定電流領域で動作させるためのバイアス電圧
供給回路である。
は、ｎチヤンネルトランジスタを第２図ａ、ｐチ
ヤンネルトランジスタを第２図ｂのように定め
る。共にＧと示したのがゲート、Ｓと示したのが
ソース、Ｄと示したのがドレインである。この２
段構成の増幅回路によれば、通常2000倍〜5000倍
の利得が得られるが、利得の余裕を得るため普通
は更にトランジスタＭ８，Ｍ９からなる反転増幅
器１２を１段付加している。１３は前記Ｍ１とＭ
６を定電流領域で動作させるためのバイアス電圧
供給回路である。
かかる電圧比較回路は入力電圧が減少するとそ
れにみあつて増幅段数を増加せねばならず、集積
回路内の占有画積の増大、消費電力の増大を招
く。さらに初段の差動増幅器の同相電圧除去は万
全とは言えず、入力電圧の同相成分が変化する
と、節点６の出力電圧が変化し、この電圧が反転
増幅器により増幅されるため、入力電圧として１
ｍＶ以下の電圧差の場合には同相電圧によつては
最終段の出力で論理“１”の状態と、論理“０”
の状態が入れ替わることがある。また、電源電圧
が変動した場合にも同じ現象を生ずる。そのた
め、かかる電圧比較回路では入力電圧の同相電圧
が大きく変化する場合や、電源に雑音が多い場合
には１ｍＶ以下の電圧を比較することは困難とな
る。更に最も重大なこととして、差動増幅器１０
の動作中心電圧と、反転増幅器１１の動作中心電
圧を一致させることは非常に困難で、現在の技術
では数100ｍＶずれるのが普通で、これが10ｍＶ
内外の入力オフセツト電圧となる。これは現在技
術では制御できない。したがつて電圧比較はオフ
セツトを込みにした電圧で比較する必要があり、
真の電圧差での比較は行えない欠点を有する。
れにみあつて増幅段数を増加せねばならず、集積
回路内の占有画積の増大、消費電力の増大を招
く。さらに初段の差動増幅器の同相電圧除去は万
全とは言えず、入力電圧の同相成分が変化する
と、節点６の出力電圧が変化し、この電圧が反転
増幅器により増幅されるため、入力電圧として１
ｍＶ以下の電圧差の場合には同相電圧によつては
最終段の出力で論理“１”の状態と、論理“０”
の状態が入れ替わることがある。また、電源電圧
が変動した場合にも同じ現象を生ずる。そのた
め、かかる電圧比較回路では入力電圧の同相電圧
が大きく変化する場合や、電源に雑音が多い場合
には１ｍＶ以下の電圧を比較することは困難とな
る。更に最も重大なこととして、差動増幅器１０
の動作中心電圧と、反転増幅器１１の動作中心電
圧を一致させることは非常に困難で、現在の技術
では数100ｍＶずれるのが普通で、これが10ｍＶ
内外の入力オフセツト電圧となる。これは現在技
術では制御できない。したがつて電圧比較はオフ
セツトを込みにした電圧で比較する必要があり、
真の電圧差での比較は行えない欠点を有する。
別の電圧比較方法としてたとえば1979年デイン
グウオールによりISSCCにて発表された第３図の
ごとき回路がある。（′79 ISSCC Digest of
Techrical papers pp 126）この回路の動作の詳
細は前記文献に書かれており省略する。本回路で
は図中端子１０２および１０３からの入力電圧
が、トランジスタＭ１０，Ｍ１１あるいはＭ１
２，Ｍ１３からなるそれぞれ交互に導通するスイ
ツチを通して蓄積器Ｃ１の片側の電極に接続さ
れ、蓄積器の他の電極はトランジスタＭ１４およ
びＭ１５により構成される反転増幅器の入力端子
に接続される。この反転増幅器の入力端子と出力
端子は前記スイツチと同期して導通、非導通を行
うようにしてある。図中、φ，は互に相補なク
ロツクである。例えば入力端子１０３に接続され
たスイツチが導通しているとき、反転増幅器の入
力端１０５と出力端１０６の間に接続されたトラ
ンジスタＭ１１６，Ｍ１７からなるスイツチも導
通し、端子１０５と１０６の電位を等しい電位と
する。次に入力端子１０２側に接続されたスイツ
チを導通させ他の２つのスイツチを非導通とする
と、端子１０４の電位は端子１０２の電圧と端子
１０３の電圧の差だけ変化する。この変化はＣ１
を通して前記反転増幅器に伝達され、出力１０６
にこの変化が数十倍に属幅されて出力される。し
たがつて端子１０２と１０３の間の電圧差が増幅
される。この回路は簡便であるようにみえるが、
蓄電器Ｃ１の寸法は前記反転増幅器の寸法の数倍
の大きさが必要である。また前記反転増幅器の利
得は高々数十倍であり、入力電圧差が１ｍＶ以下
となると、出力電圧は論理回路を動作させるに充
分な電圧ではないため、ラツチ１０７でもかなり
の増幅が必要となる。また、端子１０３の電圧を
サンプリングする時刻と端子１０２の電圧をサン
プリングする時刻が異なつているため、この両時
刻で電源電圧が変動すると、その電圧も信号入力
電圧と同等に扱つてしまう。したがつて電源雑音
に対して非常に弱い欠点を有している。
グウオールによりISSCCにて発表された第３図の
ごとき回路がある。（′79 ISSCC Digest of
Techrical papers pp 126）この回路の動作の詳
細は前記文献に書かれており省略する。本回路で
は図中端子１０２および１０３からの入力電圧
が、トランジスタＭ１０，Ｍ１１あるいはＭ１
２，Ｍ１３からなるそれぞれ交互に導通するスイ
ツチを通して蓄積器Ｃ１の片側の電極に接続さ
れ、蓄積器の他の電極はトランジスタＭ１４およ
びＭ１５により構成される反転増幅器の入力端子
に接続される。この反転増幅器の入力端子と出力
端子は前記スイツチと同期して導通、非導通を行
うようにしてある。図中、φ，は互に相補なク
ロツクである。例えば入力端子１０３に接続され
たスイツチが導通しているとき、反転増幅器の入
力端１０５と出力端１０６の間に接続されたトラ
ンジスタＭ１１６，Ｍ１７からなるスイツチも導
通し、端子１０５と１０６の電位を等しい電位と
する。次に入力端子１０２側に接続されたスイツ
チを導通させ他の２つのスイツチを非導通とする
と、端子１０４の電位は端子１０２の電圧と端子
１０３の電圧の差だけ変化する。この変化はＣ１
を通して前記反転増幅器に伝達され、出力１０６
にこの変化が数十倍に属幅されて出力される。し
たがつて端子１０２と１０３の間の電圧差が増幅
される。この回路は簡便であるようにみえるが、
蓄電器Ｃ１の寸法は前記反転増幅器の寸法の数倍
の大きさが必要である。また前記反転増幅器の利
得は高々数十倍であり、入力電圧差が１ｍＶ以下
となると、出力電圧は論理回路を動作させるに充
分な電圧ではないため、ラツチ１０７でもかなり
の増幅が必要となる。また、端子１０３の電圧を
サンプリングする時刻と端子１０２の電圧をサン
プリングする時刻が異なつているため、この両時
刻で電源電圧が変動すると、その電圧も信号入力
電圧と同等に扱つてしまう。したがつて電源雑音
に対して非常に弱い欠点を有している。
本発明はかかる欠点を除去し、非常に高感度な
電圧比較回路を少ない素子数により実現しようと
するものである。
電圧比較回路を少ない素子数により実現しようと
するものである。
本発明は、１対の交叉結合された一導電型の第
１および第２の電界効果トランジスタにより構成
される第１のフリツプフロツプと、このフリツプ
フロツプを構成するトランジスタとソースおよび
ドレインを共通にし第１のフリツプフロツプと同
極性の第３および第４の電界効果トランジスタ
と、前記第１のフリツプフロツプとは異極性の１
対の交叉結合された第５及び第６の電界効果トラ
ンジスタにより構成される第２のフリツプフロツ
プと、第２のフリツプフロツプを構成する第５お
よび第６のトランジスタとソースおよびドレイン
を共通にし第２のフリツプフロツプと同極性の第
９および第10の電界効果トランジスタと、パルス
を発生する手段により構成され、前記第７、第
８、第９、第10のトランジスタのゲート電極が前
記パルスを発生する手段に接続され、前記第３お
よび第４のトランジスタのゲート電極を信号入力
端子とし、前記第９および第10のトランジスタの
ドレイン電極を出力端子とすることを特徴とする
電圧比較回路にある。
１および第２の電界効果トランジスタにより構成
される第１のフリツプフロツプと、このフリツプ
フロツプを構成するトランジスタとソースおよび
ドレインを共通にし第１のフリツプフロツプと同
極性の第３および第４の電界効果トランジスタ
と、前記第１のフリツプフロツプとは異極性の１
対の交叉結合された第５及び第６の電界効果トラ
ンジスタにより構成される第２のフリツプフロツ
プと、第２のフリツプフロツプを構成する第５お
よび第６のトランジスタとソースおよびドレイン
を共通にし第２のフリツプフロツプと同極性の第
９および第10の電界効果トランジスタと、パルス
を発生する手段により構成され、前記第７、第
８、第９、第10のトランジスタのゲート電極が前
記パルスを発生する手段に接続され、前記第３お
よび第４のトランジスタのゲート電極を信号入力
端子とし、前記第９および第10のトランジスタの
ドレイン電極を出力端子とすることを特徴とする
電圧比較回路にある。
以下本発明に関して実施例を示す図面を用いて
詳細に説明する。第４図は本発明の一実施例を示
す回路図である。本回路はｎチヤンネルMOSト
ランジスタＴ１，Ｔ２により構成されるフリツプ
フロツプと、それぞれのトランジスタに並列に接
続されたｎチヤンネルMOSトランジスタＴ３，
Ｔ４と、ｐチヤンネルMOSトランジスタＴ５，
Ｔ６により構成されるフリツプフロツプと、Ｔ
５，Ｔ６にそれぞれ並列に接続されたｐチヤンネ
ルMOSトランジスタＴ７，Ｔ８と、Ｔ１，Ｔ２
のドレイン電極とＴ５，Ｔ６のドレイン電極との
間がｎチヤンネルトランジスタＴ９，Ｔ１０で接
続されていることにより成り立つている。そし
て、Ｔ７，Ｔ８，Ｔ９，Ｔ１０のゲート電極は端
子２０８としてパルス発生源に接続される。比較
するべき電圧はＴ３，Ｔ４のゲート電極２０２及
び２０３に印加される。またこの回路では端子２
０１に正電源VDDが接続され、端子２０９は接
地されている。
詳細に説明する。第４図は本発明の一実施例を示
す回路図である。本回路はｎチヤンネルMOSト
ランジスタＴ１，Ｔ２により構成されるフリツプ
フロツプと、それぞれのトランジスタに並列に接
続されたｎチヤンネルMOSトランジスタＴ３，
Ｔ４と、ｐチヤンネルMOSトランジスタＴ５，
Ｔ６により構成されるフリツプフロツプと、Ｔ
５，Ｔ６にそれぞれ並列に接続されたｐチヤンネ
ルMOSトランジスタＴ７，Ｔ８と、Ｔ１，Ｔ２
のドレイン電極とＴ５，Ｔ６のドレイン電極との
間がｎチヤンネルトランジスタＴ９，Ｔ１０で接
続されていることにより成り立つている。そし
て、Ｔ７，Ｔ８，Ｔ９，Ｔ１０のゲート電極は端
子２０８としてパルス発生源に接続される。比較
するべき電圧はＴ３，Ｔ４のゲート電極２０２及
び２０３に印加される。またこの回路では端子２
０１に正電源VDDが接続され、端子２０９は接
地されている。
この回路は最初パルス電圧零からスタートす
る。電源電圧として5V、ｎチヤンネルトランジ
スタのしきい値電圧が0.8Vの場合には入力電圧
は望ましくはＴ３，Ｔ４のしきい値電圧より1V
程度高いことが最も回路を高速に動作させること
ができる。以下この条件で説明する。Ｔ３，Ｔ４
は導通しているから節点２０４，２０５の電圧は
零でＴ９，Ｔ１０は非導通、Ｔ７，Ｔ８は導通と
なるから、端子２０６，２０７の電位は電源端子
２０１の電圧VDDと等しい。次に端子２０８に正
のパルスを印加すると、Ｔ９，Ｔ１０は導通し、
Ｔ７，Ｔ８は非導通となり、Ｔ９，Ｔ１０をとう
してＴ１，Ｔ２のフリツプフロツプへ電流が流入
する。このとき端子２０２の電位が２０３より高
かつたとすると、トランジスタＴ３に流れる電流
の方がＴ４に流れる電流より多い。Ｔ１，Ｔ２に
はそれぞれ節点２０５もしくは２０４の電位がし
きい値電圧を超えるまでは流れない。Ｔ９，Ｔ１
０が導通した初期には節点２０４も２０５も同じ
ように充電されるが、節点２０４の方が放電量が
多いため、節点２０５の方が先にしきい値電圧を
超える。するとＴ１も放電を開始し、節点２０４
の電位は上昇しない。したがつて節点２０５の電
位は上昇をつづける。そのためＴ９に流れる電流
の方がＴ１０に流れる電流より多くなる。する
と、端子２０６の電位の方が２０７の電位より低
くなるからＴ５，Ｔ６でつくられるフリツプフロ
ツプも動作し、端子２０６の電位は急速に低下す
る。このようにして入力電圧に応じて出力電圧の
状態が定まる。その動作は２重のフリツプフロツ
プで構成されるため、状態が定まるに要する時間
は、６ミクロン程度のチヤンネル長を有する
MOSトランジスタを用いても20ns以下と高速に
できる。また、入力から出力まで完全な対称配列
となつているため、従来回路において欠点であつ
たオフセツト電圧の生ずる原因を除去できる。ま
た電源雑音は両入力電圧に対して等しく加わるた
めキヤンセルされ雑音に対して誤動作するおそれ
も全くない。また、フリツプフロツプで正帰還が
かかつているため利得は無限大であり、入力電圧
が１ｍＶ以下になつても出力として論理振幅とし
て充分な電圧出力を得ることができる。
る。電源電圧として5V、ｎチヤンネルトランジ
スタのしきい値電圧が0.8Vの場合には入力電圧
は望ましくはＴ３，Ｔ４のしきい値電圧より1V
程度高いことが最も回路を高速に動作させること
ができる。以下この条件で説明する。Ｔ３，Ｔ４
は導通しているから節点２０４，２０５の電圧は
零でＴ９，Ｔ１０は非導通、Ｔ７，Ｔ８は導通と
なるから、端子２０６，２０７の電位は電源端子
２０１の電圧VDDと等しい。次に端子２０８に正
のパルスを印加すると、Ｔ９，Ｔ１０は導通し、
Ｔ７，Ｔ８は非導通となり、Ｔ９，Ｔ１０をとう
してＴ１，Ｔ２のフリツプフロツプへ電流が流入
する。このとき端子２０２の電位が２０３より高
かつたとすると、トランジスタＴ３に流れる電流
の方がＴ４に流れる電流より多い。Ｔ１，Ｔ２に
はそれぞれ節点２０５もしくは２０４の電位がし
きい値電圧を超えるまでは流れない。Ｔ９，Ｔ１
０が導通した初期には節点２０４も２０５も同じ
ように充電されるが、節点２０４の方が放電量が
多いため、節点２０５の方が先にしきい値電圧を
超える。するとＴ１も放電を開始し、節点２０４
の電位は上昇しない。したがつて節点２０５の電
位は上昇をつづける。そのためＴ９に流れる電流
の方がＴ１０に流れる電流より多くなる。する
と、端子２０６の電位の方が２０７の電位より低
くなるからＴ５，Ｔ６でつくられるフリツプフロ
ツプも動作し、端子２０６の電位は急速に低下す
る。このようにして入力電圧に応じて出力電圧の
状態が定まる。その動作は２重のフリツプフロツ
プで構成されるため、状態が定まるに要する時間
は、６ミクロン程度のチヤンネル長を有する
MOSトランジスタを用いても20ns以下と高速に
できる。また、入力から出力まで完全な対称配列
となつているため、従来回路において欠点であつ
たオフセツト電圧の生ずる原因を除去できる。ま
た電源雑音は両入力電圧に対して等しく加わるた
めキヤンセルされ雑音に対して誤動作するおそれ
も全くない。また、フリツプフロツプで正帰還が
かかつているため利得は無限大であり、入力電圧
が１ｍＶ以下になつても出力として論理振幅とし
て充分な電圧出力を得ることができる。
初期状態への復帰は、前記パルスを零にもど
す。するとＴ９，Ｔ１０は非導通となり、Ｔ７，
Ｔ８は導通する。すると節点２０４，２０５の電
荷はそれぞれＴ３およびＴ４をとうして急速に放
電し、一方節点２０６，２０７はそれぞれＴ７お
よびＴ８をとうして急速に充電して電源電圧VDD
にもどる。本発明の回路構成ならばこの復帰時間
は容易に10ns以下にできる。
す。するとＴ９，Ｔ１０は非導通となり、Ｔ７，
Ｔ８は導通する。すると節点２０４，２０５の電
荷はそれぞれＴ３およびＴ４をとうして急速に放
電し、一方節点２０６，２０７はそれぞれＴ７お
よびＴ８をとうして急速に充電して電源電圧VDD
にもどる。本発明の回路構成ならばこの復帰時間
は容易に10ns以下にできる。
本回路は初期状態においては電流を消費しな
い。また、比較動作中においても非常に微少な電
流を消費するだけであり、消費電力も従来回路の
１／１０以下である利点を有している。
い。また、比較動作中においても非常に微少な電
流を消費するだけであり、消費電力も従来回路の
１／１０以下である利点を有している。
本発明による入力電圧は前述のような場合にお
いては望ましくはＴ３，Ｔ４のしきい値電圧より
1V内外高い場合に最も性能がよい。この条件を
広い入力範囲で得る回路として通常の差動増幅回
路で充分である。その例を第５図に示す。第５図
は本発明による回路Ｂの部分に、従来回路である
差動増幅回路Ａを付加したものである。
いては望ましくはＴ３，Ｔ４のしきい値電圧より
1V内外高い場合に最も性能がよい。この条件を
広い入力範囲で得る回路として通常の差動増幅回
路で充分である。その例を第５図に示す。第５図
は本発明による回路Ｂの部分に、従来回路である
差動増幅回路Ａを付加したものである。
第１図は従来技術である差動増幅器１０と反転
増幅器１１，１２を組み合わせたコンパレータ回
路を示す図。第２図ａはｎチヤンネルトランジス
タを示す図、ｂはｐチヤンネルトランジスタを示
す図。第３図は別の従来技術である反転増幅器と
トランスフアゲートをスイツチとして用いたコン
パレータを示す図。第４図は本発明の実施例の基
本的回路を示す図。第５図は差動増幅器を本発明
とを組み合わせて入力電圧範囲を拡大した回路例
を示す図。 Ｍ１〜Ｍ１７，Ｔ１〜Ｔ１０……MOSトラン
ジスタ。
増幅器１１，１２を組み合わせたコンパレータ回
路を示す図。第２図ａはｎチヤンネルトランジス
タを示す図、ｂはｐチヤンネルトランジスタを示
す図。第３図は別の従来技術である反転増幅器と
トランスフアゲートをスイツチとして用いたコン
パレータを示す図。第４図は本発明の実施例の基
本的回路を示す図。第５図は差動増幅器を本発明
とを組み合わせて入力電圧範囲を拡大した回路例
を示す図。 Ｍ１〜Ｍ１７，Ｔ１〜Ｔ１０……MOSトラン
ジスタ。
Claims (1)
- １ １対の交叉結合された一導電型の第１および
第２の電界効果トランジスタにより構成される第
１のフリツプフロツプと、このフリツプフロツプ
を構成する第１および第２のトランジスタとソー
スおよびドレインを共通にし第１のフリツプフロ
ツプと同極性の第３および第４の電界効果トラン
ジスタと、前記第１のフリツプフロツプとは異極
性の１対の交叉結合された第５及び第６の電界効
果トランジスタにより構成される第２のフリツプ
フロツプと、第２のフリツプフロツプを構成する
第５および第６のトランジスタとソースおよびド
レインを共通にし第２のフリツプフロツプと同極
性の第７および第８の電界効果トランジスタと、
第１のフリツプフロツプのドレイン電極対と第２
のフリツプフロツプのドレイン電極対をそれぞれ
ソース電極およびドレイン電極とする第１のフリ
ツプフロツプと同極性の第９および第10の電界効
果トランジスタと、パルスを発生する手段により
構成され、前記第７、第８、第９、第10のトラン
ジスタのゲート電極が前記パルスを発生する手段
に接続され、前記第３および第４のトランジスタ
のゲート電極を信号入力端子とし、前記第９及び
第10のトランジスタのドレイン電極を出力端子と
することを特徴とする電圧比較回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57207005A JPS5997220A (ja) | 1982-11-26 | 1982-11-26 | 電圧比較回路 |
| EP83111850A EP0111230B1 (en) | 1982-11-26 | 1983-11-25 | Voltage comparator circuit |
| DE8383111850T DE3370190D1 (en) | 1982-11-26 | 1983-11-25 | Voltage comparator circuit |
| US06/555,730 US4602167A (en) | 1982-11-26 | 1983-11-28 | Voltage comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57207005A JPS5997220A (ja) | 1982-11-26 | 1982-11-26 | 電圧比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5997220A JPS5997220A (ja) | 1984-06-05 |
| JPH0234490B2 true JPH0234490B2 (ja) | 1990-08-03 |
Family
ID=16532612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57207005A Granted JPS5997220A (ja) | 1982-11-26 | 1982-11-26 | 電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5997220A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04124984U (ja) * | 1991-01-16 | 1992-11-13 | 忍 春山 | デイスクの保持・解除構造 |
| JPH0627669U (ja) * | 1992-09-04 | 1994-04-12 | 株式会社ハゴロモ | 情報記録ディスク用ケース |
| JPH07125785A (ja) * | 1993-04-29 | 1995-05-16 | Viva Magnetics Ltd | ディスク保存ケース |
| JP2009232184A (ja) * | 2008-03-24 | 2009-10-08 | Nec Electronics Corp | 半導体集積回路 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6349825U (ja) * | 1986-09-19 | 1988-04-04 | ||
| US7142030B2 (en) | 2002-12-03 | 2006-11-28 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
| JP4646988B2 (ja) * | 2005-12-20 | 2011-03-09 | パナソニック株式会社 | 比較器及びａ／ｄ変換器 |
| JP5412639B2 (ja) * | 2008-10-31 | 2014-02-12 | 国立大学法人東京工業大学 | 比較器及びアナログデジタル変換器 |
| JP5364518B2 (ja) * | 2009-09-15 | 2013-12-11 | 富士通株式会社 | 信号処理回路 |
| JP5336404B2 (ja) * | 2010-02-26 | 2013-11-06 | ルネサスエレクトロニクス株式会社 | 集積回路 |
| JP2011223130A (ja) * | 2010-04-06 | 2011-11-04 | Fuji Electric Co Ltd | 比較回路 |
| JP5450226B2 (ja) * | 2010-04-16 | 2014-03-26 | 新日本無線株式会社 | デューティ比自動調整コンパレータ回路 |
| JPWO2022102002A1 (ja) | 2020-11-11 | 2022-05-19 |
-
1982
- 1982-11-26 JP JP57207005A patent/JPS5997220A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04124984U (ja) * | 1991-01-16 | 1992-11-13 | 忍 春山 | デイスクの保持・解除構造 |
| JPH0627669U (ja) * | 1992-09-04 | 1994-04-12 | 株式会社ハゴロモ | 情報記録ディスク用ケース |
| JPH07125785A (ja) * | 1993-04-29 | 1995-05-16 | Viva Magnetics Ltd | ディスク保存ケース |
| JP2009232184A (ja) * | 2008-03-24 | 2009-10-08 | Nec Electronics Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5997220A (ja) | 1984-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6847234B2 (en) | Comparison apparatus operated at a low voltage | |
| JPH0345576B2 (ja) | ||
| US10855265B2 (en) | Comparison circuit | |
| JPH0234490B2 (ja) | ||
| US20060176085A1 (en) | Comparator circuit with reduced switching noise | |
| US5525920A (en) | Comparator circuit and method thereof | |
| US6937085B1 (en) | Sense amplifier based voltage comparator | |
| KR100681239B1 (ko) | 연산 증폭기 | |
| US6320427B1 (en) | High-speed, low-power continuous-time CMOS current comparator | |
| JP4757104B2 (ja) | 半導体集積回路 | |
| KR20060136137A (ko) | 연산 증폭기 | |
| CN215682235U (zh) | 电路和比较器 | |
| US20020005757A1 (en) | Fully differential operational amplifier of the folded cascode type | |
| JPH0345577B2 (ja) | ||
| US7157946B2 (en) | Chopper comparator circuit | |
| JPH0144051B2 (ja) | ||
| JP4189283B2 (ja) | 低電圧で安定的に動作する比較器 | |
| JP3047828B2 (ja) | コンパレータ回路 | |
| US6556092B1 (en) | Low consumption oscillator | |
| JP3077664B2 (ja) | 入力回路 | |
| JP3245914B2 (ja) | 差動電圧比較回路 | |
| JPH0239607A (ja) | 半導体集積回路装置 | |
| JPH0669769A (ja) | 比較器 | |
| JPH0310247B2 (ja) | ||
| JPH06216667A (ja) | 演算増幅回路 |