JPH0234490B2 - - Google Patents
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- JPH0234490B2 JPH0234490B2 JP57207005A JP20700582A JPH0234490B2 JP H0234490 B2 JPH0234490 B2 JP H0234490B2 JP 57207005 A JP57207005 A JP 57207005A JP 20700582 A JP20700582 A JP 20700582A JP H0234490 B2 JPH0234490 B2 JP H0234490B2
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- JP
- Japan
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- flip
- flop
- voltage
- transistors
- circuit
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- 238000010586 diagram Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 3
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- 230000035945 sensitivity Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、主として相補型絶縁ゲート構成の半
導体集積回路上に実現するA/D変換器等に用
い、微小なる差のある2つの電圧を比較しその大
小に応じた論理電圧を出力させるのに適した電圧
比較回路に関するものである。
導体集積回路上に実現するA/D変換器等に用
い、微小なる差のある2つの電圧を比較しその大
小に応じた論理電圧を出力させるのに適した電圧
比較回路に関するものである。
従来相補型絶縁ゲート構成の半導体集積回路に
用いる電圧比較回路としては、第1図に示すごと
く、M1を定電流源とし、M2,M3を入力トラ
ンジスタとし、M4,M5を電流ミラー型負荷と
して構成した差動増幅器10により、端子2,3
に加えられた電圧の差に比例した出力電圧を端子
6からとり出し、これをM6を定電流負荷とする
反転増幅器11により更に増幅する2段構成の増
幅回路を使用していた。
用いる電圧比較回路としては、第1図に示すごと
く、M1を定電流源とし、M2,M3を入力トラ
ンジスタとし、M4,M5を電流ミラー型負荷と
して構成した差動増幅器10により、端子2,3
に加えられた電圧の差に比例した出力電圧を端子
6からとり出し、これをM6を定電流負荷とする
反転増幅器11により更に増幅する2段構成の増
幅回路を使用していた。
第1図をはじめ本願において使用するシンボル
は、nチヤンネルトランジスタを第2図a、pチ
ヤンネルトランジスタを第2図bのように定め
る。共にGと示したのがゲート、Sと示したのが
ソース、Dと示したのがドレインである。この2
段構成の増幅回路によれば、通常2000倍〜5000倍
の利得が得られるが、利得の余裕を得るため普通
は更にトランジスタM8,M9からなる反転増幅
器12を1段付加している。13は前記M1とM
6を定電流領域で動作させるためのバイアス電圧
供給回路である。
は、nチヤンネルトランジスタを第2図a、pチ
ヤンネルトランジスタを第2図bのように定め
る。共にGと示したのがゲート、Sと示したのが
ソース、Dと示したのがドレインである。この2
段構成の増幅回路によれば、通常2000倍〜5000倍
の利得が得られるが、利得の余裕を得るため普通
は更にトランジスタM8,M9からなる反転増幅
器12を1段付加している。13は前記M1とM
6を定電流領域で動作させるためのバイアス電圧
供給回路である。
かかる電圧比較回路は入力電圧が減少するとそ
れにみあつて増幅段数を増加せねばならず、集積
回路内の占有画積の増大、消費電力の増大を招
く。さらに初段の差動増幅器の同相電圧除去は万
全とは言えず、入力電圧の同相成分が変化する
と、節点6の出力電圧が変化し、この電圧が反転
増幅器により増幅されるため、入力電圧として1
mV以下の電圧差の場合には同相電圧によつては
最終段の出力で論理“1”の状態と、論理“0”
の状態が入れ替わることがある。また、電源電圧
が変動した場合にも同じ現象を生ずる。そのた
め、かかる電圧比較回路では入力電圧の同相電圧
が大きく変化する場合や、電源に雑音が多い場合
には1mV以下の電圧を比較することは困難とな
る。更に最も重大なこととして、差動増幅器10
の動作中心電圧と、反転増幅器11の動作中心電
圧を一致させることは非常に困難で、現在の技術
では数100mVずれるのが普通で、これが10mV
内外の入力オフセツト電圧となる。これは現在技
術では制御できない。したがつて電圧比較はオフ
セツトを込みにした電圧で比較する必要があり、
真の電圧差での比較は行えない欠点を有する。
れにみあつて増幅段数を増加せねばならず、集積
回路内の占有画積の増大、消費電力の増大を招
く。さらに初段の差動増幅器の同相電圧除去は万
全とは言えず、入力電圧の同相成分が変化する
と、節点6の出力電圧が変化し、この電圧が反転
増幅器により増幅されるため、入力電圧として1
mV以下の電圧差の場合には同相電圧によつては
最終段の出力で論理“1”の状態と、論理“0”
の状態が入れ替わることがある。また、電源電圧
が変動した場合にも同じ現象を生ずる。そのた
め、かかる電圧比較回路では入力電圧の同相電圧
が大きく変化する場合や、電源に雑音が多い場合
には1mV以下の電圧を比較することは困難とな
る。更に最も重大なこととして、差動増幅器10
の動作中心電圧と、反転増幅器11の動作中心電
圧を一致させることは非常に困難で、現在の技術
では数100mVずれるのが普通で、これが10mV
内外の入力オフセツト電圧となる。これは現在技
術では制御できない。したがつて電圧比較はオフ
セツトを込みにした電圧で比較する必要があり、
真の電圧差での比較は行えない欠点を有する。
別の電圧比較方法としてたとえば1979年デイン
グウオールによりISSCCにて発表された第3図の
ごとき回路がある。(′79 ISSCC Digest of
Techrical papers pp 126)この回路の動作の詳
細は前記文献に書かれており省略する。本回路で
は図中端子102および103からの入力電圧
が、トランジスタM10,M11あるいはM1
2,M13からなるそれぞれ交互に導通するスイ
ツチを通して蓄積器C1の片側の電極に接続さ
れ、蓄積器の他の電極はトランジスタM14およ
びM15により構成される反転増幅器の入力端子
に接続される。この反転増幅器の入力端子と出力
端子は前記スイツチと同期して導通、非導通を行
うようにしてある。図中、φ,は互に相補なク
ロツクである。例えば入力端子103に接続され
たスイツチが導通しているとき、反転増幅器の入
力端105と出力端106の間に接続されたトラ
ンジスタM116,M17からなるスイツチも導
通し、端子105と106の電位を等しい電位と
する。次に入力端子102側に接続されたスイツ
チを導通させ他の2つのスイツチを非導通とする
と、端子104の電位は端子102の電圧と端子
103の電圧の差だけ変化する。この変化はC1
を通して前記反転増幅器に伝達され、出力106
にこの変化が数十倍に属幅されて出力される。し
たがつて端子102と103の間の電圧差が増幅
される。この回路は簡便であるようにみえるが、
蓄電器C1の寸法は前記反転増幅器の寸法の数倍
の大きさが必要である。また前記反転増幅器の利
得は高々数十倍であり、入力電圧差が1mV以下
となると、出力電圧は論理回路を動作させるに充
分な電圧ではないため、ラツチ107でもかなり
の増幅が必要となる。また、端子103の電圧を
サンプリングする時刻と端子102の電圧をサン
プリングする時刻が異なつているため、この両時
刻で電源電圧が変動すると、その電圧も信号入力
電圧と同等に扱つてしまう。したがつて電源雑音
に対して非常に弱い欠点を有している。
グウオールによりISSCCにて発表された第3図の
ごとき回路がある。(′79 ISSCC Digest of
Techrical papers pp 126)この回路の動作の詳
細は前記文献に書かれており省略する。本回路で
は図中端子102および103からの入力電圧
が、トランジスタM10,M11あるいはM1
2,M13からなるそれぞれ交互に導通するスイ
ツチを通して蓄積器C1の片側の電極に接続さ
れ、蓄積器の他の電極はトランジスタM14およ
びM15により構成される反転増幅器の入力端子
に接続される。この反転増幅器の入力端子と出力
端子は前記スイツチと同期して導通、非導通を行
うようにしてある。図中、φ,は互に相補なク
ロツクである。例えば入力端子103に接続され
たスイツチが導通しているとき、反転増幅器の入
力端105と出力端106の間に接続されたトラ
ンジスタM116,M17からなるスイツチも導
通し、端子105と106の電位を等しい電位と
する。次に入力端子102側に接続されたスイツ
チを導通させ他の2つのスイツチを非導通とする
と、端子104の電位は端子102の電圧と端子
103の電圧の差だけ変化する。この変化はC1
を通して前記反転増幅器に伝達され、出力106
にこの変化が数十倍に属幅されて出力される。し
たがつて端子102と103の間の電圧差が増幅
される。この回路は簡便であるようにみえるが、
蓄電器C1の寸法は前記反転増幅器の寸法の数倍
の大きさが必要である。また前記反転増幅器の利
得は高々数十倍であり、入力電圧差が1mV以下
となると、出力電圧は論理回路を動作させるに充
分な電圧ではないため、ラツチ107でもかなり
の増幅が必要となる。また、端子103の電圧を
サンプリングする時刻と端子102の電圧をサン
プリングする時刻が異なつているため、この両時
刻で電源電圧が変動すると、その電圧も信号入力
電圧と同等に扱つてしまう。したがつて電源雑音
に対して非常に弱い欠点を有している。
本発明はかかる欠点を除去し、非常に高感度な
電圧比較回路を少ない素子数により実現しようと
するものである。
電圧比較回路を少ない素子数により実現しようと
するものである。
本発明は、1対の交叉結合された一導電型の第
1および第2の電界効果トランジスタにより構成
される第1のフリツプフロツプと、このフリツプ
フロツプを構成するトランジスタとソースおよび
ドレインを共通にし第1のフリツプフロツプと同
極性の第3および第4の電界効果トランジスタ
と、前記第1のフリツプフロツプとは異極性の1
対の交叉結合された第5及び第6の電界効果トラ
ンジスタにより構成される第2のフリツプフロツ
プと、第2のフリツプフロツプを構成する第5お
よび第6のトランジスタとソースおよびドレイン
を共通にし第2のフリツプフロツプと同極性の第
9および第10の電界効果トランジスタと、パルス
を発生する手段により構成され、前記第7、第
8、第9、第10のトランジスタのゲート電極が前
記パルスを発生する手段に接続され、前記第3お
よび第4のトランジスタのゲート電極を信号入力
端子とし、前記第9および第10のトランジスタの
ドレイン電極を出力端子とすることを特徴とする
電圧比較回路にある。
1および第2の電界効果トランジスタにより構成
される第1のフリツプフロツプと、このフリツプ
フロツプを構成するトランジスタとソースおよび
ドレインを共通にし第1のフリツプフロツプと同
極性の第3および第4の電界効果トランジスタ
と、前記第1のフリツプフロツプとは異極性の1
対の交叉結合された第5及び第6の電界効果トラ
ンジスタにより構成される第2のフリツプフロツ
プと、第2のフリツプフロツプを構成する第5お
よび第6のトランジスタとソースおよびドレイン
を共通にし第2のフリツプフロツプと同極性の第
9および第10の電界効果トランジスタと、パルス
を発生する手段により構成され、前記第7、第
8、第9、第10のトランジスタのゲート電極が前
記パルスを発生する手段に接続され、前記第3お
よび第4のトランジスタのゲート電極を信号入力
端子とし、前記第9および第10のトランジスタの
ドレイン電極を出力端子とすることを特徴とする
電圧比較回路にある。
以下本発明に関して実施例を示す図面を用いて
詳細に説明する。第4図は本発明の一実施例を示
す回路図である。本回路はnチヤンネルMOSト
ランジスタT1,T2により構成されるフリツプ
フロツプと、それぞれのトランジスタに並列に接
続されたnチヤンネルMOSトランジスタT3,
T4と、pチヤンネルMOSトランジスタT5,
T6により構成されるフリツプフロツプと、T
5,T6にそれぞれ並列に接続されたpチヤンネ
ルMOSトランジスタT7,T8と、T1,T2
のドレイン電極とT5,T6のドレイン電極との
間がnチヤンネルトランジスタT9,T10で接
続されていることにより成り立つている。そし
て、T7,T8,T9,T10のゲート電極は端
子208としてパルス発生源に接続される。比較
するべき電圧はT3,T4のゲート電極202及
び203に印加される。またこの回路では端子2
01に正電源VDDが接続され、端子209は接
地されている。
詳細に説明する。第4図は本発明の一実施例を示
す回路図である。本回路はnチヤンネルMOSト
ランジスタT1,T2により構成されるフリツプ
フロツプと、それぞれのトランジスタに並列に接
続されたnチヤンネルMOSトランジスタT3,
T4と、pチヤンネルMOSトランジスタT5,
T6により構成されるフリツプフロツプと、T
5,T6にそれぞれ並列に接続されたpチヤンネ
ルMOSトランジスタT7,T8と、T1,T2
のドレイン電極とT5,T6のドレイン電極との
間がnチヤンネルトランジスタT9,T10で接
続されていることにより成り立つている。そし
て、T7,T8,T9,T10のゲート電極は端
子208としてパルス発生源に接続される。比較
するべき電圧はT3,T4のゲート電極202及
び203に印加される。またこの回路では端子2
01に正電源VDDが接続され、端子209は接
地されている。
この回路は最初パルス電圧零からスタートす
る。電源電圧として5V、nチヤンネルトランジ
スタのしきい値電圧が0.8Vの場合には入力電圧
は望ましくはT3,T4のしきい値電圧より1V
程度高いことが最も回路を高速に動作させること
ができる。以下この条件で説明する。T3,T4
は導通しているから節点204,205の電圧は
零でT9,T10は非導通、T7,T8は導通と
なるから、端子206,207の電位は電源端子
201の電圧VDDと等しい。次に端子208に正
のパルスを印加すると、T9,T10は導通し、
T7,T8は非導通となり、T9,T10をとう
してT1,T2のフリツプフロツプへ電流が流入
する。このとき端子202の電位が203より高
かつたとすると、トランジスタT3に流れる電流
の方がT4に流れる電流より多い。T1,T2に
はそれぞれ節点205もしくは204の電位がし
きい値電圧を超えるまでは流れない。T9,T1
0が導通した初期には節点204も205も同じ
ように充電されるが、節点204の方が放電量が
多いため、節点205の方が先にしきい値電圧を
超える。するとT1も放電を開始し、節点204
の電位は上昇しない。したがつて節点205の電
位は上昇をつづける。そのためT9に流れる電流
の方がT10に流れる電流より多くなる。する
と、端子206の電位の方が207の電位より低
くなるからT5,T6でつくられるフリツプフロ
ツプも動作し、端子206の電位は急速に低下す
る。このようにして入力電圧に応じて出力電圧の
状態が定まる。その動作は2重のフリツプフロツ
プで構成されるため、状態が定まるに要する時間
は、6ミクロン程度のチヤンネル長を有する
MOSトランジスタを用いても20ns以下と高速に
できる。また、入力から出力まで完全な対称配列
となつているため、従来回路において欠点であつ
たオフセツト電圧の生ずる原因を除去できる。ま
た電源雑音は両入力電圧に対して等しく加わるた
めキヤンセルされ雑音に対して誤動作するおそれ
も全くない。また、フリツプフロツプで正帰還が
かかつているため利得は無限大であり、入力電圧
が1mV以下になつても出力として論理振幅とし
て充分な電圧出力を得ることができる。
る。電源電圧として5V、nチヤンネルトランジ
スタのしきい値電圧が0.8Vの場合には入力電圧
は望ましくはT3,T4のしきい値電圧より1V
程度高いことが最も回路を高速に動作させること
ができる。以下この条件で説明する。T3,T4
は導通しているから節点204,205の電圧は
零でT9,T10は非導通、T7,T8は導通と
なるから、端子206,207の電位は電源端子
201の電圧VDDと等しい。次に端子208に正
のパルスを印加すると、T9,T10は導通し、
T7,T8は非導通となり、T9,T10をとう
してT1,T2のフリツプフロツプへ電流が流入
する。このとき端子202の電位が203より高
かつたとすると、トランジスタT3に流れる電流
の方がT4に流れる電流より多い。T1,T2に
はそれぞれ節点205もしくは204の電位がし
きい値電圧を超えるまでは流れない。T9,T1
0が導通した初期には節点204も205も同じ
ように充電されるが、節点204の方が放電量が
多いため、節点205の方が先にしきい値電圧を
超える。するとT1も放電を開始し、節点204
の電位は上昇しない。したがつて節点205の電
位は上昇をつづける。そのためT9に流れる電流
の方がT10に流れる電流より多くなる。する
と、端子206の電位の方が207の電位より低
くなるからT5,T6でつくられるフリツプフロ
ツプも動作し、端子206の電位は急速に低下す
る。このようにして入力電圧に応じて出力電圧の
状態が定まる。その動作は2重のフリツプフロツ
プで構成されるため、状態が定まるに要する時間
は、6ミクロン程度のチヤンネル長を有する
MOSトランジスタを用いても20ns以下と高速に
できる。また、入力から出力まで完全な対称配列
となつているため、従来回路において欠点であつ
たオフセツト電圧の生ずる原因を除去できる。ま
た電源雑音は両入力電圧に対して等しく加わるた
めキヤンセルされ雑音に対して誤動作するおそれ
も全くない。また、フリツプフロツプで正帰還が
かかつているため利得は無限大であり、入力電圧
が1mV以下になつても出力として論理振幅とし
て充分な電圧出力を得ることができる。
初期状態への復帰は、前記パルスを零にもど
す。するとT9,T10は非導通となり、T7,
T8は導通する。すると節点204,205の電
荷はそれぞれT3およびT4をとうして急速に放
電し、一方節点206,207はそれぞれT7お
よびT8をとうして急速に充電して電源電圧VDD
にもどる。本発明の回路構成ならばこの復帰時間
は容易に10ns以下にできる。
す。するとT9,T10は非導通となり、T7,
T8は導通する。すると節点204,205の電
荷はそれぞれT3およびT4をとうして急速に放
電し、一方節点206,207はそれぞれT7お
よびT8をとうして急速に充電して電源電圧VDD
にもどる。本発明の回路構成ならばこの復帰時間
は容易に10ns以下にできる。
本回路は初期状態においては電流を消費しな
い。また、比較動作中においても非常に微少な電
流を消費するだけであり、消費電力も従来回路の
1/10以下である利点を有している。
い。また、比較動作中においても非常に微少な電
流を消費するだけであり、消費電力も従来回路の
1/10以下である利点を有している。
本発明による入力電圧は前述のような場合にお
いては望ましくはT3,T4のしきい値電圧より
1V内外高い場合に最も性能がよい。この条件を
広い入力範囲で得る回路として通常の差動増幅回
路で充分である。その例を第5図に示す。第5図
は本発明による回路Bの部分に、従来回路である
差動増幅回路Aを付加したものである。
いては望ましくはT3,T4のしきい値電圧より
1V内外高い場合に最も性能がよい。この条件を
広い入力範囲で得る回路として通常の差動増幅回
路で充分である。その例を第5図に示す。第5図
は本発明による回路Bの部分に、従来回路である
差動増幅回路Aを付加したものである。
第1図は従来技術である差動増幅器10と反転
増幅器11,12を組み合わせたコンパレータ回
路を示す図。第2図aはnチヤンネルトランジス
タを示す図、bはpチヤンネルトランジスタを示
す図。第3図は別の従来技術である反転増幅器と
トランスフアゲートをスイツチとして用いたコン
パレータを示す図。第4図は本発明の実施例の基
本的回路を示す図。第5図は差動増幅器を本発明
とを組み合わせて入力電圧範囲を拡大した回路例
を示す図。 M1〜M17,T1〜T10……MOSトラン
ジスタ。
増幅器11,12を組み合わせたコンパレータ回
路を示す図。第2図aはnチヤンネルトランジス
タを示す図、bはpチヤンネルトランジスタを示
す図。第3図は別の従来技術である反転増幅器と
トランスフアゲートをスイツチとして用いたコン
パレータを示す図。第4図は本発明の実施例の基
本的回路を示す図。第5図は差動増幅器を本発明
とを組み合わせて入力電圧範囲を拡大した回路例
を示す図。 M1〜M17,T1〜T10……MOSトラン
ジスタ。
Claims (1)
- 1 1対の交叉結合された一導電型の第1および
第2の電界効果トランジスタにより構成される第
1のフリツプフロツプと、このフリツプフロツプ
を構成する第1および第2のトランジスタとソー
スおよびドレインを共通にし第1のフリツプフロ
ツプと同極性の第3および第4の電界効果トラン
ジスタと、前記第1のフリツプフロツプとは異極
性の1対の交叉結合された第5及び第6の電界効
果トランジスタにより構成される第2のフリツプ
フロツプと、第2のフリツプフロツプを構成する
第5および第6のトランジスタとソースおよびド
レインを共通にし第2のフリツプフロツプと同極
性の第7および第8の電界効果トランジスタと、
第1のフリツプフロツプのドレイン電極対と第2
のフリツプフロツプのドレイン電極対をそれぞれ
ソース電極およびドレイン電極とする第1のフリ
ツプフロツプと同極性の第9および第10の電界効
果トランジスタと、パルスを発生する手段により
構成され、前記第7、第8、第9、第10のトラン
ジスタのゲート電極が前記パルスを発生する手段
に接続され、前記第3および第4のトランジスタ
のゲート電極を信号入力端子とし、前記第9及び
第10のトランジスタのドレイン電極を出力端子と
することを特徴とする電圧比較回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57207005A JPS5997220A (ja) | 1982-11-26 | 1982-11-26 | 電圧比較回路 |
EP83111850A EP0111230B1 (en) | 1982-11-26 | 1983-11-25 | Voltage comparator circuit |
DE8383111850T DE3370190D1 (en) | 1982-11-26 | 1983-11-25 | Voltage comparator circuit |
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JP57207005A JPS5997220A (ja) | 1982-11-26 | 1982-11-26 | 電圧比較回路 |
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1982
- 1982-11-26 JP JP57207005A patent/JPS5997220A/ja active Granted
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04124984U (ja) * | 1991-01-16 | 1992-11-13 | 忍 春山 | デイスクの保持・解除構造 |
JPH0627669U (ja) * | 1992-09-04 | 1994-04-12 | 株式会社ハゴロモ | 情報記録ディスク用ケース |
JPH07125785A (ja) * | 1993-04-29 | 1995-05-16 | Viva Magnetics Ltd | ディスク保存ケース |
JP2009232184A (ja) * | 2008-03-24 | 2009-10-08 | Nec Electronics Corp | 半導体集積回路 |
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