JPH11138917A - 画像データ変換装置および画像データ変換方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリ領域を増やすことなく、ＨＶ変換の処
理時間の短縮化を図ると共に、印字の処理時間を短縮す
ることが可能な画像データ変換装置および画像データ変
換方法。 【解決手段】 記憶手段６０１に記憶されたラスタデー
タのうち、一部の１ライン目からｎライン目までのラス
タデータをレジスタ２０１に記憶し、その記憶されたラ
スタデータを複数ビットを１単位として構成されたデー
タとして１方向に順次読み出してラスタ方向に直交する
方向に並べ替えてレジスタ３０１に記憶し、並べ替えら
れたデータをラスタ方向に直交する方向から順次読み出
す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリアルスキャン
印字方式の記録ヘッドを持つ記録装置の印字データの変
換、特にラスタイメージデータを記録ヘッドに合わせて
横−縦（ＨＶ）変換する画像データ変換装置および画像
データ変換方法に関する。

【０００２】

【従来の技術】従来、プリンター等の記録ヘッドとして
複数の記録素子を具えたドットインパクト方式、サーマ
ル方式、インクジェット方式を用いた記録装置におい
て、記録用紙の搬送方向と直交する方向に記録ヘッドを
移動させながら印字を行い、１行印字を終えた段階で記
録ヘッドで記録される幅に相当する量だけ記録用紙を搬
送し、その繰り返しで記録する方式（シリアルスキャン
方式）が広く採用されている。このいわゆるシリアルス
キャン方式では、複数の記録素子を配列した記録ヘッド
を用いられるのが一般的であり、記録する画像データ
は、記録ヘッドの幅に相当するデータが順次記録ヘッド
に転送され、１画素に相当する距離を移動する度に記録
素子が駆動されて画像が形成される。

【０００３】しかし、ホストコンピュータから送られて
くる画像データが、記録紙の幅方向、つまりラスタ方向
に連続したデータである場合、データの連続する方向が
記録ヘッドの記録素子の配列方向とは異なるため、横方
向（Ｈ）のデータを縦方向（Ｖ）のデータに変換する
（以後、ＨＶ変換という）処理が必要である。

【０００４】図１０は、記録紙に対する画像データと記
録ヘッドとの位置関係を説明するものである。画像デー
タはラスタ方向Ｘ（記録用紙の搬送方向Ｙに直交する方
向）に連続しているが、印字ヘッド５０５はラスタ方向
とは異なる方向の画像データを複数同時に印字する。

【０００５】５０ｌは、第１番目のラスタデータに対応
した画像データであり、１ビット／画素の連続したデー
タである。同様に、５０２，５０３，５０４は、各々第
２番目のラスタデータに対応した画像データ、第３番目
のラスタデータに対応した画像データ、第４番目のラス
タデータに対応した画像データである。

【０００６】また、ラスタデータに対応した画像データ
の変換処理手段としては、ソフトウェアによる方法とハ
ードウェアによる方法とがあり、いずれも、画像データ
のｌビット毎に水平（Ｈ）方向から垂直（Ｖ）方向に変
換する手段が用いられている。

【０００７】しかし、このような従来の方法では、変換
時間に多くの時間を要するものである。その対処方法と
して特開昭６３−２００６７４号公報には、ＨＶ変換す
るデータを蓄えるために特別なメモリである印字バッフ
ァメモリを記録ヘッドの１バンドスキャン分持ち、逐次
変換で高速に行うようにしたものが提案されている。し
かし、この方式では、回路規模が大きくなってしまうと
いう問題点があった。このような問題点に対して、ＨＶ
変換のデータ設定をＭＰＵが行い、変換自体はハードウ
ェアが行う以下の方法が提案されており、以下、この方
法について説明する。

【０００８】図１１は、ラスタ単位でホストコンピュー
タから送出される画像データをプリンタ内に一時蓄積す
る印字バッファメモリの構成例を示すものである。

【０００９】６０１は、印字バッファメモリである。Ｄ
１００００，Ｄ１０００２，…，Ｄ１０２００，…は、
印字バッファメモリ６０ｌのアドレスを示す。

【００１０】各アドレスに対して２バイ卜（１６ビッ
ト）のデータが蓄積される様子を示したものであり、図
１０で示した第１番目のラスタデータに対応した画像デ
ータ５０１のうち、アドレスＤ１００００のＭＳＢから
ＬＳＢまで合計１６ビット（１ビット／画素）が順次格
納され、その次の画像データはアドレスＤ１０００２に
格納され、以降はアドレスＤ１０１６８まで順次格納さ
れる。

【００１１】さらに、第２番目のラスタデータに対応し
た画像データ５０２は、アドレスＤ１０２００からアド
レスＤ１０３６８まで、第３番目のラスタデータに対応
した画像データ５０３は、アドレスＤ１０４００からア
ドレスＤ１０５６８までに各々順次格納されるものであ
る。

【００１２】ここで、従来におけるＨＶ変換処理の１例
を、図１２〜図１５に基づいて説明する。

【００１３】１０１は、データの制御等を行うマイクロ
プロセッサ（ＭＰＵ）である。１０２は、図１１の印字
バッファ６０１を含むメモリであるＤＲＡＭである。１
０３は、ＨＶ変換処理を行うＨＶ変換レジスタである。
このＨＶ変換レジスタ１０３は、図１３のＨＶ変換ライ
トレジスタ２０１と、ＨＶ変換リードレジスタ８０１と
を含んでいる。また、１０４はＤＲＡＭアドレスデコー
ド回路、１０５はＤＲＡＭ制御信号発生回路、１０６は
アドレスデコード回路である。１０７はＨＶ変換レジス
タリードアドレスデコード回路、１０８は出力信号線で
ある。１０９はＨＶ変換レジスタライトアドレスデコー
ド回路、１１０は出力信号線である。

【００１４】図１３は、図１２のＨＶ変換レジスタ１０
３の内部構成例を示す。

【００１５】ＨＶ変換ライトレジスタ２０１は、１６×
１６ビットから構成されている。このＨＶ変換ライトレ
ジスタ２０１内には、各々１×１６ビットからなるレジ
スタ（２０２，２０３，２０４，２０５，２０６）が１
６個含まれている。

【００１６】また、ＨＶ変換リードレジスタ８０ｌは、
入力数１６で、出力数１のセレクタ８０２，８０３，８
０４，８０５，８０６から構成されている。各セレクタ
８０２〜８０６の入力には、各レジスタ２０２〜２０６
の出力が接続されている。

【００１７】図１４は、印字バッファリードアドレス
と、ＨＶ変換レジスタライトアドレスとの対応関係を示
す。ＨＶ変換ライトレジスタ２０１のＦＦ００００，Ｆ
Ｆ０００２，ＦＦ０００４，ＦＦ０００６，ＦＦ０００
８，ＦＦ０００Ａ，ＦＦ０００Ｃ，ＦＦ０００Ｅ，ＦＦ
００１０，ＦＦ００１２，ＦＦ００１４，ＦＦ００１
６，ＦＦ００１８，ＦＦ００１Ａ，ＦＦ００１Ｃ，ＦＦ
００１Ｅといったアドレスが割り当てられている。

【００１８】また、７０ｌ，７０２，７０３，７０４，
７０５，７０６は、レジスタ２０２〜２０６と同様に、
ＨＶ変換レジスタ２０１を格納する１ビットからなレジ
スタである。

【００１９】図１５は、印字バッファリードアドレス
と、ＨＶ変換レジスタリードアドレスとの対応関係を示
す。２１４，２１５は、ＨＶ変換用のデータ読出し用の
レジスタであり、各レジスタには、ＦＦ００２０，ＦＦ
００２２，ＦＦ００２４，ＦＦ００２６，ＦＦ００２
８，ＦＦ０２０Ａ，ＦＦ００２Ｃ，ＦＦ００２Ｅ，ＦＦ
００３０，ＦＦ００３２，ＦＦ００３４，ＦＦ００３
６，ＦＦ００３８，ＦＦ００３Ａ，ＦＦ００３Ｃ，ＦＦ
００３Ｅといったアドレスが割り当てられている。

【００２０】ここで、ＨＶ変換の原理について説明す
る。

【００２１】まず、図１１に示す印字バッファメモリ６
０１のアドレスＤ１００００から読み出した２バイトの
データを、図１４に示すＨＶ変換ライトレジスタ２０１
のアドレスＦＦ００００に書き込み、以降順次、アドレ
スＤ１０２００のデータをＦＦ０００２へ、アドレスＤ
１０４００のデータをＦＦ０００４へ、アドレスＤ１０
６００のデータをＦＦ０００６へというように、アドレ
スＤ１１Ｅ００までのデータをＦＦ００１Ｅへ順次書き
き移す。

【００２２】次に、図１５に示すＨＶ変換リードレジス
タ８０１におけるリードアドレスＦＦ００２０のデータ
を読出し、図１１に示す印字バッファメモリ６０１のア
ドレスＤ１００００へ書き戻す。この場合、図１５のリ
ードアドレスＦＦ００２０のデータ中、ＭＳＢからＬＳ
Ｂにかけて、図１４のＦＦ００００のＭＳＢビットデー
タ７０ｌ、ＦＦ０００２のＭＳＢビットデータ７０２、
ＦＦ０００４のＭＳＢビットデータ７０３、ＦＦ００１
ＥのＭＳＢビットデータ７０４が割り当てられている。

【００２３】以後同様にして、リードアドレスＦＦ００
２２からＦＦ００３Ｅまでのデータを、印字バッファメ
モリ６０１のＤ１０２００からＤ１１Ｅ００へ書き戻す
ことにより、ＨＶ変換を行う。なお、Ｄ１００ＸＸのよ
うに、ＸＸと記述したところは００〜ＦＦが記述される
ものであり、Ｄ１００００〜Ｄ１０１６８といったよう
に順次アドレスが変化することを示すものである。

【００２４】

【発明が解決しようとする課題】近年、プリンタ技術の
向上により、印字密度は従来の３００ＤＰＩ（ドット・
パー・インチ）又は３６０ＤＰＩから、６００ＤＰＩ／
１２００ＤＰＩ／７２０ＤＰＩ／１４４０ＤＰＩへと高
密度化しており、これに伴ってホストコンピュータから
プリンタへの転送データは従来に対して４倍／１６倍へ
と増大している。

【００２５】このため、ホストコンピュータからプリン
タへの転送データ量を削減するために、複数画素を１ブ
ロックとし、ブロック単位にコード化し、転送データ量
を削減する手法が考案されている。

【００２６】図１６は、モノクロ画像データに対して、
４×４画素ブロックを４ビットコードで代表した場合を
表している。１２０１は４ビットコードであり、１２０
２は各コードに対する印字パターンを示している。

【００２７】図１７は、カラー画像に適用した場合の例
であり、Ｂｋ（黒），Ｃ（シアン），Ｍ（マゼンタ），
Ｙ（イエロー）の４色により画像形成がなされる。１３
０１は４ビットコードであり、１３０２は２×２画素ブ
ロック毎の各色の印字パターンを示している。

【００２８】しかしながら、前述したＨＶ変換処理の例
は、１ビット／１画素からなる画像データに対してＨＶ
変換を行うものである。上述したような、多ビット／ブ
ロックにより構成された画像データに対しては対応でき
ず、一旦コードを画像パターンに従ってｌビット／画
素、又は１ビット／色に変換した後、従来例のＨＶ変換
処理を行う必要があり、処理時間が長くなり、プリンタ
の印字速度低下の要因となっていた。

【００２９】さらに、コード化されたブロックデータを
蓄積するためのメモリ領域と、ブロックデータを印字デ
ータに展開したデータを蓄積するためのメモリ領域を確
保せねばならず、多大なメモリを必要としていた。

【００３０】そこで、本発明の目的は、メモリ領域を増
やすことなく、ＨＶ変換の処理時間の短縮化を図ること
が可能な画像データ変換装置および画像データ変換方法
に関する。

【００３１】また、本発明の他の目的は、印字処理時間
が短縮化された画像データ変換装置および画像データ変
換方法に関する。

【００３２】

【課題を解決するための手段】本発明は、所定方向に配
列されたデータを、前記所定方向に直交する方向の配列
に変換する画像データ変換装置であって、前記所定方向
に配列されたデータを１ライン目からｎライン目まで階
層的に順次ビット単位で記憶する記憶手段と、前記記憶
手段に記憶されたデータのうち、一部の１ライン目から
ｎライン目までのデータを記憶するレジスタと、前記レ
ジスタに記憶されたデータを複数ビットを１単位として
構成されたデータとして１方向に順次取り出し、当該複
数ビットを１単位として順次取り出されたデータを前記
所定方向と直交する方向の配列に並べ替えるデータ配列
変更手段と、前記複数ビットを１単位として並べ替えら
れたデータを、前記所定方向に直交する方向から順次読
み出す読出制御手段とを具えることによって、画像デー
タ変換装置を構成する。

【００３３】また、本発明は、複数の記録素子が直線状
に配列された記録ヘッドを用い、所定方向に配列された
データから前記所定方向と直交する方向の配列に変換
し、該変換された変換データを前記記録ヘッドの複数の
記録素子に入力することにより、記録用紙の搬送方向と
直交する方向に前記記録ヘッドを移動させながら印字を
行う印字装置であって、前記画像データ変換装置を具
え、該画像データ変換装置により変換された変換データ
を前記記録ヘッドの複数の記録素子に入力することによ
り、記録用紙に前記記録ヘッドの幅分単位で印字を行う
ことによって、印字装置を構成することができる。

【００３４】また、本発明は、所定方向に配列されたデ
ータを、前記所定方向と直交する方向の配列に変換する
画像データ変換方法であって、前記所定方向に配列され
たデータを１ライン目からｎライン目まで階層的に順次
ビット単位で記憶手段に記憶する第１の工程と、前記記
憶手段に記憶されたデータのうち、一部の１ライン目か
らｎライン目までのデータをレジスタに記憶する第２の
工程と、前記レジスタに記憶されたデータを複数ビット
を１単位として構成されたデータとして１方向に順次取
り出し、当該複数ビットを１単位として順次取り出され
たデータを前記所定方向と直交する方向の配列に並べ替
える第３の工程と、前記複数ビットを１単位として並べ
替えられたデータを、前記所定方向に直交する方向から
順次読み出す第４の工程とを具えることによって、画像
データ変換方法を提供する。

【００３５】また、本発明は、コンピュータによって、
画像データの配列変更の制御をするための制御プログラ
ムを記録した記録媒体であって、該制御プログラムはコ
ンピュータに、所定方向に配列されたデータを１ライン
目からｎライン目まで階層的に順次ビット単位で記憶手
段に記憶させ、前記記憶手段に記憶されたデータのう
ち、一部の１ライン目からｎライン目までのデータをレ
ジスタに記憶させ、前記レジスタに記憶させたタデータ
を複数ビットを１単位として構成されたデータとして１
方向に順次取り出させ、当該複数ビットを１単位として
順次取り出されたデータを前記所定方向と直交する方向
の配列に並べ替えさせ、前記複数ビットを１単位として
並べ替えさせたデータを、前記所定方向と直交する方向
から順次読み出させることによって、画像データ配列変
更制御プログラムを記録した記録媒体を提供する。

【００３６】ここで、前記複数ビットを１単位として構
成されたデータのビット数は、前記レジスタのデータ長
の整数分の１とすることができる。

【００３７】前記複数ビットを１単位として構成された
データを、互いにビット数が異なる構成として複数種類
具えることができる。

【００３８】前記ビット数が異なる複数種類のデータを
選択するデータ選択手段を具えることができる。また、
前記データ選択手段は、アドレス指定によりデータを選
択することができる。

【００３９】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。

【００４０】まず、本発明の第１の実施の形態を、図１
〜図５に基づいて説明する。なお、従来例と同様な部分
については、同一符号を付す。

【００４１】図１は、本発明に係るＨＶ変換回路を具え
たプリンタの制御回路１０の構成例を示す。１０１は、
データの制御等を行うマイクロプロセッサ（ＭＰＵ）で
ある。このＭＰＵ１０１は、不図示の制御プログラムに
基づいて本発明に係る図３〜図４、図６〜図７のＨＶ変
換処理（詳細な説明については後述する）を実行する。
この制御プログラムは、ＲＡＭ，ＲＯＭ等の記憶手段に
記憶されているものであるが、別体として、フロッピー
ディスク等に記憶させる構成であってもよい。

【００４２】また、図１１に示した印字バッファメモリ
６０ｌを有するメモリとしてのＤＲＡＭ１０２と、ＨＶ
変換ライトレジスタ２０１およびＨＶ変換リードレジス
タ３０１を有するＨＶ変換レジスタ１０３と、それらの
制御回路１０４，１０５，１０６，１０７，１０９と
は、アドレスバス＜２３〜０＞、データバスＤ＜１５〜
０＞、制御信号線ＣＬＫ，ＡＳ＊，ＲＤ／ＷＲ＊等で接
続されている。

【００４３】ＤＲＡＭ１０２は、４Ｍビット（２５６Ｋ
×１６ワード）を用いて、ＭＰＵ１０１のアドレスＤ０
００００〜Ｄ７ＦＦＦＦまでに割り付ける。そのための
アドレスデコード回路が１０４であり、ＭＰＵ１０１が
ＤＲＡＭ１０２をアクセスした場合、アドレスデコード
回路１０４からＤＲＡＭ１０２のチップセレクト信号で
あるＤＲＡＭＣＳ＊が発生する。

【００４４】このＤＲＡＭＣＳ＊信号と、ＭＰＵ１０１
のシステムクロックＣＬＫと、アドレスバス上に有効ア
ドレスがあることを示すアドレスストローブ信号ＡＳ＊
と、データーバスの転送信号を示すリード／ライト信号
ＲＤ／ＷＲ＊と、奇数／偶数アドレス判別のために最下
位アドレスビットＡ＜０＞とが、ＤＲＡＭ制御信号発生
回路１０５に入力される。これにより、ＤＲＡＭ制御信
号発生回路１０５は、ＤＲＡＭ１０２の制御信号である
ロウアドレスストローブ信号ＲＡＳ＊と、カラムアドレ
スストローブ信号ＣＡＲ＊と、アウトプットイネーブル
信号ＯＥ＊と、アッパーライト信号ＵＷＥ＊と、ロウア
ーライ卜信号ＬＷＥ＊とを発生する。また、アドレスデ
コード回路１０６は、アドレスバスＡ＜１８〜ｌ＞の１
８本の信号線を、１０本／８本のロウアドレス／カラム
アドレスに切り替える。

【００４５】ＨＶ変換レジスタ１０３は、ＨＶ変換ライ
トレジスタ２０１にＨＶ変換データを書き込んだ後、Ｈ
Ｖ変換リードレジスタ３０１からＨＶ変換済みのデータ
を読み出す。

【００４６】１０７は、ＨＶ変換リードレジスタ３０１
のアドレスデコード手段としてのＨＶ変換レジスタリー
ドアドレスデコード回路である。１０８は、デコード結
果であり、１６種類のリードレジスタを指し示す４ビッ
トからなる出力信号線である。１０９は、ＨＶ変換ライ
トレジスタ２０１のアドレスデコード手段としてのＨＶ
変換レジスタライトアドレスデコード回路である。１１
０は、１６種類のライトアドレス各々を指し示す１６本
の出力信号線である。１１１はＨＶ変換レジスタ１０３
へのライトデータ線、１１２はＨＶ変換レジスタ１０３
からのリードデータ線である。

【００４７】次に、ＨＶ変換部の構成を、図２〜図４に
基づいて説明する。

【００４８】図２は、ＨＶ変換レジスタ１０３の内部構
成を示す。ＨＶ変換リードレジスタ３０１を構成するセ
レクタ３０２，３０３，３０４，３０５は、入力数４ビ
ット×１６、出力数４ビットである。各セレクタ３０２
〜３０５の入力には、ＨＶ変換ライトレジスタ２０１を
構成するセレクタ２０２〜２０５等の出力が接続されて
いる。

【００４９】図３および図４は、４ビット／ブロックで
構成された画像データに対する、ＨＶ変換レジスタ１０
３の構成例を示す。

【００５０】図３において、ＨＶ変換ライトレジスタ２
０１は、１６×１６ビットから構成されている。横方向
のレジスタ２０２，２０３，２０４，２０５等は、各々
４ビット×４ブロックの計１６ビットからなるＨＶ変換
用のデータ書き込みレジスタ群である。これらレジスタ
群には、ＦＦ００００，ＦＦ０００２，ＦＦ０００４，
ＦＦ０００６，ＦＦ０００８，ＦＦ０００Ａ，ＦＦ００
０Ｃ，ＦＦ０００Ｅ，ＦＦ００１０，ＦＦ００１２，Ｆ
Ｆ００１４，ＦＦ００１６，ＦＦ００１８，ＦＦ００１
Ａ，ＦＦ００１Ｃ，ＦＦ００１Ｅの各アドレスが割り当
てられている。

【００５１】ＨＶ変換ライトレジスタ２０１を構成する
レジスタ２０６，２０７，２０８，２０９は、４ビット
（１ブロック）を１画素の単位として構成されている。
同様に、レジスタ２１０，２１１，２１２，２１３は、
４ビット（１ブロック）を１画素の単位として構成され
ている。

【００５２】図４において、ＨＶ変換リードレジスタ３
０１を構成する縦方向のレジスタ３１４，３１５等は、
ＨＶ変換用のデータ読み出しレジスタ群である。これら
レジスタ群には、ＦＦ００２０，ＦＦ００２２，ＦＦ０
０２４，ＦＦ００２６，ＦＦ００２８，ＦＦ０２０Ａ，
ＦＦ００２Ｃ，ＦＦ００２Ｅ，ＦＦ００３０，ＦＦ００
３２，ＦＦ００３４，ＦＦ００３６，ＦＦ００３８，Ｆ
Ｆ００３Ａ，ＦＦ００３Ｃ，ＦＦ００３Ｅの各アドレス
が割り当てられている。

【００５３】図５は、ＤＲＡＭ１０２に対するリード／
ライトサイクルのタイミング、ＨＶ変換レジスタ１０３
に対するリード／ライトサイクルのタイミングを示して
おり、ＭＰＵ１０１はシステムクロック１６．７８ＭＨ
ｚを用いている。

【００５４】次に、ＨＶ変換処理の原理を、図３および
図４に基づいて説明する。

【００５５】まず、ＭＰＵ１０１の指示によりＨＶ変換
レジスタライトアドレスデコード回路１０９から、ＨＶ
変換ライトレジスタ２０１の所定のアドレスが出力され
る。これにより、印字バッファメモリ６０１のアドレス
Ｄ１００００から読み出した２バイト（４ブロックに相
当する４画素分）のデータは、ＨＶ変換ライトレジスタ
２０１のアドレスＦＦ００００のレジスタに書き込ま
れ、以下順次、アドレスＤ１０２００のデータをＦＦ０
００２へ、アドレスＤ１０４００のデータをＦＦ０００
４へ、アドレスＤ１０６００のデータをＦＦ０００６へ
というように、アドレスＤ１１Ｅ００までのデータをＦ
Ｆ００１Ｅまでに順次横方向に書き移される。

【００５６】そして、図２に示すＨＶ変換ライトレジス
タ２０１の出力とＨＶ変換リードレジスタ３０１の入力
との接続関係から、図３に示すＨＶ変換ライトレジスタ
２０１の横方向のレジスタに格納されたデータが４ビッ
ト（１ブロック分）の１画素単位で選択され、図４に示
すＨＶ変換リードレジスタ３０１の縦方向のレジスタに
順次格納される。

【００５７】さらに、ＭＰＵ１０１の指示によりＨＶ変
換レジスタリードアドレスデコード回路１０７から、Ｈ
Ｖ変換リードレジスタ３０１の所定のアドレスが出力さ
れる。これにより、ＨＶ変換リードレジスタ３０１のリ
ードアドレスＦＦ００２０に示される縦方向のデータ
が、４ビット（１ブロック）の１画素単位で読み出さ
れ、印字バッファメモリ６０１のアドレスＤ１００００
へ書き戻される。

【００５８】このとき、リードアドレスＦＦ００２０の
データ中、ＭＳＢからＬＳＢにかけて、ＦＦ００００の
上位４ビットデータ２０６、ＦＦ０００２の上位４ビッ
トデータ２０７、ＦＦ０００４の上位４ビットデータ２
０８、ＦＦ０００６の上位ビットデータ２０９が割り当
てられており、以下同様にして、ＦＦ００３Ｅまでのデ
ータを、印字バッファメモリ６０１のＤ１１Ｅ００まで
順次書き戻すことによってＨＶ変換を行う。

【００５９】なお、Ｄ１００ＸＸにおけるＸＸと記述し
た箇所は、００〜ＦＦが記述されるものであり、Ｄ１０
０００〜Ｄ１０１６８といったように順次アドレスが変
化することを示す。

【００６０】次に、本発明の第２の実施の形態を、図６
および図７に基づいて説明する。なお、第１の実施の形
態と同様な部分の説明は省略し、同一符号を付す。

【００６１】本例では、８ビット／画素で構成された画
像データに対する、ＨＶ変換レジスタ１０３の構成例に
ついて説明する。

【００６２】図６において、ＨＶ変換ライトレジスタ２
０１は、１６×１６ビットから構成されている。横方向
のレジスタ２０２，２０３，２０４，２０５等は、各々
８ビット×２ブロックの計１６ビットからなるＨＶ変換
用のデータ書き込みレジスタ群である。これらレジスタ
群には、ＦＦ００００，ＦＦ０００２，ＦＦ０００４，
ＦＦ０００６，ＦＦ０００８，ＦＦ０００Ａ，ＦＦ００
０Ｃ，ＦＦ０００Ｅ，ＦＦ００１０，ＦＦ００１２，Ｆ
Ｆ００１４，ＦＦ００１６，ＦＦ００１８，ＦＦ００１
Ａ，ＦＦ００１Ｃ，ＦＦ００１Ｅの各アドレスが割り当
てられている。

【００６３】ＨＶ変換ライトレジスタ２０１を構成する
レジスタ９０１，９０２、および、レジスタ９０３，９
０４は、８ビット（１ブロック）を１画素の単位して構
成されている。

【００６４】図７において、縦方向のレジスタ３１４，
３１５は、ＨＶ変換用のデータ読み出しレジスタ群であ
る。これらレジスタ群には、ＦＦ００２０，ＦＦ００２
２，ＦＦ００２４，ＦＦ００２６，ＦＦ００２８，ＦＦ
０２０Ａ，ＦＦ００２Ｃ，ＦＦ００２Ｅ，ＦＦ００３
０，ＦＦ００３２，ＦＦ００３４，ＦＦ００３６，ＦＦ
００３８，ＦＦ００３Ａ，ＦＦ００３Ｃ，ＦＦ００３Ｅ
の各アドレスが割り当てられている。

【００６５】次に、ＨＶ変換処理の原理について説明す
る。

【００６６】まず、ＭＰＵ１０１の指示によりＨＶ変換
レジスタライトアドレスデコード回路１０９から、ＨＶ
変換ライトレジスタ２０１の所定のアドレスが出力され
る。これにより、印字バッファメモリ６０ｌのアドレス
Ｄ１００００から読み出した２バイト（２ブロックに相
当する２画素分）のデータが、ＨＶ変換ライトレジスタ
２０１のアドレスＦＦ００００に書き込まれ、以下順
次、アドレスＤ１０２００のデータをＦＦ０００２へ、
アドレスＤ１０４００のデータをＦＦ０００４へ、アド
レスＤ１０６００のデータをＦＦ０００６というよう
に、アドレスＤ１１Ｅ００までのデータをＦＦ００１Ｅ
まで順次横方向に書き移される。

【００６７】そして、ＨＶ変換ライトレジスタ２０１の
出力とＨＶ変換リードレジスタ３０１の入力との接続関
係（前記図２と同様な考え方で接続された関係）から、
図６に示すＨＶ変換ライトレジスタ２０１の横方向のレ
ジスタに格納されたデータが８ビット（１ブロック分）
の１画素単位で選択され、図７に示すＨＶ変換リードレ
ジスタ３０１の縦方向のレジスタに順次格納される。

【００６８】さらに、ＭＰＵ１０１の指示によりＨＶ変
換レジスタリードアドレスデコード回路１０７から、Ｈ
Ｖ変換リードレジスタ３０１の所定のアドレスが出力さ
れる。これにより、ＨＶ変換リードレジスタ２０１のア
ドレスＦＦ００２０に示される縦方向のデータが、８ビ
ット（１ブロック）の１画素単位で読み出され、印字バ
ッファメモリ６０ｌのアドレスＤ１００００へ書き戻さ
れる。

【００６９】このとき、リードアドレスＦＦ００２０の
データ中、ＭＳＢからＬＳＢにかけて、ＦＦ００００の
上位８ビットデータ９０１、ＦＦ０００２の上位８ビッ
トデータ９０２が割り当てられており、以下同様にし
て、ＦＦ００３Ｅまでのデータを印字バッファメモリ６
０１のＤ１１Ｅ００まで順次書き戻すことによってＨＶ
変換を行う。

【００７０】なお、Ｄ１００ＸＸのように、ＸＸと記述
した箇所は、００〜ＦＦが記述されるものであり、Ｄ１
００００〜Ｄ１０１６８というように、順次アドレスが
変化することを示す。

【００７１】次に、本発明の第３の実施の形態を、図８
〜図９に基づいて説明する。なお、前述した例と同様な
部分についての説明は省略し、同一符号を付す。

【００７２】本例では、前述したような、１ビット／画
素のデータに対するＨＶ変換処理と、４ビット／画素の
データに対するＨＶ変換処理とを実行できるように、Ｈ
Ｖ変換レジスタ１０３のレジスタ群を共用して構成した
例である。

【００７３】１００１は、ＨＶ変換レジスタである。１
００２は、ＨＶ変換リードレジスタ３０１，８０１を選
択するためのレジスタ選択回路である。１００３は、Ｈ
Ｖ変換処理を選択するための信号線である。

【００７４】図９は、ＨＶ変換レジスタ１００１の内部
構成を示す。１１０１は入力１６ビット×２、出力１６
ビットのセレクタである。このセレクタ１１０１は、レ
ジスタ群４ビット／画素（１ブロック）時のＨＶ変換リ
ードレジスタ３０１と、１ビット／画素（１ブロック）
時のＨＶ変換リードレジスタ８０１を信号線１００３に
従って選択するものである。

【００７５】ここで、動作について説明する。

【００７６】前述した例と同様に、ＨＶ変換レジスタラ
イトアドレスが指し示すＨＶ変換ライトレジスタ２０１
にＨＶ変換用のデータが書き込まれた後、ＨＶ変換レジ
スタリードアドレスデコード回路１０７によって、ＦＦ
００２０〜ＦＦ００３Ｅのアドレスが指し示された場合
は、１ビット／画素のデータ（１ブロック）に対するＨ
Ｖ変換データの読み出しがＨＶ変換リードレジスタ８０
１から行われる。また、ＦＦ００４０〜ＦＦ００５Ｅの
アドレスが指し示された場合は、４ビット／画素のデー
タ（１ブロック）に対するＨＶ変換データの読み出しが
ＨＶ変換リードレジスタ３０１から行われる。この場
合、レジスタ選択回路１００２から信号線１００３に出
力される値は、ＦＦ００２０〜ＦＦ００３Ｅのアドレス
が指定された場合はゼロ、ＦＦ００４０〜ＦＦ００５Ｅ
のアドレスが指定された場合は１となっている。このよ
うなゼロ又は１の信号がセレクタ１１０１に入力される
ことにより、リードデータ線１１２から、１ビット／画
素、又は、４ビット／画素のデータ（１ブロック）が出
力される。

【００７７】本例においては、ＨＶ変換処理はリード
（読み出し）時にセレクタ１１０１を介して行うような
構成で説明したが、これとは逆に、ライト（書き込み）
時にセレクタ１１０１を介して書き込み、読出しは単純
に行う構成でもよい。

【００７８】また、ＨＶ変換レジスタを共用し、２種類
のＨＶ変換を読み出しの際に実現したが、書き込みの際
に２種類のＨＶ変換モードを選択するように構成しても
よい。

【００７９】さらに、２種類のＨＶ変換モードを共用し
たが、同様の手法によりさらに多くのモードを実現する
ことも可能である。

【００８０】以上の例では、１ビット、４ビット、８ビ
ットを例に挙げたが、これに限るものではなく、２ビッ
ト、３ビット等でも同様可能である。しかし、３ビット
等の奇数ビットにより構成する場合は一般のＭＰＵバス
のバス輻との整合性が良くない場合も有り得る。

【００８１】本例では、モノクロデータに対するＨＶ変
換例を説明したが、図１７に示したようなカラー画像、
１ビット／色（例えば、Ｂｋ、シアン、マゼンタ、イエ
ロー、又は、赤、青、緑）、多ビット／色（例えば、Ｂ
ｋ、シアン、マゼンタ、イエロー、又は、赤、青、緑）
等で表されるカラー画像データに対しても適用可能であ
る。

【００８２】また、上述した各実施例では、ラスタデー
タをラスタ方向と直交する方向の配列に変換する構成に
ついて説明したが、本発明はデータ配列の方向に限定さ
れるものではなく、縦方向に配列されたデータを横方向
の配列に変換する場合においても適用可能である。

【００８３】また、上述した各実施例では、制御回路の
構成を用いて説明したが、プログラム処理の場合にも同
様に行うことが可能である。

【００８４】なお、本発明は、複数の機器（例えば、ホ
ストコンピュータ、インタフェース機器、リーダ、プリ
ンタ等）から構成されるシステムに適用しても、一つの
機器からなる装置（例えば、複写機、ファクシミリ装置
等）に適用してもよい。

【００８５】また、本発明の目的は、前述した実施の形
態の機能を実現するソフトウェアのプログラムコードを
記録した記憶媒体を、システムあるいは装置に供給し、
そのシステムあるいは装置のコンピュータ（またはＣＰ
ＵやＭＰＵ）が記憶媒体に格納されたプログラムコード
を読出し実行することによっても、達成されることは言
うまでもない。

【００８６】この場合、記憶媒体から読み出されたプロ
グラムコード自体が前述した実施の形態の機能を実現す
ることになり、そのプログラムコードを記憶した記憶媒
体は本発明を構成することになる。

【００８７】プログラムコードを供給するための記憶媒
体としては、例えば、フロッピーディスク、ハードディ
スク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、Ｃ
Ｄ−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭ
などを用いることができる。

【００８８】また、コンピュータが読出したプログラム
コードを実行することにより、前述した実施の形態の機
能が実現されるだけでなく、そのプログラムコードの指
示に基づき、コンピュータ上で稼動しているＯＳ（オペ
レーションシステム）などが実際の処理の一部または全
部を行い、その処理によって前述した実施の形態の機能
が実現される場合も含まれることは言うまでもない。

【００８９】さらに、記憶媒体から読出されたプログラ
ムコードが、コンピュータに挿入された機能拡張ボード
やコンピュータに接続された機能拡張ユニットに備わる
メモリに書込まれた後、そのプログラムコードの指示に
基づき、その機能拡張ボードや機能拡張ユニットに備わ
るＣＰＵなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施の形態の機能が実現される
場合も含まれることは言うまでもない。

【００９０】

【発明の効果】以上説明したように、本発明によれば、
多ビット／ブロック又は多ビット／画素からなる画像デ
ータを直接ＨＶ変換することが可能になったので、印字
を行う際の処理時間を大幅に短縮することができると共
に、プリンタシステム内のメモリ容量を削減することが
可能となる。

【００９１】また、本発明によれば、ＨＶ変換レジスタ
を共用し、複数のＨＶ変換モードを選択できるようにし
たので、小さな回路規模で、多様な印字データ形式に対
応可能なプリンタを構成することができる。

【００９２】さらに、多ビット／画素の画像データに対
するＨＶ変換処理が可能になったのだ、近年開発が進ん
でいる、画素毎に多階調表現が可能なプリンタに対して
も適用することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態であるＨＶ変換用制
御回路の構成を示す回路図である。

【図２】ＨＶ変換回路の構成を示す回路図である。

【図３】ＨＶ変換用レジスタへのデータの書き込み処理
を説明する説明図である。

【図４】ＨＶ変換用レジスタからのデータの読出し処理
を説明する説明図である。

【図５】ＨＶ変換処理の書き込み、読出しサイクルを示
すタイミングチャートである。

【図６】本発明の第２の実施の形態を示すものであり、
ＨＶ変換用レジスタへのデータの書き込み処理を説明す
る説明図である。

【図７】本発明の第２の実施の形態を示すものであり、
ＨＶ変換用レジスタからのデータの読出し処理を説明す
る説明図である。

【図８】本発明の第３の実施の形態であるＨＶ変換用制
御回路の構成を示す回路図である。

【図９】ＨＶ変換回路の内部構成を示すブロック図であ
る。

【図１０】記録用紙に対するプリントヘッドの関係を示
す正面図である。

【図１１】印字バッファの構成を示す斜視図である。

【図１２】従来におけるＨＶ変換用制御回路の構成を示
す回路図である。

【図１３】ＨＶ変換回路の構成を示す回路図である。

【図１４】従来のＨＶ変換用レジスタへのデータの書き
込み処理を説明する説明図である。

【図１５】従来のＨＶ変換用レジスタからのデータの読
出し処理を説明する説明図である。

【図１６】モノクロ画像データの印字パターンを示す説
明図である。

【図１７】カラー画像データの印字パターンを示す説明
図である。

【符号の説明】

１０１ａ データ配列変更手段、読出制御手段 ２０１，３０１ レジスタ ６０１ 記憶手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者 植村 寛 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 塚田 伸幸 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内

Claims (12)

【特許請求の範囲】
1. 【請求項１】 所定方向に配列されたデータを、前記所
   定方向に直交する方向の配列に変換する画像データ変換
   装置であって、 前記所定方向に配列されたデータを１ライン目からｎラ
   イン目まで階層的に順次ビット単位で記憶する記憶手段
   と、 前記記憶手段に記憶されたデータのうち、一部の１ライ
   ン目からｎライン目までのデータを記憶するレジスタ
   と、 前記レジスタに記憶されたデータを複数ビットを１単位
   として構成されたデータとして１方向に順次取り出し、
   当該複数ビットを１単位として順次取り出されたデータ
   を前記所定方向と直交する方向の配列に並べ替えるデー
   タ配列変更手段と、 前記複数ビットを１単位として並べ替えられたデータ
   を、前記所定方向に直交する方向から順次読み出す読出
   制御手段とを具えたことを特徴とする画像データ変換装
   置。
2. 【請求項２】 前記複数ビットを１単位として構成され
   たデータのビット数は、前記レジスタのデータ長の整数
   分の１であることを特徴とする請求項１記載の画像デー
   タ変換装置。
3. 【請求項３】 前記複数ビットを１単位として構成され
   たデータを、互いにビット数が異なる構成として複数種
   類具えたことを特徴とする請求項１又は２記載の画像デ
   ータ変換装置。
4. 【請求項４】 前記ビット数が異なる複数種類のデータ
   を選択するデータ選択手段を具えたことを特徴とする請
   求項３記載の画像データ変換装置。
5. 【請求項５】 前記データ選択手段は、アドレス指定に
   よりデータを選択することを特徴とする請求項４記載の
   画像データ変換装置。
6. 【請求項６】 複数の記録素子が直線状に配列された記
   録ヘッドを用い、 所定方向に配列されたデータから前記所定方向と直交す
   る方向の配列に変換し、該変換された変換データを前記
   記録ヘッドの複数の記録素子に入力することにより、記
   録用紙の搬送方向と直交する方向に前記記録ヘッドを移
   動させながら印字を行う印字装置であって、 請求項１ないし５記載のいずれかに記載の画像データ変
   換装置を具え、 該画像データ変換装置により変換された変換データを前
   記記録ヘッドの複数の記録素子に入力することにより、
   記録用紙に前記記録ヘッドの幅分単位で印字を行うこと
   を特徴とする印字装置。
7. 【請求項７】 所定方向に配列されたデータを、前記所
   定方向と直交する方向の配列に変換する画像データ変換
   方法であって、 前記所定方向に配列されたデータを１ライン目からｎラ
   イン目まで階層的に順次ビット単位で記憶手段に記憶す
   る第１の工程と、 前記記憶手段に記憶されたデータのうち、一部の１ライ
   ン目からｎライン目までのデータをレジスタに記憶する
   第２の工程と、 前記レジスタに記憶されたデータを複数ビットを１単位
   として構成されたデータとして１方向に順次取り出し、
   当該複数ビットを１単位として順次取り出されたデータ
   を前記所定方向と直交する方向の配列に並べ替える第３
   の工程と、 前記複数ビットを１単位として並べ替えられたデータ
   を、前記所定方向に直交する方向から順次読み出す第４
   の工程とを具えたことを特徴とする画像データ変換方
   法。
8. 【請求項８】 前記複数ビットを１単位として構成され
   たデータのビット数は、前記レジスタのデータ長の整数
   分の１であることを特徴とする請求項７記載の画像デー
   タ変換方法。
9. 【請求項９】 前記複数ビットを１単位として構成され
   たデータを、互いにビット数が異なる構成として複数種
   類具えたことを特徴とする請求項７又は８記載の画像デ
   ータ変換方法。
10. 【請求項１０】 前記ビット数が異なる複数種類のデー
    タを選択することを特徴とする請求項９記載の画像デー
    タ変換方法。
11. 【請求項１１】 前記アドレス指定によりデータを選択
    することを特徴とする請求項１０記載の画像データ変換
    方法。
12. 【請求項１２】 コンピュータによって、画像データの
    配列変更の制御をするための制御プログラムを記録した
    記録媒体であって、 該制御プログラムはコンピュータに、 所定方向に配列されたデータを１ライン目からｎライン
    目まで階層的に順次ビット単位で記憶手段に記憶させ、 前記記憶手段に記憶されたデータのうち、一部の１ライ
    ン目からｎライン目までのデータをレジスタに記憶さ
    せ、 前記レジスタに記憶させたタデータを複数ビットを１単
    位として構成されたデータとして１方向に順次取り出さ
    せ、当該複数ビットを１単位として順次取り出されたデ
    ータを前記所定方向と直交する方向の配列に並べ替えさ
    せ、 前記複数ビットを１単位として並べ替えさせたデータ
    を、前記所定方向と直交する方向から順次読み出させる
    ことを特徴とする画像データ配列変更制御プログラムを
    記録した記録媒体。