JPH11135788A - Manufacture of semiconductor device - Google Patents
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- JPH11135788A JPH11135788A JP31117997A JP31117997A JPH11135788A JP H11135788 A JPH11135788 A JP H11135788A JP 31117997 A JP31117997 A JP 31117997A JP 31117997 A JP31117997 A JP 31117997A JP H11135788 A JPH11135788 A JP H11135788A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にゲート電極表面及びソース・ドレイン
拡散層領域表面を同時にシリサイド化する、サリサイド
プロセスと称される工程を含む半導体装置の製造方法に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device including a step called a salicide process for simultaneously silicidizing the surface of a gate electrode and the surface of a source / drain diffusion layer region. It is about.
【０００２】[0002]
【従来の技術】半導体装置が高集積化されパターンが微
細化されるにともなって、ゲート電極の低抵抗化が要求
されている。ゲート電極を低抵抗化する方法としてサリ
サイド技法によりゲート電極をシリサイド化する方法が
知られている。しかし、ソース・ドレイン拡散層とゲー
トポリシリコン上に同時にシリサイド膜を形成するサリ
サイドプロセスにおいて、以下に示すような問題点があ
る。2. Description of the Related Art As semiconductor devices become more highly integrated and patterns become finer, lower resistance of gate electrodes is required. As a method of reducing the resistance of the gate electrode, a method of siliciding the gate electrode by a salicide technique is known. However, the salicide process for simultaneously forming a silicide film on the source / drain diffusion layer and the gate polysilicon has the following problems.
【０００３】図１は従来のサリサイド工程の一例を表す
図であり、（Ａ）はサリサイド工程前の断面図であり、
（Ｂ），（Ｃ）はサリサイド工程完了後の断面図であ
る。シリコン基板１１上に、各素子のチャネルを分離す
るフィールド酸化膜１２が形成されている。シリコン基
板１１のチャネル領域上には、ゲート酸化膜１３を介し
て、ポリシリコンからなるゲート電極１４が形成されて
おり、ゲート電極１４の側壁部には自己整合的に形成さ
れたサイドウォール酸化膜１５が形成されている。フィ
ールド酸化膜１２とゲート電極１４との間のシリコン基
板１１の領域には、ソース・ドレイン拡散層１６が形成
されている。FIG. 1 is a view showing an example of a conventional salicide process, and FIG. 1A is a cross-sectional view before a salicide process.
(B), (C) is sectional drawing after the salicide process is completed. A field oxide film 12 for isolating the channel of each element is formed on a silicon substrate 11. A gate electrode 14 made of polysilicon is formed on a channel region of the silicon substrate 11 with a gate oxide film 13 interposed therebetween, and a sidewall oxide film formed in a self-aligned manner on a side wall of the gate electrode 14. 15 are formed. In a region of the silicon substrate 11 between the field oxide film 12 and the gate electrode 14, a source / drain diffusion layer 16 is formed.
【０００４】従来のサリサイド工程は、シリコン基板１
１上にゲート酸化膜１３を介して形成されたゲート電極
１４の側壁部にシリコン酸化膜を自己整合的に形成して
サイドウォール酸化膜１５とした後（Ａ）、チタンなど
の高融点金属のシリサイド膜を形成するため、チタン膜
をシリコン基板１１上全面に堆積し、熱処理して、ソー
ス・ドレイン拡散層１６上及びゲート電極１４上のみに
チタンシリサイド膜を自己整合的に形成する。その後、
フィールド酸化膜１２やサイドウォール酸化膜１５上の
未反応のチタン膜を薬液処理して選択的にエッチング
し、熱処理を加えてゲート電極１４とシリコン基板１１
上のソース・ドレイン拡散層１６上にチタンシリサイド
膜１７ａ，１７ｂを形成してサリサイド工程を完了する
（Ｂ）。[0004] A conventional salicide process involves a silicon substrate 1
After a silicon oxide film is formed in a self-aligned manner on the side wall of the gate electrode 14 formed on the gate electrode 1 via the gate oxide film 13 to form a sidewall oxide film 15 (A), a high melting point metal such as titanium is formed. In order to form a silicide film, a titanium film is deposited on the entire surface of the silicon substrate 11 and heat-treated to form a titanium silicide film only on the source / drain diffusion layer 16 and the gate electrode 14 in a self-aligned manner. afterwards,
The unreacted titanium film on the field oxide film 12 and the sidewall oxide film 15 is selectively etched by a chemical treatment, and subjected to a heat treatment to form the gate electrode 14 and the silicon substrate 11.
Titanium silicide films 17a and 17b are formed on the upper source / drain diffusion layers 16 to complete the salicide process (B).
【０００５】ところが、上記のようなサリサイド工程で
は、チタンシリサイド膜１７ａ，１７ｂ形成時にシリコ
ンとチタンが反応するとき、ゲート電極１４及びソース
・ドレイン拡散層１６のシリコンが、シリコン基板１１
全面に成膜したチタン膜中に拡散してしまう場合があ
る。その結果、同図（Ｃ）に示されるように、ゲート電
極１４上及びソース・ドレイン拡散層１６上だけでな
く、サイドウォール酸化膜１５上までシリサイド膜１７
ｃが形成されてしまうことがある。このような現象は、
シリサイドの横方向成長（這い上がり現象）と呼ばれ、
特にチタンシリサイド膜形成時のように、シリコンが金
属膜中に拡散することによってシリサイド形成範囲が広
がるときに問題となる。このような横方法の成長が激し
くなると、ゲート電極１４上のシリサイド膜１７ａとソ
ース・ドレイン拡散層１６上のシリサイド膜１７ｂがシ
ョートしてしまうという問題が生じる。However, in the salicide process described above, when silicon reacts with titanium at the time of forming the titanium silicide films 17a and 17b, the silicon of the gate electrode 14 and the source / drain diffusion layer 16 is removed from the silicon substrate 11
In some cases, it is diffused into the titanium film formed on the entire surface. As a result, as shown in FIG. 2C, the silicide film 17 extends not only on the gate electrode 14 and the source / drain diffusion layer 16 but also on the sidewall oxide film 15.
c may be formed. Such a phenomenon,
It is called lateral growth of silicide (creeping phenomenon),
In particular, a problem arises when a silicon silicide diffuses into a metal film to widen a silicide formation range as in the case of forming a titanium silicide film. If such lateral growth becomes severe, there is a problem that the silicide film 17a on the gate electrode 14 and the silicide film 17b on the source / drain diffusion layer 16 are short-circuited.
【０００６】今後さらにデバイスが微細化していく上
で、ゲート電極のポリシリコン膜の厚さが薄くなるため
に、ゲート電極表面とソース・ドレイン拡散層との距離
はますます接近し、上記のシリサイド横方向成長による
問題は大きくなる。このような問題を解決するために、
サイドウォール形状などに特徴を持たせ、シリサイド横
方向成長によるゲート電極とソース・ドレイン拡散層と
のショートを防止する改良方法が提案されている。In the future, as devices are further miniaturized, since the thickness of the polysilicon film of the gate electrode is reduced, the distance between the surface of the gate electrode and the source / drain diffusion layers is getting closer and closer. The problem with lateral growth is exacerbated. To solve such a problem,
There has been proposed an improved method of giving a characteristic to a sidewall shape or the like and preventing a short circuit between a gate electrode and a source / drain diffusion layer due to lateral growth of silicide.
【０００７】第１の方法として、半導体基板上のゲート
電極の側壁部に形成されたサイドウォール絶縁膜を２層
の絶縁膜から形成し、下層の絶縁膜の表面が上層の絶縁
膜より、ゲート電極の側壁部の上部及び下部で窪んだ構
造を持たせることにより、シリサイド膜をサイドウォー
ル絶縁膜下部で不連続にする方法がある（特開平７−８
６５８３号引用例１参照）。半導体基板全面に高融点金
属膜をスパッタ法により堆積した場合、サイドウォール
絶縁膜の下部にくびれた窪みが形成されているので、そ
の窪み直下には高融点金属膜が堆積せず、シリコン基板
上に堆積した高融点金属膜とゲート電極側壁のサイドウ
ォール絶縁膜上の高融点金属膜は物理的に不連続にな
る。このことにより、高融点金属膜をシリサイド化した
とき、シリコンが横方向成長するためのシリコン拡散経
路がなくなり、その結果としてサイドウォール絶縁膜上
へのシリサイド成長は抑制される。よって、ゲート電極
表面とソース・ドレイン拡散層間のショートは従来に比
べて起こりにくくなる。As a first method, a sidewall insulating film formed on a side wall portion of a gate electrode on a semiconductor substrate is formed from two layers of insulating films, and the surface of the lower insulating film is made to have a gate higher than that of the upper insulating film. There is a method of making the silicide film discontinuous under the sidewall insulating film by providing a structure depressed in the upper and lower portions of the side wall of the electrode (Japanese Patent Laid-Open No. 7-8 / 1995).
No. 6583, cited example 1). When a refractory metal film is deposited on the entire surface of a semiconductor substrate by a sputtering method, a concavity is formed under the sidewall insulating film. The high melting point metal film deposited on the gate insulating film and the high melting point metal film on the sidewall insulating film on the side wall of the gate electrode are physically discontinuous. Thus, when the refractory metal film is silicided, there is no silicon diffusion path for silicon to grow in the lateral direction, and as a result, silicide growth on the sidewall insulating film is suppressed. Therefore, a short circuit between the gate electrode surface and the source / drain diffusion layer is less likely to occur than in the conventional case.
【０００８】第２の方法として、ゲート電極上にオフセ
ット膜を形成し、その後サイドウォール絶縁膜を形成
し、サイドウォール絶縁膜をゲート電極より高くするこ
とにより、ゲート電極上のシリサイド膜とソース・ドレ
イン拡散層上のシリサイド膜を不連続にする方法がある
（特開平８−２５５７６６号引用例２参照）。この引用
例では、ゲート電極となるポリシリコン上にオフセット
膜を形成し、積層体をパターニング後、オフセット膜と
はエッチング速度の異なる絶縁材料でサイドウォールを
形成する。オフセット膜のみを除去した後、半導体基板
全面に高融点金属膜を成膜し、シリサイド化を行なう。
このとき、ゲート電極表面とソース・ドレイン拡散層と
の距離はサイドウォールが高くなった分とオフセット膜
が除去された分だけ長くなっているので、ゲート電極表
面とソース・ドレイン拡散層との間に存在するすべての
高融点金属膜へのシリコンの拡散は抑制される。その結
果、シリサイド化反応をしなかった高融点金属膜を除去
すると、ゲート電極表面上のシリサイド膜とソース・ド
レイン拡散層上シリサイド膜は不連続となり、ショート
を防ぐことができる。As a second method, an offset film is formed on a gate electrode, a side wall insulating film is formed thereafter, and the side wall insulating film is made higher than the gate electrode. There is a method of making the silicide film on the drain diffusion layer discontinuous (see Japanese Patent Application Laid-Open No. 8-255766, Cited Example 2). In this cited example, an offset film is formed on polysilicon serving as a gate electrode, and after patterning the laminate, sidewalls are formed with an insulating material having a different etching rate from that of the offset film. After removing only the offset film, a refractory metal film is formed on the entire surface of the semiconductor substrate, and silicidation is performed.
At this time, the distance between the gate electrode surface and the source / drain diffusion layers is longer by the height of the sidewalls and by the removal of the offset film. The diffusion of silicon into all the high-melting point metal films existing in the metal is suppressed. As a result, when the refractory metal film that has not undergone the silicidation reaction is removed, the silicide film on the gate electrode surface and the silicide film on the source / drain diffusion layers become discontinuous, and short circuit can be prevented.
【０００９】[0009]
【発明が解決しようとする課題】しかし、引用例１の方
法では、サイドウォール形成時に、第一の絶縁膜である
窒化膜と、第二の絶縁膜である酸化膜を堆積する必要が
あり、さらに、両絶縁膜堆積後に熱燐酸により窒化膜の
みをウエットエッチングして後退させて窪みを形成する
という工程が必要となるので、製造プロセスが複雑化す
るという問題点がある。また、サイドウォール絶縁膜が
窒化膜と酸化膜の２層で形成されているので、サイドウ
ォール幅の制御性が低下し、そのばらつきによりトラン
ジスタ特性がばらつくという不具合が発生する可能性が
ある。However, in the method of Reference 1, it is necessary to deposit a nitride film as a first insulating film and an oxide film as a second insulating film when forming a sidewall. Further, since a step of forming only a recess by wet etching only the nitride film with hot phosphoric acid after depositing both insulating films is required, the manufacturing process is complicated. In addition, since the sidewall insulating film is formed of the two layers of the nitride film and the oxide film, the controllability of the sidewall width is reduced, and the variation may cause a problem that the transistor characteristics vary.
【００１０】また、引用例２の方法では、ゲート電極上
にサイドウォール絶縁膜とはエッチング速度が異なるオ
フセット膜を形成する工程や、そのオフセット膜を除去
する工程が必要であり、製造プロセスが複雑化するとい
う問題点がある。また、オフセット膜のエッチング制御
が困難であるという問題もある。Further, the method of Reference 2 requires a step of forming an offset film having a different etching rate from that of the sidewall insulating film on the gate electrode and a step of removing the offset film, which complicates the manufacturing process. There is a problem that it becomes. Another problem is that it is difficult to control the etching of the offset film.
【００１１】そこで、本発明は、複雑で制御性に問題が
あるプロセスを用いずに、ソース・ドレイン拡散層とゲ
ート電極のシリサイド層がショートしない効果を有する
半導体装置の製造方法を提供することを目的とするもの
である。It is an object of the present invention to provide a method of manufacturing a semiconductor device having an effect that a source / drain diffusion layer and a silicide layer of a gate electrode are not short-circuited without using a complicated process having a problem in controllability. It is the purpose.
【００１２】[0012]
【課題を解決するための手段】本発明による半導体装置
の製造方法は、サリサイドプロセスを含む半導体装置の
製造方法において、多結晶シリコン膜の深さ方向の一部
の層が不純物濃度の高い状態となったゲート電極を形成
し、ゲート電極の多結晶シリコンを酸化することによっ
てゲート電極側面に凹凸形状をもつシリコン酸化膜を形
成し、ゲート電極を含む基板上に絶縁膜を形成し、異方
性エッチングによりゲート電極上面とソース・ドレイン
領域の基板を露出させるとともに、ゲート電極側面に凹
凸形状をもつ絶縁膜からなるサイドウォールを形成し、
ゲート電極を含む基板上に高融点金属膜を形成し、加熱
処理をして高融点金属膜をシリサイド化してシリサイド
膜を形成し、未反応の高融点金属膜を除去する工程を含
むものである。According to a method of manufacturing a semiconductor device according to the present invention, there is provided a method of manufacturing a semiconductor device including a salicide process, wherein a part of a polycrystalline silicon film in a depth direction has a high impurity concentration. Forming a gate electrode, forming a silicon oxide film with irregularities on the sides of the gate electrode by oxidizing the polycrystalline silicon of the gate electrode, forming an insulating film on the substrate containing the gate electrode, The upper surface of the gate electrode and the substrate of the source / drain region are exposed by etching, and a side wall made of an insulating film having irregularities is formed on the side surface of the gate electrode,
The method includes a step of forming a refractory metal film on a substrate including a gate electrode, performing heat treatment to silicide the refractory metal film to form a silicide film, and removing an unreacted refractory metal film.
【００１３】不純物濃度が高い多結晶シリコンは増速酸
化されるので、ゲート電極側面には、多結晶シリコン膜
の不純物濃度が高い部分に凸形状をもつシリコン酸化膜
が形成され、ゲート電極側面に形成されるシリコン酸化
膜は凹凸形状になる。その結果、シリコン酸化膜を介し
てゲート電極側面に形成されるサイドウォールは凹凸形
状になる。ゲート電極及びサイドウォールを含む基板上
に高融点金属膜を形成したとき、サイドウォール上の高
融点金属膜は、サイドウォールの凹凸形状により不連続
となる。Since polycrystalline silicon having a high impurity concentration is acceleratedly oxidized, a silicon oxide film having a convex shape is formed on the side of the gate electrode where the impurity concentration is high, and a polycrystalline silicon film is formed on the side of the gate electrode. The formed silicon oxide film has an uneven shape. As a result, the sidewall formed on the side surface of the gate electrode via the silicon oxide film has an uneven shape. When a refractory metal film is formed on a substrate including a gate electrode and a sidewall, the refractory metal film on the sidewall becomes discontinuous due to the unevenness of the sidewall.
【００１４】[0014]
【発明の実施の形態】絶縁膜を形成する前に、シリコン
酸化膜を除去する工程を含むことにより、増速酸化され
たゲート電極側部に簡単に窪みを形成することができ
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS By including a step of removing a silicon oxide film before forming an insulating film, a depression can be easily formed on the side of a gate electrode which has been subjected to speed-up oxidation.
【００１５】ゲート電極の高不純物濃度領域の層が多結
晶シリコン膜の最下層にあることにより、ゲート電極下
層の多結晶シリコン膜が増速酸化され、シリコン酸化膜
を除去することによってゲート電極下側に窪みを形成で
きるので、その後、簡単にサイドウォール側面下側に窪
みを形成することができる。Since the layer of the high impurity concentration region of the gate electrode is at the lowermost layer of the polycrystalline silicon film, the polycrystalline silicon film under the gate electrode is accelerated oxidized, and the silicon oxide film is removed to remove the silicon oxide film. Since the depression can be formed on the side, the depression can be easily formed below the side wall of the sidewall.
【００１６】ゲート電極の高不純物濃度領域の層が多結
晶シリコン膜の中央層にあることにより、ゲート電極中
央層の多結晶シリコン膜が増速酸化され、シリコン酸化
膜を除去することによってゲート電極側面の中央部に窪
みを形成できるので、その後、簡単にサイドウォール側
面の中央部に窪みを形成することができる。Since the high impurity concentration region layer of the gate electrode is located in the central layer of the polycrystalline silicon film, the polycrystalline silicon film in the central layer of the gate electrode is acceleratedly oxidized, and the silicon oxide film is removed to remove the gate electrode. Since the depression can be formed at the center of the side surface, the depression can be easily formed at the center of the side surface of the sidewall.
【００１７】ゲート電極の高不純物濃度領域の層が多結
晶シリコン膜の最上層にあることにより、ゲート電極上
層の多結晶シリコン膜が増速酸化され、ゲート電極側面
に形成されたシリコン酸化膜の上側に凸部が形成される
ので、シリコン酸化膜を除去せずに簡単にサイドウォー
ル側面中央部に窪みを形成することができる。Since the layer of the high impurity concentration region of the gate electrode is on the uppermost layer of the polycrystalline silicon film, the polycrystalline silicon film on the gate electrode is accelerated oxidized, and the silicon oxide film formed on the side surface of the gate electrode is accelerated. Since the convex portion is formed on the upper side, a depression can be easily formed at the center of the side wall side surface without removing the silicon oxide film.
【００１８】多結晶シリコン膜の中央部の層に高不純物
濃度領域をもつゲート電極を形成し、ゲート電極の多結
晶シリコンを酸化することによってゲート電極側面に凹
凸形状をもつシリコン酸化膜を形成し、異方性エッチン
グによりゲート電極上面とソース・ドレイン領域の基板
を露出させた後に、ゲート電極を含む基板上に高融点金
属膜を形成し、加熱処理をして高融点金属膜をシリサイ
ド化してシリサイド膜を形成し、未反応の高融点金属膜
を除去する工程を含むことにより、増速酸化によりゲー
ト電極側面に形成されたシリコン酸化膜の中央部の凸部
によって高融点金属膜は不連続となるので、サイドウォ
ールを形成する工程を省略することができる。A gate electrode having a high impurity concentration region is formed in a central layer of the polycrystalline silicon film, and the polycrystalline silicon of the gate electrode is oxidized to form a silicon oxide film having an irregular shape on the side surface of the gate electrode. After exposing the substrate of the gate electrode upper surface and the source / drain region by anisotropic etching, a refractory metal film is formed on the substrate including the gate electrode, and the refractory metal film is silicided by heat treatment. Includes the step of forming a silicide film and removing the unreacted refractory metal film, so that the refractory metal film is discontinuous due to the convex portion at the center of the silicon oxide film formed on the side surface of the gate electrode by accelerated oxidation. Therefore, the step of forming the sidewall can be omitted.
【００１９】多結晶シリコン膜の最上部の層に高不純物
濃度領域をもつゲート電極を形成し、ゲート電極の多結
晶シリコンを酸化することによってゲート電極側面に凹
凸形状をもつシリコン酸化膜を形成し、異方性エッチン
グによりゲート電極上面とソース・ドレイン領域の基板
を露出させた後に、ゲート電極を含む基板上に高融点金
属膜を形成し、加熱処理をして高融点金属膜をシリサイ
ド化してシリサイド膜を形成し、未反応の高融点金属膜
を除去する工程を含むことにより、増速酸化によりゲー
ト電極側面に形成されたシリコン酸化膜の上側の凸部に
よって高融点金属膜は不連続となるので、サイドウォー
ルを形成する工程を省略することができる。A gate electrode having a high impurity concentration region is formed on the uppermost layer of the polycrystalline silicon film, and the polycrystalline silicon of the gate electrode is oxidized to form a silicon oxide film having an irregular shape on the side surface of the gate electrode. After exposing the substrate of the gate electrode upper surface and the source / drain region by anisotropic etching, a refractory metal film is formed on the substrate including the gate electrode, and the refractory metal film is silicided by heat treatment. By forming a silicide film and removing the unreacted refractory metal film, the refractory metal film becomes discontinuous due to the convex portion on the upper side of the silicon oxide film formed on the side surface of the gate electrode by accelerated oxidation. Therefore, the step of forming the sidewall can be omitted.
【００２０】[0020]
【実施例】図２を参照にして第１の実施例を説明する。 （Ａ）シリコン基板２１上に熱酸化法によりゲート酸化
膜２２を形成する。続いて、例えばin-situ Doped Poly
Si堆積炉を用いて、例えば１００ｎｍの厚さをもつ高
不純物濃度ポリシリコン膜２４を堆積し、その上に例え
ば２００ｎｍの厚さをもつ通常不純物濃度ポリシリコン
膜２３を堆積する。その時、ポリシリコン膜２３と２４
中の不純物濃度を異ならせるために、堆積条件を途中で
変化させる。例えば、通常の不純物濃度部２３の堆積条
件を圧力：０．０５ｋＰａ，温度：５５０℃，Ｓｉ
Ｈ4：１リットル／分，１％ＰＨ3／Ｎ2：１００ｃｃ／
分，Ｎ2：１００ｃｃ／分とした場合、高不純物濃度部
２４の堆積条件を圧力：０．０５ｋＰａ，温度：５５０
℃，ＳｉＨ4：１リットル／分，１％ＰＨ3／Ｎ2：２０
０ｃｃ／分，Ｎ2：１００ｃｃ／分とする。このとき、
高不純物濃度部２４の不純物濃度は例えば３×１０20／
ｃｍ3、通常の不純物濃度部２３の不純物濃度は例えば
５×１０19／ｃｍ3である。その後、従来技術により、
写真製版を行ない、続いてエッチングを行ない、ゲート
電極のパターンを形成する。そして、ゲート電極をマス
クとしてイオン注入を行ない、ＬＤＤ（Lightly Doped
Drain）構造の低濃度拡散層２５を形成する。Embodiment 1 A first embodiment will be described with reference to FIG. (A) A gate oxide film 22 is formed on a silicon substrate 21 by a thermal oxidation method. Then, for example, in-situ Doped Poly
Using a Si deposition furnace, a high impurity concentration polysilicon film 24 having a thickness of, for example, 100 nm is deposited, and a normal impurity concentration polysilicon film 23 having a thickness of, for example, 200 nm is deposited thereon. At that time, the polysilicon films 23 and 24
In order to make the impurity concentration in the inside different, the deposition conditions are changed on the way. For example, the deposition conditions of the normal impurity concentration portion 23 are as follows: pressure: 0.05 kPa, temperature: 550 ° C., Si
H 4 : 1 liter / min, 1% PH 3 / N 2 : 100 cc /
Min, N 2 : 100 cc / min, the deposition conditions of the high impurity concentration portion 24 are as follows: pressure: 0.05 kPa, temperature: 550.
° C, SiH 4 : 1 liter / min, 1% PH 3 / N 2 : 20
0 cc / min, N 2 : 100 cc / min. At this time,
The impurity concentration of the high impurity concentration portion 24 is, for example, 3 × 10 20 /
cm 3, the impurity concentration of normal impurity concentration portion 23 is 5 × 10 19 / cm 3, for example. Then, according to the prior art,
Photolithography is performed, followed by etching to form a gate electrode pattern. Then, ion implantation is performed using the gate electrode as a mask, and LDD (Lightly Doped) is performed.
A low concentration diffusion layer 25 having a (Drain) structure is formed.
【００２１】（Ｂ）熱酸化法によりポリシリコン膜２
３，２４を酸化して、第１のシリコン酸化膜２６ａ，２
６ｂを形成する。高不純物濃度のポリシリコン膜２４は
通常不純物濃度のポリシリコン膜２３に比べて増速酸化
されるめ、図に示すように、ポリシリコン膜２４側面に
形成された第１のシリコン酸化膜２６ａの膜厚は例えば
６０ｎｍ、ポリシリコン膜２３側面に形成された第１の
シリコン酸化膜２６ｂの膜厚は例えば２０ｎｍとなり、
ポリシリコン膜２４側面に形成された第１のシリコン酸
化膜２６ａの方が厚くなる。 （Ｃ）濃度が例えば１％である希釈したフッ酸を用いて
ウエットエッチングを行ない、第１のシリコン酸化膜２
６ａ，２６ｂを除去し、ゲート電極下側に窪み２７を形
成する。(B) The polysilicon film 2 is formed by a thermal oxidation method.
3 and 24 are oxidized to form first silicon oxide films 26a and 2a.
6b is formed. Since the polysilicon film 24 with a high impurity concentration is oxidized at a higher speed than the polysilicon film 23 with a normal impurity concentration, the first silicon oxide film 26a formed on the side surface of the polysilicon film 24 as shown in FIG. The film thickness is, for example, 60 nm, and the film thickness of the first silicon oxide film 26b formed on the side surface of the polysilicon film 23 is, for example, 20 nm.
The first silicon oxide film 26a formed on the side surface of the polysilicon film 24 is thicker. (C) wet etching is performed using diluted hydrofluoric acid having a concentration of, for example, 1% to form the first silicon oxide film 2
6a and 26b are removed to form a depression 27 below the gate electrode.
【００２２】（Ｄ）ゲート電極を含むシリコン基板２１
上に、絶縁膜として、例えばＣＶＤ−ＳｉＯ2膜を第２
のシリコン酸化膜２８として例えば１００ｎｍ堆積す
る。 （Ｅ）従来技術によりエッチバックし、シリコン基板２
１とゲート電極上面を露出させ、ゲート電極側面に隣接
して、第２のシリコン酸化膜２８からなるサイドウォー
ル２９を形成する。この時、サイドウォール２９の側面
には、ゲート電極側面の窪み２７が反映され、窪み３０
が形成される。その後、ゲート電極及びサイドウォール
をマスクとしたイオン注入により、ＬＤＤ構造の高濃度
拡散層３１を形成する。 （Ｆ）シリサイド層形成用のチタン膜３２をスパッタ法
により、例えば約２０ｎｍ堆積させる。このとき、サイ
ドウォール２９側面の窪み３０では、チタン膜３２が形
成されていない不連続な形状となる。(D) Silicon substrate 21 including gate electrode
A CVD-SiO 2 film, for example, is formed as an insulating film on the second
Is deposited, for example, as a silicon oxide film 28 of 100 nm. (E) Etch-back by conventional technology, silicon substrate 2
1 and the upper surface of the gate electrode are exposed, and a side wall 29 made of the second silicon oxide film 28 is formed adjacent to the side surface of the gate electrode. At this time, the depression 27 on the side surface of the gate electrode is reflected on the side surface of the sidewall 29, and the depression 30
Is formed. Thereafter, the high concentration diffusion layer 31 having the LDD structure is formed by ion implantation using the gate electrode and the sidewalls as a mask. (F) A titanium film 32 for forming a silicide layer is deposited, for example, to a thickness of about 20 nm by a sputtering method. At this time, the depression 30 on the side surface of the sidewall 29 has a discontinuous shape in which the titanium film 32 is not formed.
【００２３】その後、従来技術により熱処理を施し、ゲ
ート電極上と高濃度拡散層３１上にチタンシリサイド膜
を形成する。続いて、従来技術によりサイドウォール２
９上にある未反応のチタン膜３２を選択的にエッチング
除去し、ゲート電極上面と高濃度拡散層３１上にチタン
シリサイド膜を残す。更に熱処理をしてチタンシリサイ
ド膜を低抵抗化する。このとき、サイドウォール２９側
面の窪み３０では、チタン膜が形成されていなかったた
め、シリサイド層の横方向成長（這い上がり）が起こっ
ても、拡散層２５，３１とゲート電極間でチタンシリサ
イド膜が連続してしまうことはなく、ショートを防ぐこ
とができる。Thereafter, heat treatment is performed by a conventional technique to form a titanium silicide film on the gate electrode and the high concentration diffusion layer 31. Subsequently, the sidewall 2 is formed by the conventional technique.
9 is selectively removed by etching the unreacted titanium film 32, leaving a titanium silicide film on the upper surface of the gate electrode and the high concentration diffusion layer 31. Further heat treatment is performed to reduce the resistance of the titanium silicide film. At this time, since the titanium film was not formed in the depression 30 on the side surface of the sidewall 29, the titanium silicide film was formed between the diffusion layers 25 and 31 and the gate electrode even if the silicide layer was grown laterally (crawling up). There is no continuation, and a short circuit can be prevented.
【００２４】次に、図３を参照にして、第２の実施例を
説明する。 （Ａ）シリコン基板２１上に熱酸化法によりゲート酸化
膜２２を形成する。続いて、例えばin-situ Doped Poly
Si堆積炉を用いて、例えば１００ｎｍの厚さをもつ通
常不純物濃度のポリシリコン膜３３、その上に例えば１
００ｎｍの厚さをもつ高不純物濃度ポリシリコン膜３
４、さらにその上に例えば１００ｎｍの厚さをもつ通常
不純物濃度ポリシリコン膜３３を堆積する。その時、中
央層１００ｎｍのポリシリコン膜３４中の不純物濃度を
高めるために、堆積条件を途中で変化させる。高不純物
濃度３４及び通常不純物濃度部３３の堆積条件及び不純
物濃度は、図２の工程（Ａ）と同様であり、以下の動作
は図２の工程（Ａ）と同様である。Next, a second embodiment will be described with reference to FIG. (A) A gate oxide film 22 is formed on a silicon substrate 21 by a thermal oxidation method. Then, for example, in-situ Doped Poly
Using a Si deposition furnace, a polysilicon film 33 having a thickness of, for example, 100 nm and having a normal impurity concentration is formed thereon.
High impurity concentration polysilicon film 3 having a thickness of 00 nm
4. Further, a normal impurity concentration polysilicon film 33 having a thickness of, for example, 100 nm is deposited thereon. At this time, the deposition conditions are changed on the way to increase the impurity concentration in the polysilicon film 34 of the central layer 100 nm. The deposition conditions and impurity concentrations of the high impurity concentration 34 and the normal impurity concentration portion 33 are the same as those in the step (A) of FIG.
【００２５】（Ｂ）熱酸化法によりポリシリコン膜３
３，３４を酸化して、第１のシリコン酸化膜３６ａ，３
６ｂを形成する。高不純物濃度のポリシリコン膜４４は
通常不純物濃度のポリシリコン膜３３に比べて増速酸化
される。ポリシリコン膜３４側面に形成された第１のシ
リコン酸化膜３６ａの膜厚は例えば６０ｎｍ、ポリシリ
コン膜３３側面に形成された第１のシリコン酸化膜３６
ｂの膜厚は例えば２０ｎｍとなり、ポリシリコン膜３４
側面に形成された第１のシリコン酸化膜３６ａの方が厚
くなる。 （Ｃ）濃度が例えば１％である希釈したフッ酸を用いて
ウエットエッチングを行ない、第１のシリコン酸化膜３
６ａ，３６ｂを除去し、ゲート電極中央層に窪み３７を
形成する。(B) The polysilicon film 3 is formed by a thermal oxidation method.
3 and 34 are oxidized to form first silicon oxide films 36a and 3a.
6b is formed. The polysilicon film 44 having a high impurity concentration is oxidized at a higher speed than the polysilicon film 33 having a normal impurity concentration. The first silicon oxide film 36a formed on the side surface of the polysilicon film 34 has a thickness of, for example, 60 nm, and the first silicon oxide film 36 formed on the side surface of the polysilicon film 33.
The film thickness of b becomes, for example, 20 nm, and the polysilicon film 34 is formed.
The first silicon oxide film 36a formed on the side surface is thicker. (C) The first silicon oxide film 3 is subjected to wet etching using diluted hydrofluoric acid having a concentration of, for example, 1%.
6a and 36b are removed, and a recess 37 is formed in the central layer of the gate electrode.
【００２６】（Ｄ）図２の工程（Ｄ）と同様に、例えば
ＣＶＤ−ＳｉＯ2膜を第２のシリコン酸化膜２８として
例えば１００ｎｍ堆積する。 （Ｅ）従来技術によりエッチバックし、シリコン基板２
１とゲート電極上面を露出させ、ゲート電極側面に隣接
して、第２のシリコン酸化膜２８からなるサイドウォー
ル３９を形成する。この時、サイドウォール３９の側面
には、ゲート電極側面の窪み３７が反映され、窪み４０
が形成される。その後、図２の工程（Ｄ）と同様に、Ｌ
ＤＤ構造の高濃度拡散層３１を形成する。 （Ｆ）シリサイド層形成用のチタン膜３２をスパッタ法
により、例えば約２０ｎｍ堆積させる。このとき、サイ
ドウォール３９側面の窪み４０では、チタン膜３２が不
連続な形状となる。(D) As in the step (D) of FIG. 2, for example, a CVD-SiO 2 film is deposited as the second silicon oxide film 28 to a thickness of, for example, 100 nm. (E) Etch-back by conventional technology, silicon substrate 2
1 and the upper surface of the gate electrode are exposed, and a side wall 39 made of the second silicon oxide film 28 is formed adjacent to the side surface of the gate electrode. At this time, the depression 37 on the side surface of the gate electrode is reflected on the side surface of the side wall 39, and the depression 40
Is formed. Then, as in step (D) of FIG.
A high concentration diffusion layer 31 having a DD structure is formed. (F) A titanium film 32 for forming a silicide layer is deposited, for example, to a thickness of about 20 nm by a sputtering method. At this time, the titanium film 32 has a discontinuous shape in the depression 40 on the side surface of the sidewall 39.
【００２７】その後、図２の説明で記したものと同様の
工程を行なうことにより、形成したチタンシリサイド膜
は、窪み４０により不連続となり、拡散層２５，３１と
ゲート電極とのショートを防ぐことができる。また、こ
の実施例では、チャネル付近のゲート電極を削らないの
で、ゲート長の寸法のバラツキを生じず、トランジスタ
特性の安定性を保つことができる。Thereafter, by performing the same steps as those described in the description of FIG. 2, the formed titanium silicide film becomes discontinuous due to the depression 40, and prevents short-circuit between the diffusion layers 25 and 31 and the gate electrode. Can be. Further, in this embodiment, since the gate electrode near the channel is not shaved, there is no variation in the size of the gate length, and the stability of the transistor characteristics can be maintained.
【００２８】次に、図４を参照にして、第３の実施例を
説明する。 （Ａ）シリコン基板２１上に熱酸化法によりゲート酸化
膜２２を形成する。続いて、例えばin-situ Doped Poly
Si堆積炉を用いて、例えば２００ｎｍの厚さをもつ通
常不純物濃度ポリシリコン膜４３を堆積し、その上に例
えば１００ｎｍの厚さをもつ高不純物濃度ポリシリコン
膜４４を堆積する。その時、上側１００ｎｍのポリシリ
コン膜４４中の不純物濃度を高めるために、堆積条件を
途中で変化させる。高不純物濃度４４及び通常不純物濃
度部４３の堆積条件及び不純物濃度は、図２の工程
（Ａ）と同様であり、以下の動作は図２の工程（Ａ）と
同様である。Next, a third embodiment will be described with reference to FIG. (A) A gate oxide film 22 is formed on a silicon substrate 21 by a thermal oxidation method. Then, for example, in-situ Doped Poly
Using a Si deposition furnace, a normal impurity concentration polysilicon film 43 having a thickness of, for example, 200 nm is deposited, and a high impurity concentration polysilicon film 44 having a thickness of, for example, 100 nm is deposited thereon. At this time, the deposition conditions are changed on the way to increase the impurity concentration in the upper 100 nm polysilicon film 44. The deposition conditions and impurity concentrations of the high impurity concentration 44 and the normal impurity concentration portion 43 are the same as those in the step (A) of FIG. 2, and the following operations are the same as those in the step (A) of FIG.
【００２９】（Ｂ）熱酸化法によりポリシリコン膜４
３，４４を酸化して、第１のシリコン酸化膜４６ａ，４
６ｂを形成する。高不純物濃度のポリシリコン膜４４は
通常不純物濃度のポリシリコン膜４３に比べて増速酸化
される。ポリシリコン膜４４側面に形成された第１のシ
リコン酸化膜４６ａの膜厚は例えば６０ｎｍ、ポリシリ
コン膜４３側面に形成された第１のシリコン酸化膜４６
ｂの膜厚は例えば２０ｎｍとなり、ポリシリコン膜４４
側面に形成された第１のシリコン酸化膜４６ａの方が厚
くなる。 （Ｃ）図２の工程（Ｄ）と同様に、例えばＣＶＤ−Ｓｉ
Ｏ2膜を第２のシリコン酸化膜２８を例えば１００ｎｍ
堆積する。このとき、ゲート電極側面の第２のシリコン
酸化膜２８には窪み５０が形成される。(B) The polysilicon film 4 is formed by a thermal oxidation method.
3 and 44 are oxidized to form first silicon oxide films 46a and 4
6b is formed. The high impurity concentration polysilicon film 44 is oxidized at a higher speed than the normal impurity concentration polysilicon film 43. The first silicon oxide film 46a formed on the side surface of the polysilicon film 44 has a thickness of, for example, 60 nm, and the first silicon oxide film 46 formed on the side surface of the polysilicon film 43.
The thickness of b is, for example, 20 nm, and the polysilicon film 44
The first silicon oxide film 46a formed on the side surface is thicker. (C) As in the step (D) of FIG. 2, for example, CVD-Si
An O 2 film is formed on the second silicon oxide film 28 to, for example, 100 nm.
accumulate. At this time, a depression 50 is formed in the second silicon oxide film 28 on the side surface of the gate electrode.
【００３０】（Ｄ）従来技術によりエッチバックし、シ
リコン基板２１を露出させ、ゲート電極側面に隣接し
て、第２のシリコン酸化膜２８からなるサイドウォール
４９を形成する。この時、サイドウォール４９の側面に
は窪み５０が残っている。その後、図２の工程（Ｄ）と
同様に、ＬＤＤ構造の高濃度拡散層３１を形成する。 （Ｅ）シリサイド層形成用のチタン膜３２をスパッタ法
により、例えば約２０ｎｍ堆積させる。このとき、サイ
ドウォール４９側面の窪み５０では、チタン膜３２が不
連続な形状となる。(D) Etchback is performed by a conventional technique to expose the silicon substrate 21 and form a side wall 49 made of the second silicon oxide film 28 adjacent to the side surface of the gate electrode. At this time, the depression 50 remains on the side surface of the sidewall 49. Thereafter, similarly to the step (D) in FIG. 2, the high concentration diffusion layer 31 having the LDD structure is formed. (E) A titanium film 32 for forming a silicide layer is deposited, for example, to a thickness of about 20 nm by a sputtering method. At this time, the titanium film 32 has a discontinuous shape in the depression 50 on the side surface of the sidewall 49.
【００３１】その後、図２の説明で記したものと同様の
工程を行なうことにより、形成したチタンシリサイド膜
は、窪み４０により不連続となり、拡散層２５，３１と
ゲート電極とのショートを防ぐことができる。この実施
例では、ゲート長の寸法のバラツキを抑えることができ
るほかに、第１のシリコン酸化膜を除去する必要がない
ので、上記に示した実施例よりも１工程少ないプロセス
によりサイドウォール側面中央部に窪みを形成すること
ができ、チタンシリサイド膜をサイドウォール側面で不
連続にすることができる。Thereafter, by performing the same steps as those described in the description of FIG. 2, the formed titanium silicide film becomes discontinuous due to the depression 40, and short-circuit between the diffusion layers 25 and 31 and the gate electrode is prevented. Can be. In this embodiment, since the variation in the gate length can be suppressed and the first silicon oxide film does not need to be removed, the center of the side wall of the side wall is reduced by one process less than the above-described embodiment. A depression can be formed in the portion, and the titanium silicide film can be discontinuous on the side surface of the sidewall.
【００３２】次に、図５を参照にして、第４の実施例を
説明する。 （Ａ）図３の工程（Ａ）と同様にして、ゲート酸化膜２
２形成し、その上にその中央層に高不純物濃度部をもつ
３００ｎｍの厚さをもつポリシリコン膜３３，３４を形
成する。その後、ゲート電極をマスクとしてイオン注入
を行ない、拡散層５５を形成する。 （Ｂ）図３の工程（Ｂ）と同様にして、第１のシリコン
酸化膜３６ａ，３６ｂを形成する。Next, a fourth embodiment will be described with reference to FIG. (A) The gate oxide film 2 is formed in the same manner as in the step (A) of FIG.
Then, polysilicon films 33 and 34 having a thickness of 300 nm and having a high impurity concentration portion in the central layer are formed thereon. After that, ion implantation is performed using the gate electrode as a mask to form the diffusion layer 55. (B) First silicon oxide films 36a and 36b are formed in the same manner as in the step (B) of FIG.
【００３３】（Ｃ）従来技術によって第１のシリコン酸
化膜３６ａ，３６ｂをエッチバックし、シリコン基板２
１及びゲート電極上面を露出させる。このとき、第１の
シリコン酸化膜３６ａの凸形状は残っている。 （Ｄ）シリサイド層形成用のチタン膜３２をスパッタ法
により、例えば約２０ｎｍ堆積させる。このとき、第１
のシリコン酸化膜３６ａ下のゲート電極側面では、チタ
ン膜３２が不連続な形状となる。(C) The first silicon oxide films 36a and 36b are etched back by the
1 and the upper surface of the gate electrode are exposed. At this time, the convex shape of the first silicon oxide film 36a remains. (D) A titanium film 32 for forming a silicide layer is deposited, for example, to a thickness of about 20 nm by a sputtering method. At this time, the first
On the side surface of the gate electrode under the silicon oxide film 36a, the titanium film 32 has a discontinuous shape.
【００３４】その後、図２の説明で記したものと同様の
工程を行なうことにより、形成したチタンシリサイド膜
は、第１のシリコン酸化膜３６ａにより不連続となり、
拡散層５５とゲート電極とのショートを防ぐことができ
る。このように、この実施例では、サイドウォール用の
絶縁膜を形成する工程を省略することができるので、シ
リサイド膜によるゲート電極と拡散層とのショートを防
止しつつ、半導体装置を少ない工程で形成することがで
きる。Thereafter, by performing the same steps as those described in the description of FIG. 2, the formed titanium silicide film becomes discontinuous due to the first silicon oxide film 36a,
Short circuit between the diffusion layer 55 and the gate electrode can be prevented. As described above, in this embodiment, since the step of forming the insulating film for the sidewall can be omitted, the semiconductor device can be formed in a small number of steps while preventing the short circuit between the gate electrode and the diffusion layer by the silicide film. can do.
【００３５】次に、図６を参照にして、第５の実施例を
説明する。 （Ａ）図４の工程（Ａ）と同様にして、ゲート酸化膜２
２を形成し、その上に上側に高不純物濃度部をもつ３０
０ｎｍの厚さをもつポリシリコン膜４３，４４を形成す
る。その後、ゲート電極をマスクとしてイオン注入を行
ない、拡散層５５を形成する。 （Ｂ）図４の工程（Ｂ）と同様にして、第１のシリコン
酸化膜４６ａ，４６ｂを形成する。Next, a fifth embodiment will be described with reference to FIG. (A) The gate oxide film 2 is formed in the same manner as in the step (A) of FIG.
2 having a high impurity concentration portion on the upper side
Polysilicon films 43 and 44 having a thickness of 0 nm are formed. After that, ion implantation is performed using the gate electrode as a mask to form the diffusion layer 55. (B) First silicon oxide films 46a and 46b are formed in the same manner as in the step (B) of FIG.
【００３６】（Ｃ）従来技術によって第１のシリコン酸
化膜４６ａ，４６ｂをエッチバックし、シリコン基板２
１及びゲート電極上面を露出させる。このとき、第１の
シリコン酸化膜４６ａの凸形状は残っている。 （Ｄ）シリサイド層形成用のチタン膜３２をスパッタ法
により、例えば約２０ｎｍ堆積させる。このとき、第１
のシリコン酸化膜４６ａ下のゲート電極側面では、チタ
ン膜３２が不連続な形状となる。(C) The first silicon oxide films 46a and 46b are etched back by the
1 and the upper surface of the gate electrode are exposed. At this time, the convex shape of the first silicon oxide film 46a remains. (D) A titanium film 32 for forming a silicide layer is deposited, for example, to a thickness of about 20 nm by a sputtering method. At this time, the first
On the side surface of the gate electrode below the silicon oxide film 46a, the titanium film 32 has a discontinuous shape.
【００３７】その後、図２の説明で記したものと同様の
工程を行なうことにより、形成したチタンシリサイド膜
は、第１のシリコン酸化膜４６ａにより不連続となり、
拡散層５５とゲート電極とのショートを防ぐことができ
る。このように、この実施例では、図５の実施例と同様
に、サイドウォール用の絶縁膜を形成する工程を省略す
ることができるので、シリサイド膜によるゲート電極と
拡散層とのショートを防止しつつ、半導体装置を少ない
工程で形成することができる。Thereafter, by performing the same steps as those described in the description of FIG. 2, the formed titanium silicide film becomes discontinuous due to the first silicon oxide film 46a.
Short circuit between the diffusion layer 55 and the gate electrode can be prevented. As described above, in this embodiment, similarly to the embodiment of FIG. 5, the step of forming the insulating film for the side wall can be omitted, so that the short circuit between the gate electrode and the diffusion layer due to the silicide film can be prevented. In addition, a semiconductor device can be formed in a small number of steps.
【００３８】なお、少なくともポリシリコン膜の一部を
高不純物濃度にする方法は、in-situ Doped Poly Siを
使用する方法に限定されるものではなく、例えばイオン
注入法などで不純物を導入する方法や、ゲート電極用ポ
リシリコン膜上にリンを堆積後に固相拡散させる方法な
どが挙げられる。実施例ではサイドウォールの材料とし
てシリコン酸化膜を用いたが、それに限定されるもので
はない。The method of increasing the impurity concentration of at least a part of the polysilicon film is not limited to the method using in-situ doped polysilicon, but may be, for example, a method of introducing impurities by ion implantation or the like. And a method in which phosphorus is deposited on a polysilicon film for a gate electrode and then solid-phase diffused. In the embodiment, the silicon oxide film is used as the material of the sidewall, but the material is not limited to this.
【００３９】[0039]
【発明の効果】本発明では、多結晶シリコン膜の深さ方
向の一部の層が不純物濃度の高い状態となったゲート電
極を形成し、ゲート電極の多結晶シリコンを酸化するこ
とによってゲート電極側面に凹凸形状をもつシリコン酸
化膜を形成し、ゲート電極を含む基板上に絶縁膜を形成
し、異方性エッチングによりゲート電極上面とソース・
ドレイン領域の基板を露出させるとともに、ゲート電極
側面に凹凸形状をもつ絶縁膜からなるサイドウォールを
形成し、ゲート電極を含む基板上に高融点金属膜を形成
し、加熱処理をして高融点金属膜をシリサイド化してシ
リサイド膜を形成し、未反応の高融点金属膜を除去する
工程を含むので、従来のような複雑なプロセスを経ずに
簡便な方法によりサイドウォール側面に凹凸を形成でき
る。その結果、高融点金属膜を基板上に成膜したとき、
サイドウォール側面の凹凸により、サイドウォール側面
で高融点金属膜が不連続に形成され、シリサイド層の横
方向成長が起こっても、ソース・ドレイン拡散層とゲー
ト電極間でシリサイド層が連続してしまうことはなく、
ショートを防ぐことが可能となり、品質向上及び高信頼
性が期待できる。According to the present invention, a gate electrode in which a part of the polycrystalline silicon film in the depth direction has a high impurity concentration is formed, and the polycrystalline silicon of the gate electrode is oxidized to form the gate electrode. A silicon oxide film with irregularities is formed on the side surface, an insulating film is formed on the substrate including the gate electrode, and the gate electrode upper surface and the source
Along with exposing the substrate in the drain region, forming a sidewall made of an insulating film having an irregular shape on the side surface of the gate electrode, forming a high melting point metal film on the substrate including the gate electrode, and performing heat treatment to form a high melting point metal. Since the method includes the step of silicidizing the film to form a silicide film and removing the unreacted high-melting-point metal film, irregularities can be formed on the side surfaces of the sidewalls by a simple method without a complicated process as in the related art. As a result, when a refractory metal film is formed on a substrate,
Due to the irregularities on the side wall of the sidewall, the refractory metal film is discontinuously formed on the side wall of the sidewall, and even if lateral growth of the silicide layer occurs, the silicide layer continues between the source / drain diffusion layer and the gate electrode. Never
Short circuit can be prevented, and quality improvement and high reliability can be expected.
【００４０】上記半導体装置の製造方法において、絶縁
膜を形成する前に、シリコン酸化膜を除去する工程を含
むことにより、簡便にゲート電極側面に窪みを形成する
ことができ、その窪みによりサイドウォール側面に窪み
を形成し、サイドウォール側面で高融点金属膜が不連続
に形成することができる。In the method of manufacturing a semiconductor device, the step of removing the silicon oxide film before forming the insulating film can easily form a depression on the side surface of the gate electrode. A depression is formed on the side surface, and the high melting point metal film can be formed discontinuously on the side surface of the sidewall.
【００４１】ゲート電極の高不純物濃度領域の層が多結
晶シリコン膜の最下層にあることにより、シリコン酸化
膜を除去後、簡便にサイドウォール側面下側に窪みを形
成することができる。Since the layer of the high impurity concentration region of the gate electrode is at the lowermost layer of the polycrystalline silicon film, a dent can be easily formed below the side wall of the sidewall after removing the silicon oxide film.
【００４２】ゲート電極の高不純物濃度領域の層が多結
晶シリコン膜の中央層にあることにより、シリコン酸化
膜除去後、簡便にサイドウォール側面中央部に窪みを形
成することができる。また、チャネル付近のゲート電極
を削らないので、ゲート長の寸法のバラツキを生じず、
トランジスタ特性の安定性を保つことができる。Since the layer of the high impurity concentration region of the gate electrode is in the center layer of the polycrystalline silicon film, a depression can be easily formed in the center of the side wall of the side wall after the removal of the silicon oxide film. Also, since the gate electrode near the channel is not shaved, there is no variation in the dimension of the gate length,
The stability of transistor characteristics can be maintained.
【００４３】ゲート電極の高不純物濃度領域の層が多結
晶シリコン膜の最上層にあることにより、シリコン酸化
膜を除去せずに簡便にサイドウォール側面中央部に窪み
を形成することができる。また、上記に示した実施例よ
りも１工程少ないプロセスによりサイドウォール側面中
央部に窪みを形成することができ、チタンシリサイド膜
をサイドウォール側面で不連続にすることができる。Since the layer of the high impurity concentration region of the gate electrode is at the uppermost layer of the polycrystalline silicon film, a depression can be easily formed at the center of the side wall of the side wall without removing the silicon oxide film. Further, the depression can be formed at the center of the side wall of the side wall by a process smaller by one process than that of the above-described embodiment, and the titanium silicide film can be discontinuous on the side wall of the side wall.
【００４４】多結晶シリコン膜の中央部の層に高不純物
濃度領域をもつゲート電極を形成し、ゲート電極の多結
晶シリコンを酸化することによってゲート電極側面に凹
凸形状をもつシリコン酸化膜を形成し、異方性エッチン
グによりゲート電極上面とソース・ドレイン領域の基板
を露出させた後に、ゲート電極を含む基板上に高融点金
属膜を形成し、加熱処理をして高融点金属膜をシリサイ
ド化してシリサイド膜を形成し、未反応の高融点金属膜
を除去する工程を含むことにより、絶縁膜を形成する工
程を省略することができる。その結果、シリサイド膜に
よるゲート電極と拡散層とのショートを防止しつつ、少
ない工程で形成することができる。A gate electrode having a high impurity concentration region is formed in a central layer of the polycrystalline silicon film, and the polycrystalline silicon of the gate electrode is oxidized to form a silicon oxide film having an irregular shape on the side surface of the gate electrode. After exposing the substrate of the gate electrode upper surface and the source / drain region by anisotropic etching, a refractory metal film is formed on the substrate including the gate electrode, and the refractory metal film is silicided by heat treatment. By including the step of forming the silicide film and removing the unreacted refractory metal film, the step of forming the insulating film can be omitted. As a result, the gate electrode and the diffusion layer can be formed in a small number of steps while preventing a short circuit between the gate electrode and the diffusion layer due to the silicide film.
【００４５】多結晶シリコン膜の最上部の層に高不純物
濃度領域をもつゲート電極を形成し、ゲート電極の多結
晶シリコンを酸化することによってゲート電極側面に凹
凸形状をもつシリコン酸化膜を形成し、異方性エッチン
グによりゲート電極上面とソース・ドレイン領域の基板
を露出させた後に、ゲート電極を含む基板上に高融点金
属膜を形成し、加熱処理をして高融点金属膜をシリサイ
ド化してシリサイド膜を形成し、未反応の高融点金属膜
を除去する工程を含むことにより、絶縁膜を形成する工
程を省略することができる。その結果、シリサイド膜に
よるゲート電極と拡散層とのショートを防止しつつ、少
ない工程で形成することができる。A gate electrode having a high impurity concentration region is formed in the uppermost layer of the polycrystalline silicon film, and the polycrystalline silicon of the gate electrode is oxidized to form a silicon oxide film having an uneven shape on the side surface of the gate electrode. After exposing the substrate of the gate electrode upper surface and the source / drain region by anisotropic etching, a refractory metal film is formed on the substrate including the gate electrode, and the refractory metal film is silicided by heat treatment. By including the step of forming the silicide film and removing the unreacted refractory metal film, the step of forming the insulating film can be omitted. As a result, the gate electrode and the diffusion layer can be formed in a small number of steps while preventing a short circuit between the gate electrode and the diffusion layer due to the silicide film.
【図１】従来のサリサイド工程を表す工程断面図であ
る。FIG. 1 is a process sectional view showing a conventional salicide process.
【図２】本発明の一実施例を表す工程断面図である。FIG. 2 is a process sectional view illustrating an embodiment of the present invention.
【図３】本発明の他の実施例を表す工程断面図である。FIG. 3 is a process sectional view showing another embodiment of the present invention.
【図４】本発明のさらに他の実施例を表す工程断面図で
ある。FIG. 4 is a process sectional view showing still another embodiment of the present invention.
【図５】本発明のさらに他の実施例を表す工程断面図で
ある。FIG. 5 is a process sectional view showing still another embodiment of the present invention.
【図６】本発明のさらに他の実施例を表す工程断面図で
ある。FIG. 6 is a process sectional view illustrating still another embodiment of the present invention.
２１ シリコン基板 ２２ ゲート酸化膜 ２５ 低濃度拡散層 ２８，３６ａ，３６ｂ シリコン酸化膜 ３１ 高濃度拡散層 ３２ チタン膜 ３３ 通常不純物濃度部ポリシリコン膜 ３４ 高不純物濃度部ポリシリコン膜 ３７，４０ 窪み ３９ サイドウォール Reference Signs List 21 silicon substrate 22 gate oxide film 25 low concentration diffusion layer 28, 36a, 36b silicon oxide film 31 high concentration diffusion layer 32 titanium film 33 normal impurity concentration portion polysilicon film 34 high impurity concentration portion polysilicon film 37, 40 recess 39 side Wall
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三輪 直樹 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 ──────────────────────────────────────────────────の Continued on the front page (72) Inventor Naoki Miwa 1-3-6 Nakamagome, Ota-ku, Tokyo Inside Ricoh Company, Ltd.
Claims (7)
製造方法において、 多結晶シリコン膜の深さ方向の一部の層が不純物濃度の
高い状態となったゲート電極を形成し、前記ゲート電極
の多結晶シリコンを酸化することによって前記ゲート電
極側面に凹凸形状をもつシリコン酸化膜を形成し、前記
ゲート電極を含む基板上に絶縁膜を形成し、異方性エッ
チングにより前記ゲート電極上面とソース・ドレイン領
域の基板を露出させるとともに、前記ゲート電極側面に
凹凸形状をもつ前記絶縁膜からなるサイドウォールを形
成し、前記ゲート電極を含む基板上に高融点金属膜を形
成し、加熱処理をして前記高融点金属膜をシリサイド化
してシリサイド膜を形成し、未反応の前記高融点金属膜
を除去する工程を含むことを特徴とする半導体装置の製
造方法。In a method of manufacturing a semiconductor device including a salicide process, a gate electrode in which a part of a layer in a depth direction of a polycrystalline silicon film has a high impurity concentration is formed. By oxidizing silicon, a silicon oxide film having a concavo-convex shape is formed on the side surface of the gate electrode, an insulating film is formed on a substrate including the gate electrode, and an upper surface of the gate electrode and source / drain regions are formed by anisotropic etching. Exposing the substrate, forming a sidewall made of the insulating film having an irregular shape on the side surface of the gate electrode, forming a refractory metal film on the substrate including the gate electrode, and performing a heat treatment to form the high melting point metal film. Forming a silicide film by silicidizing the melting point metal film and removing the unreacted high melting point metal film. Production method.
ン酸化膜を除去する工程を含む請求項１に記載の半導体
装置の製造方法。2. The method according to claim 1, further comprising a step of removing the silicon oxide film before forming the insulating film.
が前記多結晶シリコン膜の最下層にある請求項２に記載
の半導体装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 2, wherein a layer of a high impurity concentration region of said gate electrode is a lowermost layer of said polycrystalline silicon film.
が前記多結晶シリコン膜の中央層にある請求項２に記載
の半導体装置の製造方法。4. The method of manufacturing a semiconductor device according to claim 2, wherein a layer of a high impurity concentration region of said gate electrode is a central layer of said polycrystalline silicon film.
が前記多結晶シリコン膜の最上層にある請求項１に記載
の半導体装置の製造方法。5. The method according to claim 1, wherein a layer of a high impurity concentration region of the gate electrode is an uppermost layer of the polycrystalline silicon film.
製造方法において、 多結晶シリコン膜の中央部の層に高不純物濃度領域をも
つゲート電極を形成し、前記ゲート電極の多結晶シリコ
ンを酸化することによって前記ゲート電極側面に凹凸形
状をもつシリコン酸化膜を形成し、異方性エッチングに
より前記ゲート電極上面とソース・ドレイン領域の基板
を露出させた後に、前記ゲート電極を含む基板上に高融
点金属膜を形成し、加熱処理をして前記高融点金属膜を
シリサイド化してシリサイド膜を形成し、未反応の前記
高融点金属膜を除去する工程を含むことを特徴とする半
導体装置の製造方法。6. A method of manufacturing a semiconductor device including a salicide process, comprising: forming a gate electrode having a high impurity concentration region in a central layer of a polycrystalline silicon film; and oxidizing the polycrystalline silicon of the gate electrode. After forming a silicon oxide film having an irregular shape on the side surface of the gate electrode and exposing the substrate of the upper surface of the gate electrode and the source / drain region by anisotropic etching, a refractory metal film is formed on the substrate including the gate electrode. Forming a silicide film by subjecting the refractory metal film to silicidation by performing heat treatment, and removing the unreacted refractory metal film.
製造方法において、 多結晶シリコン膜の最上部の層に高不純物濃度領域をも
つゲート電極を形成し、前記ゲート電極の多結晶シリコ
ンを酸化することによって前記ゲート電極側面に凹凸形
状をもつシリコン酸化膜を形成し、異方性エッチングに
より前記ゲート電極上面とソース・ドレイン領域の基板
を露出させた後に、前記ゲート電極を含む基板上に高融
点金属膜を形成し、加熱処理をして前記高融点金属膜を
シリサイド化してシリサイド膜を形成し、未反応の前記
高融点金属膜を除去する工程を含むことを特徴とする半
導体装置の製造方法。7. A method of manufacturing a semiconductor device including a salicide process, comprising: forming a gate electrode having a high impurity concentration region in an uppermost layer of a polycrystalline silicon film; and oxidizing the polycrystalline silicon of the gate electrode. After forming a silicon oxide film having an irregular shape on the side surface of the gate electrode and exposing the substrate of the upper surface of the gate electrode and the source / drain region by anisotropic etching, a refractory metal film is formed on the substrate including the gate electrode. Forming a silicide film by subjecting the refractory metal film to silicidation by performing heat treatment, and removing the unreacted refractory metal film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31117997A JPH11135788A (en) | 1997-10-27 | 1997-10-27 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31117997A JPH11135788A (en) | 1997-10-27 | 1997-10-27 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11135788A true JPH11135788A (en) | 1999-05-21 |
Family
ID=18014048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31117997A Pending JPH11135788A (en) | 1997-10-27 | 1997-10-27 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11135788A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002222947A (en) * | 2001-01-29 | 2002-08-09 | Mitsubishi Electric Corp | Semiconductor device and manufacturing method therefor |
| JP2002543614A (en) * | 1999-04-28 | 2002-12-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Method of manufacturing semiconductor device having field effect transistor |
| US6724057B2 (en) | 1999-12-14 | 2004-04-20 | Sanyo Electric Co., Ltd. | Semiconductor device with reduced short circuiting between gate electrode and source/drain region |
-
1997
- 1997-10-27 JP JP31117997A patent/JPH11135788A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002543614A (en) * | 1999-04-28 | 2002-12-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Method of manufacturing semiconductor device having field effect transistor |
| US6724057B2 (en) | 1999-12-14 | 2004-04-20 | Sanyo Electric Co., Ltd. | Semiconductor device with reduced short circuiting between gate electrode and source/drain region |
| JP2002222947A (en) * | 2001-01-29 | 2002-08-09 | Mitsubishi Electric Corp | Semiconductor device and manufacturing method therefor |
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