JPH06232155A - Manufacture of semiconductor device - Google Patents
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- JPH06232155A JPH06232155A JP1902293A JP1902293A JPH06232155A JP H06232155 A JPH06232155 A JP H06232155A JP 1902293 A JP1902293 A JP 1902293A JP 1902293 A JP1902293 A JP 1902293A JP H06232155 A JPH06232155 A JP H06232155A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特にポリサイドゲート電極を有するＭＯＳトラ
ンジスタの製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a MOS transistor having a polycide gate electrode.
【０００２】[0002]
【従来の技術】近年、高集積ＬＳＩでは高速動作を可能
とするためにゲート電極・配線をポリサイド構造（ポリ
シリコン層上に高融点金属（例えばタングステンＷ）シ
リサイド層を形成した構造）とし、低抵抗化をはかって
いる。この種の構造をしたゲート電極は、高融点シリサ
イド層が露出した状態で酸化処理を行うと、高融点シリ
サイド層の表面が異常に酸化されたり、ポリシリコン層
との界面において剥れてしまうことが知られている。し
たがって、ゲート電極をシリコン窒化膜、ポリシリコ
ン、シリコン酸化膜などの耐酸化性マスクで覆い、その
後に酸化処理を行うことで、上記問題を解決している。2. Description of the Related Art Recently, in a highly integrated LSI, a gate electrode / wiring has a polycide structure (a structure in which a refractory metal (for example, tungsten W) silicide layer is formed on a polysilicon layer) in order to enable high speed operation, and It is trying to make it resistant. When the gate electrode having this kind of structure is subjected to an oxidation treatment with the refractory silicide layer exposed, the surface of the refractory silicide layer may be abnormally oxidized or may be peeled off at the interface with the polysilicon layer. It has been known. Therefore, the above problem is solved by covering the gate electrode with an oxidation resistant mask such as a silicon nitride film, polysilicon, or a silicon oxide film, and then performing an oxidation treatment.
【０００３】このようなＭＯＳトランジスタ，特にＬＤ
Ｄ構造のものの製造方法を図２の（ａ）〜（ｃ）に示
す。Such a MOS transistor, especially an LD
A method of manufacturing the D structure is shown in FIGS.
【０００４】まず図２（ａ）に示すように、半導体基板
１上に例えばゲート酸化膜等の絶縁膜２上にポリシリコ
ン層３、高融点金属シリサイド層（例えばＷ、Ｍｏ等の
高融点シリサイド層）４およびＣＶＤ酸化膜層（例えば
常圧ＣＶＤ酸化膜層）５を順次成膜する。First, as shown in FIG. 2A, a polysilicon layer 3 and a refractory metal silicide layer (for example, refractory silicide such as W or Mo) are formed on an insulating film 2 such as a gate oxide film on a semiconductor substrate 1. Layer) 4 and CVD oxide film layer (for example, atmospheric pressure CVD oxide film layer) 5 are sequentially formed.
【０００５】次に、図２（ｂ）に示すようにゲート電極
の形状のレジスト層６をマスクとして、ＣＶＤ酸化膜層
５、高融点シリサイド層４、ポリシリコン層３を順次あ
るいは、同時にドライエッチングして、所望のゲート電
極・配線を形成する。Next, as shown in FIG. 2B, the CVD oxide film layer 5, the refractory silicide layer 4 and the polysilicon layer 3 are sequentially or simultaneously dry-etched using the resist layer 6 having the shape of the gate electrode as a mask. Then, a desired gate electrode / wiring is formed.
【０００６】次に、図２（ｃ）に示すように、レジスト
６を除去した後、電極の側面にサイドスペーサ膜１０を
形成する。このサイドスペーサ膜１０は、例えば常圧Ｃ
ＶＤ酸化膜層を付着した後、異方性エッチングして形成
され、ＬＤＤ構造のソースドレイン形成時のイオン注入
マスクとして用いられる。すなわち、ソースおよびドレ
イン領域形成用のイオン注入をこのサイドスペーサ膜１
０の形成前後の２回に分けることによって、ソースおよ
びドレイン領域のゲート電極側（チャネル領域側）の不
純物濃度を低下することができＬＤＤ構造を得る。Next, as shown in FIG. 2C, after removing the resist 6, a side spacer film 10 is formed on the side surface of the electrode. The side spacer film 10 is formed under normal pressure C, for example.
It is formed by anisotropic etching after depositing the VD oxide film layer, and is used as an ion implantation mask when forming the source / drain of the LDD structure. That is, the ion implantation for forming the source and drain regions is performed by the side spacer film 1
By dividing into two before and after forming 0, the impurity concentration on the gate electrode side (channel region side) of the source and drain regions can be reduced, and an LDD structure is obtained.
【０００７】このような製造方法によれば、ゲート電極
は、ＣＶＤ酸化膜５およびＬＤＤサイドスペーサ１０に
完全に覆われており、その後の酸化処理工程において酸
化雰囲気に直接さらされることがない。According to such a manufacturing method, the gate electrode is completely covered with the CVD oxide film 5 and the LDD side spacers 10 and is not directly exposed to an oxidizing atmosphere in the subsequent oxidizing process.
【０００８】なお、このようなポリサイド構造のゲート
電極に対する酸化処理工程における保護については、特
開平３−２２２３６３号公報や特開昭６３−５００４３
号公報などに示されている。Regarding protection of the gate electrode having such a polycide structure in the oxidation treatment step, JP-A-3-222363 and JP-A-63-50043 are used.
It is disclosed in the official gazette.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、上述し
た従来の技術においては、図２（ｃ）に示した常圧ＣＶ
Ｄ酸化膜層をエッチングしてサイドスペーサ膜１０を形
成する工程において、図のような形状の良いサイドスペ
ーサ膜１０を得ることができず、この形状が悪くなる
と、ＬＤＤ構造の制御性が悪くなるという問題点があっ
た。すなわち、常圧ＣＶＤによる酸化膜は、その形成の
際のステップカバレジが悪くなる傾向がある。そして、
ステップカバレジが悪いと、図３（ａ）に示すように、
常圧ＣＶＤ酸化膜１１がオーバーハング形状になる。そ
して、このような形状の悪い常圧ＣＶＤ酸化膜１１に対
し、ＲＩＥによる異方性エッチングを行うと、図３
（ｂ）に示すような形状の悪いサイドスペーサ膜１２が
形成され、ＬＤＤ構造のソースおよびドレインの形成時
のイオン注入マスクとして、制御性が悪くなるという問
題点があった。However, in the above-mentioned conventional technique, the atmospheric pressure CV shown in FIG. 2 (c) is used.
In the step of forming the side spacer film 10 by etching the D oxide film layer, it is not possible to obtain the side spacer film 10 having a good shape as shown in the figure, and if this shape becomes poor, the controllability of the LDD structure becomes poor. There was a problem. That is, the oxide film formed by the atmospheric pressure CVD tends to have poor step coverage during its formation. And
If the step coverage is bad, as shown in FIG.
The atmospheric pressure CVD oxide film 11 has an overhang shape. Then, when the atmospheric pressure CVD oxide film 11 having such a bad shape is anisotropically etched by RIE, as shown in FIG.
There is a problem that the side spacer film 12 having a bad shape as shown in (b) is formed, and the controllability is deteriorated as an ion implantation mask at the time of forming the source and the drain of the LDD structure.
【００１０】一方、このサイドスペーサ膜１０をステッ
プカバレジの良い低圧ＣＶＤ酸化膜で形成することも考
えられる。しかし、低圧ＣＶＤ酸化膜の成膜レートを現
実的な値（例えば１０Ａ〜３０Ａ／ｍｉｎ）とするため
には、高温（例えば７５０℃〜８５０℃）の酸化雰囲気
（例えばＮ2 Ｏを含む雰囲気）にしなければならない。
そこで、ゲート電極が酸化雰囲気に直接さらされてしま
い、上述したように、高融点シリサイド層が異常酸化や
剥れを起こしてしまう等の問題点があった。On the other hand, it may be considered that the side spacer film 10 is formed of a low pressure CVD oxide film having good step coverage. However, in order to make the deposition rate of the low-pressure CVD oxide film a practical value (for example, 10 A to 30 A / min), a high temperature (for example, 750 ° C. to 850 ° C.) oxidizing atmosphere (for example, an atmosphere containing N 2 O). I have to
Therefore, there is a problem that the gate electrode is directly exposed to an oxidizing atmosphere, and as described above, the refractory silicide layer causes abnormal oxidation or peeling.
【００１１】本発明は、このような問題を解決すること
を課題とするものであり、高融点シリサイド層の異常酸
化、剥れ等を抑えた状態で、形状の良いＬＤＤサイドス
ペーサ膜を有する半導体装置の製造方法を提供すること
を目的とする。An object of the present invention is to solve such a problem, and a semiconductor having an LDD side spacer film having a good shape while suppressing abnormal oxidation, peeling and the like of the refractory silicide layer. An object is to provide a method for manufacturing a device.
【００１２】[0012]
【課題を解決するための手段】この目的を達成するため
に、本発明は、高融点金属シリサイド層を含むゲート電
極を、低温で形成する常圧ＣＶＤ酸化膜層で被覆した
後、その上にカバレジの良い高温で形成する低圧ＣＶＤ
酸化膜層を形成し、ＬＤＤサイドスペーサ膜を形成する
ことを特徴とする。In order to achieve this object, the present invention provides a method of coating a gate electrode containing a refractory metal silicide layer with an atmospheric pressure CVD oxide film layer formed at a low temperature, and then coating the gate electrode thereon. Low-pressure CVD with good coverage and high temperature
An oxide film layer is formed and an LDD side spacer film is formed.
【００１３】また、常圧ＣＶＤ酸化膜層の膜厚を低圧Ｃ
ＶＤ酸化膜層の膜厚より小さくすることを特徴とする。Further, the film thickness of the atmospheric pressure CVD oxide film layer is set to a low pressure C
It is characterized in that it is made smaller than the film thickness of the VD oxide film layer.
【００１４】[0014]
【作用】本発明によれば、高融点金属シリサイド層を予
め常圧ＣＶＤ酸化膜で被覆している。このため、高融点
シリサイド層を直接酸化雰囲気にさらすことなく、高温
でカバレジの良い低圧ＣＶＤ酸化膜層を成膜することが
できる。そこで、高融点シリサイド層の異常酸化や剥れ
等を防止することができる。また、低圧ＣＶＤでカバレ
ッジの良い酸化膜層を成膜しているため、形状の良いサ
イドスペーサ膜を形成することができ、ＬＤＤ構造を制
御性良く構成することができる。According to the present invention, the refractory metal silicide layer is previously coated with the atmospheric pressure CVD oxide film. Therefore, it is possible to form a low-pressure CVD oxide film layer with good coverage at high temperature without directly exposing the refractory silicide layer to an oxidizing atmosphere. Therefore, it is possible to prevent abnormal oxidation or peeling of the high melting point silicide layer. Further, since the oxide film layer having good coverage is formed by the low pressure CVD, the side spacer film having a good shape can be formed, and the LDD structure can be configured with good controllability.
【００１５】また、常圧ＣＶＤ酸化膜層の膜厚を薄く、
低圧ＣＶＤ酸化膜層の膜厚を厚くすることにより、ステ
ップカバレジを良くしてサイドスペーサ膜の形状を良く
することができる。Further, the thickness of the atmospheric pressure CVD oxide film layer is thin,
By increasing the film thickness of the low-pressure CVD oxide film layer, the step coverage can be improved and the shape of the side spacer film can be improved.
【００１６】[0016]
【実施例】本発明に係る実施例について、図面を参照し
て説明する。図１（ａ）〜（ｄ）は、本発明の一実施例
に係る半導体装置の製造方法である。Embodiments of the present invention will be described with reference to the drawings. 1A to 1D show a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【００１７】まず、図１（ａ）に示す工程では、半導体
基板１上に形成した絶縁膜（例えばゲート酸化膜）２上
にポリシリコン層３、高融点金属シリサイド層（例えば
Ｍｏ、Ｗシリサイド層）４、ＣＶＤ酸化膜５を順次成膜
する。ポリシリコン層３は低圧ＣＶＤにより、１０００
〜２０００Å（オングストローム：以下Åと表す）成膜
し、高融点金属シリサイド層４は、スパッタもしくは低
圧ＣＶＤにより、１５００〜２５００Å程度成膜する。
さらに、ＣＶＤ酸化膜（例えば４２０℃前後で成膜する
常圧ＣＶＤ酸化膜）５を５００〜１５００Å程度成膜す
る。First, in the step shown in FIG. 1A, a polysilicon layer 3 and a refractory metal silicide layer (eg Mo, W silicide layer) are formed on an insulating film (eg gate oxide film) 2 formed on a semiconductor substrate 1. 4), CVD oxide film 5 is sequentially formed. The polysilicon layer 3 is formed by low pressure CVD to 1000
˜2000 Å (angstrom: hereinafter referred to as Å) film is formed, and the refractory metal silicide layer 4 is formed by sputtering or low pressure CVD to about 1500 to 2500 Å.
Further, a CVD oxide film (for example, a normal pressure CVD oxide film formed at about 420 ° C.) 5 is formed to a thickness of about 500 to 1500 Å.
【００１８】次に、図１（ｂ）に示す工程では、所定の
ゲート電極パターンを形成するレジスト層６をＣＶＤ酸
化膜層５上に形成し、これをマスクとして、ＣＶＤ酸化
膜層５、高融点シリサイド層４、ポリシリコン層３を順
次あるいは同時にドライエッチングしてゲート電極を形
成する。Next, in the step shown in FIG. 1B, a resist layer 6 for forming a predetermined gate electrode pattern is formed on the CVD oxide film layer 5, and this is used as a mask to form the CVD oxide film layer 5 and a high level. The melting point silicide layer 4 and the polysilicon layer 3 are sequentially or simultaneously dry-etched to form a gate electrode.
【００１９】次いで、図１（ｃ）に示す工程では、図１
（ｂ）に示す工程で得たゲート電極を覆うように常圧Ｃ
ＶＤ酸化膜層（例えば４２０℃前後のＳｉＨ4 とＯ2 の
反応による酸化膜層）７を例えば３００〜７００Å程度
成膜し、さらに常圧ＣＶＤ酸化膜７上に低圧ＣＶＤ酸化
膜層（例えば７５０℃〜８５０℃程度で、７０〜１２０
Ｐａ、Ｎ2 ＯとＳｉＨ4 の反応による酸化膜層）８を例
えば８００〜２２００Å程度成膜する。Next, in the step shown in FIG.
At normal pressure C so as to cover the gate electrode obtained in the step shown in (b)
A VD oxide film layer (for example, an oxide film layer formed by a reaction of SiH 4 and O 2 at about 420 ° C.) 7 is formed, for example, at a thickness of about 300 to 700 Å, and further, a low pressure CVD oxide film layer (for example, 750) is formed on the atmospheric pressure CVD oxide film 7. 70 ~ 120 at about ℃ ~ 850 ℃
An oxide film layer 8 by the reaction of Pa, N 2 O and SiH 4 ) is formed, for example, on the order of 800 to 2200Å.
【００２０】これにより、高融点金属シリサイド層４の
上面および側面が、常圧ＣＶＤ酸化膜層７により完全に
覆われた状態で、低圧ＣＶＤ酸化膜８が形成される。そ
こで、高融点シリサイド層４は、低圧ＣＶＤ酸化膜８形
成の際に、酸化雰囲気から保護される。また、オーバー
ハングを抑えた形状でサイドスペーサ用のＣＶＤ酸化膜
（常圧ＣＶＤ酸化膜層７および低圧ＣＶＤ酸化膜）８を
形成することができる。As a result, the low pressure CVD oxide film 8 is formed in a state where the upper surface and the side surface of the refractory metal silicide layer 4 are completely covered with the atmospheric pressure CVD oxide film layer 7. Therefore, the high melting point silicide layer 4 is protected from the oxidizing atmosphere when the low pressure CVD oxide film 8 is formed. Further, the CVD oxide film (normal pressure CVD oxide film layer 7 and low pressure CVD oxide film) 8 for the side spacer can be formed in a shape with suppressed overhang.
【００２１】次に、図１（ｄ）に示す工程では、図１
（ｃ）に示す工程で得た低圧ＣＶＤ酸化膜層８、常圧Ｃ
ＶＤ酸化膜層７を同時に異方性ドライエッチングで、例
えば絶縁膜が露出するまでエッチバックし、常圧ＣＶＤ
酸化膜層７および低圧ＣＶＤ酸化膜からなるサイドスペ
ーサ膜９を形成する。これにより、形状の良いスペーサ
が形成され、ＬＤＤ構造のソースおよびドレインの形成
時のイオン注入マスクとして、制御性が良くなる。Next, in the step shown in FIG.
Low-pressure CVD oxide film layer 8 obtained in the step shown in FIG.
At the same time, the VD oxide film layer 7 is anisotropically dry-etched by, for example, etching back until the insulating film is exposed, and then atmospheric pressure CVD is performed.
An oxide film layer 7 and a side spacer film 9 made of a low pressure CVD oxide film are formed. As a result, a spacer having a good shape is formed, and the controllability is improved as an ion implantation mask when forming the source and drain of the LDD structure.
【００２２】[0022]
【発明の効果】以上説明したように、本発明によれば、
高融点金属シリサイド層を含むゲート電極を形成直後、
常圧ＣＶＤ酸化膜で被覆し、さらに低圧ＣＶＤ酸化膜を
成膜することにより、高融点シリサイド層を低圧ＣＶＤ
酸化膜成膜時の酸化雰囲気中にさらすことなく、カバレ
ジ良くＣＶＤ酸化膜を形成することができる。さらに、
この常圧ＣＶＤ酸化膜と低圧ＣＶＤ酸化膜を同時にエッ
チバックすることにより、形状の良いサイドスペーサを
形成することができる。この結果、ポリサイド構造のゲ
ート電極を有するデバイスを剥れや異常酸化を防止しつ
つ、ＬＤＤ構造を制御性良く製造することができる。従
って、半導体デバイスの高速化、微細化を実現すること
ができる。As described above, according to the present invention,
Immediately after forming the gate electrode including the refractory metal silicide layer,
By covering the high melting point silicide layer with a low pressure CVD oxide film by coating with a normal pressure CVD oxide film and further forming a low pressure CVD oxide film.
A CVD oxide film can be formed with good coverage without being exposed to an oxidizing atmosphere when forming an oxide film. further,
By etching back the atmospheric pressure CVD oxide film and the low pressure CVD oxide film at the same time, a side spacer having a good shape can be formed. As a result, it is possible to manufacture the LDD structure with good controllability while preventing the device having the gate electrode having the polycide structure from peeling or abnormal oxidation. Therefore, speeding up and miniaturization of the semiconductor device can be realized.
【図１】本発明に係る半導体装置の製造工程を説明する
ための断面図であり、（ａ）〜（ｄ）は各工程を示して
いる。FIG. 1 is a cross-sectional view for explaining a manufacturing process of a semiconductor device according to the present invention, in which (a) to (d) show each process.
【図２】従来の半導体装置の製造工程を説明するための
断面図であり、（ａ）〜（ｃ）は、各工程を示してい
る。FIG. 2 is a cross-sectional view for explaining a conventional manufacturing process of a semiconductor device, in which (a) to (c) show each process.
【図３】従来の半導体装置の製造方法の問題点を説明す
るための断面図であり、（ａ）、（ｂ）は、その工程を
示している。FIG. 3 is a cross-sectional view for explaining the problems of the conventional method for manufacturing a semiconductor device, and FIGS. 3A and 3B show the process.
１ 半導体基板 ２ 絶縁膜 ３ ポリシリコン層 ４ 高融点金属シリサイド層 ５ ＣＶＤ酸化膜 ６ レジスト層 ７ 常圧ＣＶＤ酸化膜層 ８ 低圧ＣＶＤ酸化膜層 1 Semiconductor Substrate 2 Insulating Film 3 Polysilicon Layer 4 Refractory Metal Silicide Layer 5 CVD Oxide Film 6 Resist Layer 7 Atmospheric Pressure CVD Oxide Film Layer 8 Low Pressure CVD Oxide Film Layer
Claims (3)
を含むポリサイド構造のゲート電極を加工形成する工程
と、 前記ゲート電極を第１のＣＶＤ酸化膜層で被覆する工程
と、 前記第１のＣＶＤ酸化膜層上に第２のＣＶＤ酸化膜層を
成膜する工程と、 前記第１のＣＶＤ酸化膜層と前記第２のＣＶＤ酸化膜層
を同時に異方性ドライエッチングを用いてエッチバック
する工程と、 を含むことを特徴とする半導体装置の製造方法。1. A step of processing and forming a gate electrode having a polycide structure including a refractory metal silicide layer on a semiconductor substrate, a step of covering the gate electrode with a first CVD oxide film layer, and a step of the first CVD. Forming a second CVD oxide film layer on the oxide film layer; and etching back the first CVD oxide film layer and the second CVD oxide film layer at the same time using anisotropic dry etching. A method of manufacturing a semiconductor device, comprising:
れ、第２のＣＶＤ酸化膜層が低圧ＣＶＤ法で形成される
ことを特徴とする半導体装置の製造方法。2. The method according to claim 1, wherein the first CVD oxide film layer is formed by an atmospheric pressure CVD method, and the second CVD oxide film layer is formed by a low pressure CVD method. Of manufacturing a semiconductor device.
て、 前記第１のＣＶＤ酸化膜層の半導体基板平坦部の膜厚
が、前記第２のＣＶＤ酸化膜層の平坦部の膜厚より小さ
いことを特徴とする半導体装置の製造方法。3. The method according to claim 1, wherein a film thickness of a flat portion of the semiconductor substrate of the first CVD oxide film layer is smaller than a film thickness of a flat portion of the second CVD oxide film layer. A method of manufacturing a semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1902293A JPH06232155A (en) | 1993-02-05 | 1993-02-05 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1902293A JPH06232155A (en) | 1993-02-05 | 1993-02-05 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232155A true JPH06232155A (en) | 1994-08-19 |
Family
ID=11987854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1902293A Pending JPH06232155A (en) | 1993-02-05 | 1993-02-05 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232155A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100356789B1 (en) * | 1999-06-28 | 2002-10-19 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
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-
1993
- 1993-02-05 JP JP1902293A patent/JPH06232155A/en active Pending
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